KR101996325B1 - 매립형 채널 트랜지스터 및 이의 형성 방법 - Google Patents

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Abstract

매립형 채널 트랜지스터의 형성 방법에 있어서, 기판 상에 복수의 활성 영역들을 정의하는 소자 분리막을 형성한다. 활성 영역을 부분적으로 식각하여 리세스부를 형성한다. 리세스부 주변의 상기 소자 분리막을 부분적으로 제거하여 소자 분리막 상면 위로 돌출된 예비 반도체 핀을 형성한다. 상기 예비 반도체 핀을 확장시켜 반도체 핀을 형성한다. 리세스부를 매립하는 게이트 구조물을 형성한다. 게이트 구조물에 인접한 활성 영역 상부에 불순물 영역을 형성한다.

Description

매립형 채널 트랜지스터 및 이의 형성 방법{BURIED CHANNEL TRANSISTOR AND METHOD OF FORMING THE SAME}
본 발명은 매립형 채널 트랜지스터 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 리세스부를 부분적 또는 전체적으로 매립하는 게이트 전극을 포함하는 매립형 채널 트랜지스터 및 이의 형성 방법에 관한 것이다.
최근, 채널 길이를 증가시키기 위하여 매립형 채널 및 상기 매립형 채널에 매립되는 게이트 구조물을 포함하는 트랜지스터가 개발되고 있다. 그러나 반도체 장치의 집적도가 증가하고 디자인 룰이 계속 감소하면서, 상기 매립형 채널에 의하더라도 충분한 채널 영역을 확보하는데 한계가 있다.
이에 따라, 상기 매립형 채널을 포함하는 트랜지스터에 있어서, 상기 채널 영역을 확장하여 충분한 양의 동작 전류를 확보할 수 있는 기술 개발이 필요하다.
본 발명의 일 목적은 우수한 동작 특성을 갖는 매립형 채널 트랜지스터의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 우수한 동작 특성을 갖는 매립형 채널 트랜지스터를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 매립형 채널 트랜지스터 형성 방법에 따르면, 기판 상에 복수의 활성 영역들을 정의하는 소자 분리막을 형성한다. 상기 활성 영역을 부분적으로 식각하여 리세스부를 형성한다. 상기 리세스부 주변의 상기 소자 분리막을 부분적으로 제거하여 상기 소자 분리막 상면 위로 돌출된 예비 반도체 핀을 형성한다. 상기 예비 반도체 핀을 확장시켜 반도체 핀을 형성한다. 상기 리세스부를 매립하는 게이트 구조물을 형성한다. 상기 게이트 구조물에 인접한 상기 활성 영역 상부에 불순물 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 반도체 핀을 형성하기 위해 상기 예비 반도체 핀을 커버하는 확장 채널을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 확장 채널을 형성하기 위해 상기 소자 분리막 상에 상기 예비 반도체 핀을 커버하는 채널막을 형성할 수 있다. 상기 채널막을 부분적으로 식각하여 인접하는 상기 예비 반도체 핀들 사이에서 상기 채널막을 분리시킬 수 있다.
예시적인 실시예들에 있어서, 상기 채널막은 폴리실리콘을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 핀을 형성하기 위해, 인접하는 상기 예비 반도체 핀들 사이의 공간을 채우는 배리어막 패턴을 형성할 수 있다. 상기 배리어막 패턴에 의해 커버되지 않은 상기 예비 반도체 핀 부분을 선택적 에피텍셜 성장시킬 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막 패턴을 형성하기 위해, 인접하는 상기 예비 반도체 핀들 사이의 공간을 채우는 배리어막을 상기 소자 분리막 및 상기 예비 반도체 핀들 상에 형성할 수 있다. 상기 배리어막을 상기 소자 분리막 및 상기 예비 반도체 핀 상면이 노출될 때까지 부분적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 핀을 형성한 후에 상기 배리어막 패턴을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막은 실리콘 산화물을 사용하여 형성되며, 상기 배리어막은 실리콘 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막 및 배리어막 패턴은 인산 및 황산 중 적어도 하나를 포함하는 식각 용액 또는 식각 가스를 사용하여 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 핀을 형성하기 위해 상기 예비 반도체 핀을 선택적 에피텍셜 성장시킬 수 있다. 성장된 상기 예비 반도체 핀을 부분적으로 식각할 수 있다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 매립형 채널 트랜지스터는 복수의 활성영역을 구비한 기판, 확장 채널, 게이트 구조물 및 불순물 영역을 포함한다. 상기 활성영역은 소자 분리막에 의해 구획되며 상기 소자 분리막으로부터 돌출된 반도체 핀에 의해 정의되는 리세스부를 포함한다, 상기 확장 채널은 상기 리세스부를 최소한 부분적으로 커버한다. 상기 게이트 구조물은 상기 리세스부를 매립한다. 상기 불순물 영역은 상기 게이트 구조물에 인접한 상기 활성 영역 상부에 형성된다.
예시적인 실시예들에 있어서, 상기 반도체 핀은 상기 리세스부의 저부에 구비되는 저면 반도체 핀 및 상기 리세스부의 양 측부에 구비되는 측부 반도체 핀을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확장 채널은 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 인접하는 상기 활성영역들의 상기 반도체 핀들은 각각 상기 활성 영역으로부터 서로 반대의 측방향으로 돌출될 수 있다.
예시적인 실시예들에 있어서, 하나의 상기 활성 영역은 서로 반대의 측방향으로 돌출된 상기 반도체 핀들을 포함할 수 있다.
상술한 본 발명의 실시예들에 따르면, 기판에 포함된 활성 영역의 리세스부를 노출시킴으로써 반도체 핀을 형성할 수 있다. 노출된 상기 반도체 핀을 에피텍셜 성장시키거나 확장 채널을 부가적으로 형성함으로써 상기 반도체 핀을 확장시킬 수 있다. 상기 리세스부에 매립 게이트를 형성함으로써 채널 영역이 확장된 FinFET 구조 및 매립 게이트 구조를 갖는 반도체 장치를 제조할 수 있다. 따라서 채널 저항을 감소시키고 높은 구동 전류를 확보할 수 있다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 나타내는 평면도 및 단면도들이다.
도 2a 내지 도 2c는 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 나타내는 평면도 및 단면도들이다.
도 3a 내지 도 3c는 또 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 나타내는 평면도 및 단면도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 매립형 채널 트랜지스터를 나타내는 평면도 및 단면도들이다.
도 5a 내지 도 5c는 또 다른 예시적인 실시예들에 따른 매립형 채널 트랜지스터를 나타내는 평면도 및 단면도들이다.
도 6 내지 도 22는 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 23 내지 도 32는 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 33 내지 도 37은 또 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다.
도 38 내지 도 44는 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 45 내지 도 48은 다른 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 49 내지 도 54는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 55는 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 출원에서 사용한 매립형 채널 트랜지스터는 리세스부를 부분적으로 매립하는 게이트 전극을 구비한 매립형 채널 트랜지스터와 리세스부를 전체적으로 매립하는 게이트 전극을 구비한 리세스 채널 트랜지스터를 포함한다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 나타내는 평면도 및 단면도들이다. 구체적으로, 도 1a는 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 어레이를 나타내는 평면도이다. 도 1b는 도 1a의 I-II 라인을 따라 절단한 단면도이다. 도 1c는 도 1a의 III-IV 라인을 따라 절단한 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 활성 영역(120)을 구획하는 소자 분리막(110)이 구비된다. 예시적인 실시예들에 따르면, 복수의 활성 영역들(120)이 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 배치될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다.
소자 분리막(110) 및 활성 영역들(120) 상에는 상기 제1 방향을 따라 을 연장하는 게이트 전극(155)이 배치될 수 있다. 게이트 전극(155) 아래에는 게이트 절연막 패턴(145)이 배치될 수 있다. 소자 분리막(110)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 게이트 전극들(155)이 상기 제2 방향을 따라 규칙적으로 배치될 수 있다. 또한, 하나의 게이트 전극(155) 아래에는 "D1"로 표시된 거리로 이격된 인접하는 두 활성 영역들(120)이 하나의 활성 영역 쌍을 형성하고, 복수의 상기 활성 영역 쌍들이 상기 제1 방향을 따라 "D2"로 표시된 거리로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, D2는 D1 보다 큰 값을 가질 수 있다.
게이트 전극(155) 아래에 배치된 활성 영역(120) 부분에는 트렌치 또는 리세스가 형성되어 리세스부(125)가 정의된다. 도 1c에 도시된 바와 같이, 리세스부(125)에 인접한 활성 영역(120) 상부에는 제1 불순물 영역(172) 및 제2 불순물 영역이(174) 형성될 수 있다.
도 1b에 도시된 바와 같이, 게이트 전극(150) 및 게이트 절연막 패턴(145) 아래에는 소자 분리막(110) 상면 위로 돌출된 복수의 예비 반도체 핀들(120-1, 120-2)이 배치될 수 있다. 이에 따라, 게이트 전극(155), 게이트 절연막 패턴(145), 상기 예비 반도체 핀들 및 활성 영역(120) 상부에 형성된 불순물 영역들(172, 174)에 의해 핀 전계 효과 트랜지스터(Fin field-effect transistor: FinFET)가 형성될 수 있다. 따라서 채널 길이를 추가적으로 증가시키고 채널 저항을 감소시켜 높은 구동 전류를 확보할 수 있다. 또한, 소자 분리막(110) 상에 예비 반도체 핀들(120-1, 120-2)을 커버하는 확장 채널(126a)이 구비될 수 있다. 이에 따라, 리세스부(125)의 저부에는 확장 채널(126a) 및 예비 반도체 핀들(120-1, 120-2)을 포함하며 상기 제1 방향으로의 폭이 확장된 저면 반도체 핀들(127a-1, 127a-2)이 형성될 수 있다. 또한, 도 1a에 도시된 바와 같이, 리세스부(125)의 상기 제2 방향으로의 양 측부에는 측부 반도체 핀(128)이 동시에 형성될 수 있다. 이에 따라 제1 반도체핀은 제1 저면 반도체핀(127a-1)과 측부 반도체 핀(128)을 포함할 수 있으며, 제2 반도체핀은 제2 저면 반도체핀(127a-2)과 측부 반도체 핀(128)을 포함할 수 있다.
예시적인 실시예들에 따르면, 확장 채널(126a)은 폴리실리콘을 포함할 수 있다.
도 2a 내지 도 2c는 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 나타내는 평면도 및 단면도들이다. 구체적으로, 도 2a는 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 어레이를 나타내는 평면도이다. 도 2b는 도 2a의 I-II 라인을 따라 절단한 단면도이다. 도 2c는 도 2a의 III-IV 라인을 따라 절단한 단면도이다. 도 1a 내지 도 1c에서 설명된 구성들과 실질적으로 동일하거나 유사한 구성들에 대한 상세한 설명은 생략한다.
도 2a 내지 도 2c를 참조하면, 인접하는 활성 영역들(120)의 리세스부들(125)에는 상기 제1 방향으로 서로 인접하는 제1 저면 반도체 핀(127b-1) 및 제2 저면 반도체 핀(127b-2)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 저면 반도체 핀(127b-1)은 제1 예비 반도체 핀(120-1) 및 확장 채널(126b)을 포함하며, 제2 저면 반도체 핀(127b-2)은 제2 예비 반도체 핀(120-2) 및 확장 채널(126b)을 포함할 수 있다. 저면 반도체 핀들(127b-1, 127b-2)은 리세스부(125)를 제외한 활성 영역(120)의 폭보다 확장된 폭을 가질 수 있다.
예시적인 실시예들에 따르면, 도 2a 및 도 2b에 도시된 바와 같이 인접하는 제1 저면 반도체 핀(127b-1) 및 제2 저면 반도체 핀(127b-2)은 각각 서로 반대의 측방향으로 돌출된 형상을 가질 수 있다. 또한, 도 2a에 도시된 바와 같이 하나의 활성영역(120)은 서로 반대의 측방향으로 돌출된 리세스부들(125) 또는 저면 반도체 핀들(127b-1, 127b-2)을 포함할 수 있다.
도 3a 내지 도 3c는 또 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 나타내는 평면도 및 단면도들이다. 구체적으로, 도 3a는 또 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 어레이를 나타내는 평면도이다. 도 2b는 도 2a의 I-II 라인을 따라 절단한 단면도이다. 도 2c는 도 2a의 III-IV 라인을 따라 절단한 단면도이다. 도 1a 내지 도 1c에서 설명된 구성들과 실질적으로 동일하거나 유사한 구성들에 대한 상세한 설명은 생략한다.
도 3a 내지 도 3c를 참조하면, 인접하는 활성 영역들(120)의 리세스부들(125)에는 소자 분리막(110) 위로 돌출된 서로 인접하는 제1 저면 반도체 핀(127c-1) 및 제2 저면 반도체 핀(127c-2)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 저면 반도체 핀(127c-1)은 제1 예비 반도체핀(120-1) 및 확장 채널(126c)을 포함하며, 제2 저면 반도체 핀(127c-2)은 제2 예비 반도체핀(120-2) 및 확장 채널(126c)을 포함할 수 있다.
예를 들면, 제1 저면 반도체 핀(127c-1) 및 제2 저면 반도체 핀(127c-2)은 실질적으로 라운드 형상의 표면 프로파일을 가질 수 있다. 도 3a에 도시된 바와 같이 리세스부(125)는 리세스부(125)를 제외한 활성 영역(120)의 폭보다 상기 제1 방향을 따라 확장된 폭을 가질 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 매립형 채널 트랜지스터를 나타내는 평면도 및 단면도들이다. 구체적으로, 도 4a는 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 어레이를 나타내는 평면도이다. 도 4b는 도 4a의 I-II 라인을 따라 절단한 단면도이다. 도 4c는 도 4a의 III-IV 라인을 따라 절단한 단면도이다.
도 4a 내지 도 4c를 참조하면, 상기 매립형 채널 트랜지스터는 기판(100), 게이트 절연막 패턴(145), 게이트 전극(155), 반도체 핀들, 제1 불순물 영역(172) 및 제2 불순물 영역(174)을 포함할 수 있다. 이때, 제1 불순물 영역(172) 및 제2 불순물영역(174)은 각기 상기 매립형 채널 트랜지스터의 소스와 드레인으로 역할을 할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 제1 방향을 따라서 연장되며, 반복하여 순차적으로 배치된 제1 영역(A) 및 제2 영역(B)으로 구분될 수 있다.
기판(100) 상에 활성 영역(120)을 구획하는 소자 분리막(110)이 배치된다. 예시적인 실시예들에 따르면, 복수의 활성 영역들(120)이 상기 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 배치될 수 있다.
예시적인 실시예들에 따르면, "D1"로 표시된 거리로 이격된 인접하는 2개의 활성 영역들(120)이 하나의 활성 영역 쌍을 형성하고, 복수의 상기 활성 영역 쌍들이 상기 제1 방향을 따라 "D2"로 표시된 거리로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, D2는 D1 보다 큰 값을 가질 수 있다.
예시적인 실시예들에 따르면, 기판(100) 상부의 제1 영역(A)에는 상기 제1 방향을 따라서 연장된 복수의 트렌치들이 구비될 수 있다. 특히 상기 트렌치들이 활성 영역들(120)과 겹치는 부분을 리세스부(125)로 정의할 수 있다.
도 4b에 도시된 바와 같이, 활성 영역(120)에서는 소자 분리막(110) 상면 위로 돌출된 복수의 예비 반도체 핀들(120-1, 120-2)이 배치될 수 있다. 예비 반도체 핀들(120-1, 120-2)은 활성 영역(120) 내에 배치되며, 상기 제2 방향을 따라 연장될 수 있다. 예를 들어, 예비 반도체 핀들(120-1, 120-2)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 기판(100)과 일체로 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(A)에서 돌출된 예비 반도체 핀들(120-1, 120-2)의 상면 및 측면에는 확장 채널(126d)이 배치될 수 있다. 예를 들어, 확장 채널(126d)은 예비 반도체 핀들(120-1, 120-2)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예시적인 일 실시예에서, 확장 채널(126d)은 폴리 실리콘을 포함할 수 있다. 이에 따라, 확장 채널(126d) 및 제1 예비 반도체 핀(120-1)을 포함하는 제1 저면 반도체 핀(127d-1)과 확장 채널(126d) 및 제2 예비 반도체 핀(120-2)을 포함하는 제2 저면 반도체 핀(127d-2)이 제1 영역(A)에 배치될 수 있다. 이때, 저면 반도체 핀들(127d-1, 127d-2)은 상기 제1 방향을 따라서 예비 반도체 핀들(120-1, 120-2)보다 넓은 폭을 가질 수 있다.
도 4a 및 도 4c를 참조하면, 리세스부(125)에 의해서 노출된 기판(100) 측벽 상에는 상기 제2 방향으로 돌출된 측부 반도체 핀(128)이 배치될 수 있다. 예시적인 실시예들에서, 측부 반도체 핀(128)은 확장 채널(126d)과 실질적으로 동일한 물질을 포함할 수 있으며, 확장 채널(126d)과 일체로 형성될 수 있다.
예시적인 실시예들에 따르면, 측부 반도체 핀(128) 및 확장 채널(126d) 상에 게이트 절연막 패턴(145)이 배치될 수 있다. 또한, 게이트 절연막 패턴(145)은 상기 제1 방향을 따라서 연장되며, 제1 영역(A) 내에서 저면 반도체 핀들(127d-1, 127d-2)을 커버하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 게이트절연막 패턴(145) 상에는 리세스부(125)를 부분적으로 매립하는 게이트 전극(155a)이 배치될 수 있다. 게이트 전극(155)은 제1 영역(A) 내에서 상기 제1 방향을 따라서 연장될 수 있으며, 상기 제2 방향을 따라서 복수 개로 형성될 수 있다. 즉, 게이트 전극(155a)은 상기 제1 방향을 따라서 연장된 상기 리세스의 하부에 매립될 수 있다. 이때 게이트 전극(155a)의 상면은 기판(100)의 상면보다 낮을 수 있다.
기판(100), 확장 채널(126d), 게이트 절연막 패턴(145) 및 게이트 전극(155) 상에는 리세스부(125)의 나머지 부분을 매립하는 캐핑막 패턴(158)이 배치될 수 있다.
한편, 리세스부(125)에 인접한 활성 영역(120) 상부에는 제1 불순물 영역(172) 및 제2 불순물 영역이(174) 배치될 수 있다.
예시적인 실시예들에 따르면, 게이트 전극(155a), 게이트 절연막 패턴(145), 저면 반도체 핀들(127d-1, 127d-2) 및 활성 영역(120) 상부에 형성된 불순물 영역들(172, 174)에 의해 핀 전계 효과 트랜지스터(Fin field-effect transistor: FinFET)가 형성될 수 있다. 따라서 채널 길이를 추가적으로 증가시키고 채널 저항을 감소시켜 높은 구동 전류를 확보할 수 있다.
도 5a 내지 도 5c는 다른 예시적인 실시예들에 따른 매립형 채널 트랜지스터를 나타내는 평면도 및 단면도들이다. 구체적으로, 도 5a는 다른 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 어레이를 나타내는 평면도이다. 도 5b는 도 5a의 I-II 라인을 따라 절단한 단면도이다. 도 5c는 도 5a의 III-IV 라인을 따라 절단한 단면도이다. 도 4a 내지 도 4c에서 설명된 구성들과 실질적으로 동일하거나 유사한 구성들에 대한 상세한 설명은 생략한다.
도 5a 내지 도 5c를 참조하면, 리세스부(125)에는 제1 예비 반도체 핀(120-1)과 확장 채널(126e)을 포함하는 제1 저면 반도체 핀(127e-1) 및 제2 예비 반도체 핀(120-2)과 확장 채널(126e)을 포함하는 제2 저면 반도체 핀(127e-2)이 배치된다. 예시적인 실시예에서, 확장 채널(126e)은 예비 반도체 핀들(120-1, 120-2)의 상면 및 인접하는 예비 반도체 핀들(120-1, 120-2)의 서로 이격된 측면 상에 배치될 수 있다. 즉, 도 5a 및 도 5b에 도시된 바와 같이 인접하는 제1 저면 반도체 핀(127e-1) 및 제2 저면 반도체 핀(127e-2)은 각각 서로 반대의 방향으로 돌출된 형상을 가질 수 있다.
한편, 도 5a 및 도 5c를 참조하면, 리세스부(125)에 의해서 노출된 기판(100) 측벽 상에는 상기 제2 방향으로 돌출된 측부 반도체 핀(128)이 배치될 수 있다. 예시적인 실시예들에서, 측부 반도체 핀(128)은 확장 채널(126e)과 실질적으로 동일한 물질을 포함할 수 있으며, 일체로 형성될 수 있다.
도 6 내지 도 22는 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 6, 도 9, 도 12 및 도 14는 상기 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다. 도 7, 도 10, 도 13, 도 15, 도 18 및 도 20은 상기 평면도들의 I-II 라인을 따라 절단한 단면도들이다. 도 8, 도 11, 도 16, 도 19, 도 21 및 도 22는 상기 평면도들의 III-IV 라인을 따라 절단한 단면도들이다. 도 17은 도 16의 V-VI 라인을 따라 절단한 단면도이다.
도 6 내지 도 8을 참조하면, 기판(100) 상에 활성 영역(120)을 정의하는 소자 분리막(110)을 형성한다. 이어서, 활성 영역(120) 및 소자 분리막(110)을 부분적으로 노출시키는 마스크 패턴(123)을 형성한다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 사용할 수 있다.
소자 분리막(110)은 실리콘 산화물을 사용하여 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 소자 분리막(110)에 의해 기판(100) 상에 복수의 활성 영역들(120)이 정의될 수 있다.
예시적인 실시예들에 따르면, 복수의 활성 영역들(120)이 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 배치될 수 있다. 또한, "D1"로 표시된 거리로 이격된 인접하는 두 활성 영역들(120)이 하나의 활성 영역 쌍을 형성하고, 복수의 상기 활성 영역 쌍들이 상기 제1 방향을 따라 "D2"로 표시된 거리로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, D2는 D1 보다 큰 값을 가질 수 있다. 각 활성 영역(120)은 상기 제1 방향으로 제1 폭(W1)을 갖도록 형성될 수 있다. 한편, 도 7에 도시된 바와 같이 활성 영역(120)은 제1 높이(H1)를 갖도록 형성될 수 있다.
마스크 패턴(123)은 상기 제1 방향으로 연장하는 라인 형상을 가지며, 상기 제2 방향을 따라 복수의 마스크 패턴(123)들이 규칙적으로 형성될 수 있다. 도 8에 도시된 바와 같이 마스크 패턴(123)에 의해 후속 공정에서 리세스부(125, 도 11 참조) 형성을 위해 식각될 활성 영역(120) 부분의 상면이 노출될 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(110) 및 활성 영역(120) 상에 예를 들면, 실리콘 질화물을 사용하여 마스크막을 형성할 수 있다. 상기 마스크막은 화학 기상 증착(chemical vapor deposition, CVD) 공정, 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다. 이후, 상기 마스크막 상에 상기 제1 방향으로 연장하는 포토레지스트 패턴(도시되지 않음)들을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 부분적으로 제거함으로써 마스크 패턴(123)을 수득할 수 있다.
도 9 내지 도 11을 참조하면, 마스크 패턴(123)을 식각 마스크로 사용하여 상기 제1 방향을 따라 활성 영역(120) 및 소자 분리막(110)을 부분적으로 식각함으로써 활성 영역(120) 내에 리세스부(125)를 형성한다.
예시적인 실시예들에 따르면, 하나의 활성 영역(120)에 두 개의 리세스부들(125)이 형성될 수 있다. 또한, 도 10에 도시된 바와 같이 리세스부(125) 저면의 활성 영역(120)은 제1 높이(H1)에서 감소된 제2 높이(H2)를 가질 수 있다.
예시적인 실시예들에 따르면, 리세스부(125)는 염소 가스 등을 사용하는 건식 식각 혹은 반응성 이온 식각(reactive ion etching: RIE) 공정 들을 수행하여 형성될 수 있다.
도 12 및 도 13을 참조하면, 인접하는 마스크 패턴들(123) 사이에 노출된 소자 분리막(110) 상부를 부분적으로 제거하여 리세스부(125) 주변의 활성영역(120)을 부분적으로 노출시킨다. 이에 따라, 소자 분리막(110) 상면 위로 돌출된 예비 반도체 핀들이 형성된다. 예시적인 실시예들에 따르면, 상기 예비 반도체 핀들은 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 포함할 수 있다. 제1 및 제2 예비 반도체 핀들(120-1, 120-2)은 서로 D1로 표시된 간격으로 이격되어 예비 반도체 핀 쌍을 정의하고 복수의 상기 예비 반도체 핀 쌍들이 상기 제1 방향 및 제2 방향을 따라 규칙적으로 배치될 수 있다. 인접하는 상기 예비 반도체 핀 쌍들은 서로 상기 제1 방향을 따라 D2의 간격으로 이격될 수 있다. 예시적인 실시예들에 따르면, D2는 D1 보다 큰 값을 가질 수 있다.
도 14 내지 도 17을 참조하면, 소자 분리막(110) 상면 위로 돌출된 예비 반도체 핀들(120-1, 120-2)을 커버하는 확장 채널(126a)을 형성한다.
예시적인 실시예들에 따르면, 소자 분리막(110) 및 마스크 패턴(123) 상에 예비 반도체 핀들(120-1, 120-2)을 커버하는 채널막을 형성한다. 예를 들면, 상기 채널막은 폴리실리콘을 사용하여 CVD 공정, 물리 기상 증착(physical vapor deposition: PVD) 공정, 원자층 증착 공정(atomic layer deposition: ALD) 등을 통해 형성될 수 있다. 이어서, 상기 채널막을 이방성 식각함으로써 도 13에 도시된 바와 같이 예비 반도체 핀들(120-1, 120-2)을 커버하는 스페이서 형상을 갖는 확장 채널(126a)을 형성할 수 있다. 상기 식각 공정에 의해 제1 및 제2 예비 반도체 핀들(120-1, 120-2) 사이의 상기 채널막이 분리되어 활성 영역들(120) 사이의 쇼트가 방지될 수 있다.
확장 채널(126a) 및 예비 반도체 핀들(120-1, 120-2)은 함께 리세스부(125)의 저면 반도체핀들(127a-1, 127a-2)을 정의할 수 있다. 저면 반도체 핀(127a-1, 127a-2)은 활성 영역(120) 또는 예비 반도체 핀(120-1, 120-2)의 폭인 제1 폭(W1) 보다 넓은 제2 폭(W2)을 가질 수 있다.
한편, 도 17을 참조하면, 확장 채널(126a)은 리세스부(125)의 양 측부 상에도 형성되어 측부 반도체 핀(128)이 정의될 수 있다.
상술한 바와 같이, 활성 영역(120)에 매립 게이트 형성을 위한 리세스부(125)를 형성한 후, 리세스부(125)를 커버하는 채널막을 증착시키고 이방성 식각함으로써 채널 영역을 확장시킬 수 있다. 특히, 리세스부(125)의 저면에 정의되는 예비 반도체 핀들(120-1, 120-2)이 확장되어 폭이 증가된 저면 반도체 핀(127a-1, 127a-2)이 형성됨과 동시에, 리세스부(125)의 양 측부에도 확장 채널(126a)이 형성되어 측부 반도체 핀(128)이 형성될 수 있다. 이에 따라, 제1 저면 반도체 핀(127a-1)과 측부 반도체 핀(128)을 포함하는 제1 반도체 핀과 제2 저면 반도체 핀(127a-2)과 측부 반도체 핀(128)을 포함하는 제2 반도체 핀을 형성할 수 있다.
이후, 마스크 패턴(123)은 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 18 및 도 19를 참조하면, 소자 분리막(110), 활성 영역(120) 및 확장 채널(126a)을 상에 게이트절연막(140), 게이트 전극막(150) 및 게이트 마스크(160)를 순차적으로 형성한다.
게이트 절연막(140)은 실리콘 산화물 혹은 금속 산화물을 사용하여 CVD 공정 등을 통해 형성될 수 있다. 이와는 달리, 게이트 절연막(140)은 활성 영역(120) 및 확장 채널(126a) 상면을 열산화시켜 형성될 수도 있다.
게이트 전극막(150)은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 PVD 공정, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다. 게이트 전극막(150)은 게이트 절연막(140)이 형성된 리세스부(125)의 나머지 부분을 채우도록 형성될 수 있다.
게이트 마스크(160)는 실리콘 질화물을 사용하여 CVD 공정 등을 통해 게이트 마스크막을 형성한 후, 상기 게이트 마스크막을 사진 식각 공정 등을 통해 패터닝하여 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트마스크(160)는 상기 제1 방향으로 연장하며, 리세스부(125)를 실질적으로 커버하도록 형성될 수 있다.
도 20 및 도 21을 참조하면, 게이트마스크(160)를 식각 마스크로 사용하여 게이트 전극막(150) 및 게이트 절연막(140)을 부분적으로 식각함으로써 게이트 마스크(160) 아래에 리세스부(125)를 채우는 게이트 절연막 패턴(145) 및 게이트 전극(155)이 형성될 수 있다. 따라서 게이트 절연막 패턴(145), 게이트 전극(155) 및 게이트 마스크(160)를 포함하며, 리세스부(125)를 채우는 매립 게이트 구조물(165)을 수득할 수 있다.
도 22를 참조하면, 매립 게이트 구조물(165)을 이온 주입 마스크로 사용하여 불순물을 주입함으로써, 매립 게이트 구조물(165) 및 리세스부(125)에 인접한 활성 영역(120) 상부에 제1 불순물 영역(172) 및 제2 불순물 영역(174)을 형성할 수 있다. 이에 따라, 제1 및 제2 불순물 영역들(172, 174) 및 매립 게이트 구조물(165)에 의해 예시적인 실시예들에 따른 리세스 채널 트랜지스터가 정의될 수 있다.
상술한 바와 같이, 리세스 채널을 이용한 매립 게이트 구조물(165)을 형성함으로써 트랜지스터의 채널의 길이를 연장시킬 수 있다. 또한, 리세스부(125)의 저부에서는 저면 반도체 핀(127a-1, 127a-2)에 의해 저면 FinFET 구조가 형성될 수 있다. 이 때, 확장 채널(126a)에 의해 상기 저면 반도체 핀(127a-1,127a-2)의 폭을 확장시킴으로써 채널 영역을 추가로 확보할 수 있다. 더욱이, 확장 채널(126a)은 리세스부(125)의 측부에도 형성되어 측부 반도체 핀(128)이 형성될 수 있다. 이에 따라, 리세스부(125)의 측부에도 FinFET 구조가 형성될 수 있다. 따라서 채널 영역이 보다 확장되고 전계 효과가 강화되어 높은 구동 전류를 확보할 수 있다.
일 실시예에 있어서, 매립 게이트 구조물(165) 측벽에 게이트 스페이서(180)를 더 형성할 수 있다. 예를 들면, 활성 영역(120) 및 소자 분리막(110) 상에 매립 게이트 구조물(165)을 덮는 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각함으로써 게이트 스페이서(180)를 형성할 수 있다.
도 23 내지 도 32는 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 25, 도 27 및 도 29는 상기 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다. 도 23, 도 24, 도 26, 도 28, 도 30 및 도 31은 상기 평면도들의 I-II 라인을 따라 절단한 단면도들이다. 도 32는 상기 평면도들의 III-IV 라인을 따라 절단한 단면도이다.
도 23을 참조하면, 도 6 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 소자 분리막(110) 상면으로 돌출된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 형성할 수 있다.
도 24를 참조하면, 소자 분리막(110) 상에 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 덮는 배리어막(barrier layer, 130)을 형성한다. 배리어막(130)은 실리콘 질화물을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정, HDP-CVD 공정 등을 통해 형성할 수 있다.
예시적인 실시예들에 따르면, 배리어막(130)은 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2) 사이의 공간을 채우도록 형성될 수 있다. 한편, 배리어막(130)은 도 12에 도시된 마스크 패턴(123) 상에도 형성될 수 있다.
도 25 및 도 26을 참조하면, 배리어막(130)을 부분적으로 제거하여 소자 분리막(110) 상에 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2) 사이의 공간을 채우는 배리어막 패턴(135)을 형성한다. 예시적인 실시예들에 따르면, 배리어막(130)을 소자 분리막(110) 및 예비 반도체핀들(120-1, 120-2)의 상면이 노출될 때까지 제거할 수 있으며, 이에 따라 배리어막 패턴(135)이 예비 반도체 핀들(120-1, 120-2) 사이에 잔류할 수 있다.
예시적인 실시예들에 따르면, 배리어막(130)은 인산 및/또는 황산을 함유하는 식각 용액 또는 식각 가스를 이용하여 부분적으로 제거될 수 있다. 이 때, 상대적으로 두껍게 형성된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2) 사이의 공간을 채우는 배리어막(130) 부분은 잔류하도록 식각 시간을 조절함으로써 배리어막 패턴(135)을 수득할 수 있다. 이 때, 마스크 패턴(123) 상에 형성된 배리어막(130) 부분도 함께 제거될 수 있다.
도 27 및 도 28을 참조하면, 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)의 상면과 측면에 확장 채널(126b)을 형성하여, 상방 및 측방으로 높이 및 폭이 확장된 제1 저면 반도체 핀(127b-1) 및 제2 저면 반도체 핀(127b-2)을 형성한다. 예시적인 실시예들에 따르면, 배리어막 패턴(135)에 의해 커버된 예비 반도체 핀들(120-1, 120-2)의 측벽 부분을 제외한 나머지 부분들이 성장하여 반도체 핀들(127b-1, 127b-2)을 형성할 수 있다. 따라서 인접하는 저면 반도체 핀들(127b-1, 127b-2)이 접촉함으로써 활성 영역(120)의 쇼트가 발생하는 것을 방지할 수 있다.
예시적인 실시예들에 따르면, 노출된 예비 반도체 핀들(120-1, 120-2) 상에 선택적 에피텍셜 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 저면 반도체 핀들(127b-1, 127b-2)을 수득할 수 있다. 예를 들면, 상기 SEG 공정은 디클로로실란(SiH2Cl2) 또는 실란(SiH4) 가스와 같은 실리콘 함유 소스 가스를 사용하여 수행될 수 있다. 이와는 달리, 상기 SEG 공정은 상술한 실리콘 함유 소스 가스 및 사수소화 게르마늄(GeH4)과 같은 게르마늄 함유 소스 가스를 사용하여 수행될 수 있다. 이 경우, 저면 반도체 핀들(127b-1, 127b-2)은 단결정 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 제1 저면 반도체 핀(127b-1)은 제1 예비 반도체 핀(120-1) 및 확장 채널(126b)을 포함하며, 제2 저면 반도체 핀(127b-2)은 제2 예비 반도체 핀(120-2) 및 확장 채널(126b)을 포함할 수 있다.
도시되지는 않았으나, 확장 채널(126b)이 형성되는 과정에서 리세스부(125)의 상기 제2 방향으로의 양 측부에는 측부 반도체 핀이 동시에 형성될 수 있다. 이에 따라, 제1 저면 반도체 핀(127b-1)과 상기 측부 반도체 핀을 포함하는 제1 반도체 핀과 제2 저면 반도체 핀(127b-2)과 상기 측부 반도체 핀을 포함하는 제2 반도체 핀을 형성할 수 있다.
도 29 및 도 30을 참조하면, 배리어막 패턴(135)을 제거한다. 예시적인 실시예들에 따르면, 배리어막 패턴(135)은 인산 및/또는 황산을 포함한 식각 용액 또는 식각 가스를 사용하여 제거될 수 있다.
도 31 및 도 32를 참조하면, 도 20 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 리세스부(125)를 매립하는 매립 게이트 구조물(165)을 형성한다. 매립 게이트 구조물(165)은 리세스부(125) 상에 순차적으로 적층된 게이트 절연막 패턴(145), 게이트 전극(155) 및 게이트 마스크(160)를 포함할 수 있다.
매립 게이트 구조물(165)을 이온 주입 마스크로 사용하여 불순물을 주입함으로써, 매립 게이트 구조물(165) 및 리세스부(125)에 인접한 활성 영역(120) 상부에 제1 불순물 영역(172) 및 제2 불순물 영역(174)을 형성할 수 있다. 일 실시예에 있어서, 매립 게이트 구조물(165) 측벽 상에 게이트 스페이서(180)를 더 형성할 수 있다.
도 33 내지 도 37은 또 다른 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다.
도 33을 참조하면, 도 6 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 소자 분리막(110) 상면으로 돌출된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 형성할 수 있다.
도 34를 참조하면, 노출된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 시드(seed)로 사용하여 SEG 공정을 수행한다. 이에 따라, 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)이 확장될 수 있다. 예시적인 실시예들에 따르면, 도 32에 도시된 바와 같이 확장된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)의 마주보는 측벽이 서로 접촉하여 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 SEG 공정은 SiH2Cl2 또는 SiH4 가스와 같은 실리콘 함유 소스 가스를 사용하여 수행될 수 있다. 이와는 달리, 상기 SEG 공정은 상술한 실리콘 함유 소스 가스 및 GeH4와 같은 게르마늄 함유 소스 가스를 사용하여 수행될 수 있다.
도 35를 참조하면, 확장된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 부분적으로 식각하여 서로 분리된 제1 저면 반도체 핀(127c-1) 및 제2 저면 반도체 핀(127c-2)을 형성할 수 있다. 예시적인 실시예들에 따르면, 이방성 식각 공정을 통해 확장된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 부분적으로 제거할 수 있다. 일 실시예에 있어서, 확장된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)의 식각 공정은 상기 SEG 공정이 수행되는 챔버 내에서 HCl과 같은 식각 가스를 사용하여 인-시투(in-situ)로 수행될 수 있다. 제1 저면 반도체 핀(127c-1)은 제1 예비 반도체 핀(120-1) 및 확장 채널(126c)을 포함하며, 제2 저면 반도체 핀(127c-2)은 제2 예비 반도체 핀(120-2) 및 확장 채널(126c)을 포함할 수 있다.
도시되지는 않았으나, 확장 채널(126c)이 형성되는 과정에서 리세스부(125)의 상기 제2 방향으로의 양 측부에는 측부 반도체 핀이 동시에 형성될 수 있다. 이에 따라, 제1 저면 반도체 핀(127c-1)과 상기 측부 반도체 핀을 포함하는 제1 반도체 핀과 제2 저면 반도체 핀(127c-2)과 상기 측부 반도체 핀을 포함하는 제2 반도체 핀을 형성할 수 있다.
도 36 및 도 36의 III-IV 라인을 따라 절단한 도 37을 참조하면, 도 20 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 리세스부(125)를 매립하는 매립 게이트 구조물(165)을 형성한다. 매립 게이트 구조물(165)은 리세스부(125) 상에 순차적으로 적층된 게이트 절연막 패턴(145), 게이트 전극(155) 및 게이트 마스크(160)를 포함할 수 있다.
매립 게이트 구조물(165)을 이온 주입 마스크로 사용하여 불순물을 주입함으로써, 매립 게이트 구조물(165) 및 리세스부(125)에 인접한 활성 영역(120) 상부에 제1 불순물 영역(172) 및 제2 불순물 영역(174)을 형성할 수 있다. 일 실시예에 있어서, 매립 게이트 구조물(165) 측벽 상에 게이트 스페이서(180)를 더 형성할 수 있다.
도 38 내지 도 44는 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 38을 참조하면, 도 6 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 소자 분리막(110) 상면으로 돌출된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 형성할 수 있다.
도 39 및 도 40을 참조하면, 도 14 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 소자 분리막(110) 상면 위로 돌출된 예비 반도체 핀들(120-1, 120-2)의 상면 및 측면을 커버하는 확장 채널(126d)을 형성할 수 있다. 또한, 리세스부(125)에 의해서 노출되는 기판(100)의 측벽 상에는 상기 제2 방향을 따라서 돌출하는 측부 반도체 핀(128)을 형성할 수 있다. 확장 채널(126d)과 측부 반도체 핀(128)은 실질적으로 동일한 물질을 포함할 수 있으며, 동일한 공정을 통해서 일체로 형성될 수 있다.
도 41 및 도 42를 참조하면, 소자 분리막(110), 활성 영역(120) 및 확장 채널(126d) 상에 게이트 절연막 패턴(145) 및 게이트 전극(155a)을 형성할 수 있다. 즉, 소자 분리막(110), 활성 영역(120) 및 확장 채널(126d) 상에 게이트 절연막(140) 및 게이트 전극막을 형성한 후, 게이트 절연막(140) 및 상기 게이트 전극막을 부분적으로 제거하여 게이트 절연막 패턴(145) 및 게이트 전극(155a)을 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(140)은 실리콘 산화물 혹은 금속 산화물을 사용하여 CVD 공정 등을 통해 형성할 수 있다. 다른 예시적인 실시예들에 있어서, 게이트절연막(140)은 활성 영역(220) 및 확장 채널(226) 상면을 열산화시켜 형성할 수도 있다.
한편, 게이트 전극막(150)은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 PVD 공정, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다. 게이트 전극막(150)은 게이트 절연막(140)이 형성된 리세스부(125)의 나머지 부분을 채우도록 형성될 수 있다.
이후, 게이트 절연막(140)의 상부와 게이트 전극막(150)의 상부를 제거하여 게이트 절연막 패턴(145) 및 게이트 전극(155a)을 형성할 수 있다. 예시적인 실시예들에 따르면, 활성 영역(120)의 상면이 노출될 때까지 상기 게이트 절연막 및 상기 게이트 전극막의 상부를 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 평탄화하여, 게이트 절연막 패턴(145)을 형성할 수 있다. 추가적으로, 리세스부(125) 상부에 형성된 게이트 전극막(150)의 부분을 이방성 식각 공정을 통해 제거하여 게이트 전극(155a)을 형성할 수 있다. 예를 들어, 게이트 전극(155a)은 기판(100)의 상면보다 낮은 상면을 갖도록 형성될 수 있다.
도 43을 참조하면, 리세스부(125)의 나머지 부분을 채우도록, 캐핑막(158)을 게이트 전극(155a), 게이트 절연막 패턴(145), 확장 채널(126d) 및 기판(100) 상에 형성할 수 있다.
예시적인 실시예들에 따르면, 캐핑막(158)은 실리콘 산화물을 사용하여 형성될 수 있다.
도 44를 참조하면, 캐핑막(158)을 부분적으로 제거하여 캐핑막 패턴(160)을 형성하고, 불순물 영역들을 형성할 수 있다.
예시적인 실시예들에 따르면, 습식 또는 건식 식각 공정을 통해서, 캐핑막(158)을 부분적으로 제거하여 캐핑막 패턴(160)을 형성할 수 있다.
이후, 키핑막 패턴(160)을 이온 주입 마스크로 사용하여 불순물을 주입함으로써, 리세스부(125)에 인접한 기판(100) 상부에 제1 불순물 영역(172) 및 제2 불순물 영역(174)을 형성할 수 있다. 이에 따라, 게이트 전극(155a), 게이트 절연막 패턴(145) 및 제1 및 제2 불순물 영역들(172, 174)은 매립형 채널 트랜지스터를 형성할 수 있다.
도 45 내지 도 48은 다른 예시적인 실시예들에 따른 매립형 채널 트랜지스터의 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 45 및 도 46을 참조하면, 도 23 내지 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라 소자 분리막(110) 상면으로 돌출된 제1 예비 반도체 핀(120-1) 및 제2 예비 반도체 핀(120-2)을 형성하고, 이들의 상면 및 일부 측면을 커버하는 확장 채널(126e)을 형성하며, 리세스부(125)에 의해서 노출되는 기판(100)의 측벽 상에는 상기 제2 방향을 따라서 돌출하는 측부 반도체 핀(128)을 형성할 수 있다. 즉, 제1 예비 반도체 핀(120-1) 및 확장 채널(126e)을 포함하는 제1 저면 반도체 핀(127e-1)을 형성할 수 있고, 제2 예비 반도체 핀(120-2) 및 확장 채널(126e)을 포함하는 제2 저면 반도체 핀(127e-2)을 형성할 수 있다.
도 47을 참조하면, 도 41 및 도 42를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라 확장 채널(126e) 상에 게이트 절연막 패턴(145) 및 게이트 전극(155a)을 형성할 수 있다.
도 48을 참조하면, 도 44를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라 캐핑막 패턴(160), 제1 불순물 영역(172) 및 제2 불순물 영역(174)을 형성하여, 상기 매립형 채널 트랜지스터를 완성할 수 있다.
도 49 내지 도 54는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 상기 반도체 소자는 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 포함하는 디램(dynamic random access memory: DRAM) 소자일 수 있다.
도 49를 참조하면, 활성 영역(120)을 정의하는 소자 분리막(110)이 형성된 기판(100)을 제공한다. 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 제2 영역(II)은 주변 회로 영역에 해당될 수 있다.
도 50을 참조하면, 도 6 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제1 영역(I)의 활성 영역(100)에 리세스부(125)를 형성할 수 있다. 구체적으로 리세스부(125)가 형성될 활성 영역(120) 부분을 노출시키는 마스크 패턴(123)을 형성하고 마스크 패턴(123)을 식각 마스크로 사용하여 활성 영역(120)을 부분적으로 식각함으로써 리세스부(125)를 형성할 수 있다.
도 51을 참조하면, 도 12 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 리세스부(125)를 커버하는 확장 채널(126a)을 형성할 수 있다. 이후 마스크 패턴(123)은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
도 52를 참조하면, 도 18 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 리세스부(125)를 채우는 제1 게이트 구조물(166)을 형성할 수 있다. 제1 게이트 구조물(166)은 도 19에 도시된 매립 게이트 구조물(165)과 실질적으로 동일한 구조를 가질 수 있다. 이때, 기판(100)의 제2 영역에는 제2 게이트 구조물(166a)이 형성될 수 있다. 제1 게이트 구조물(166)은 리세스부(125) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(146), 제1 게이트 전극(156) 및 제1 게이트 마스크(161)를 포함할 수 있다. 제2 게이트 구조물(166a)은 제2 영역(II)의 활성 영역(120) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(146a), 제2 게이트 전극(156a) 및 제2 게이트마스크(161a)를 포함할 수 있다.
이후, 제1 및 제2 게이트 구조물(166, 166a)을 이온 주입 마스크로 사용하여 불순물을 주입함으로써 게이트 구조물들(166, 166a)에 인접한 활성 영역(120) 상부에 불순물 영역들을 형성할 수 있다. 상기 불순물 영역들은 제1 영역(I)의 활성 영역(120)에 형성되는 제1 및 제2 불순물 영역들(172, 174)과 제2 영역(II)의 활성 영역(120)에 형성되는 제3 불순물 영역(176)을 포함할 수 있다.
이어서, 기판(100) 상에 제1 및 제2 게이트 구조물(166, 166a)을 덮는 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각함으로써 제1 게이트 구조물(166) 및 제2 게이트 구조물(166a)의 측벽 상에 각각 제1 스페이서(181) 및 제2 스페이서(181a)를 형성할 수 있다.
도 53을 참조하면 제1 영역(I)의 기판(100) 상에 제1 게이트 구조물(166)을 덮는 제1 층간 절연막(210)을 형성한다. 제1 층간 절연막(210)을 부분적으로 식각하여 제1 및 제2 불순물 영역들(172, 174)을 노출시키는 제1 홀들(도시되지 않음)을 형성한다. 상기 제1 홀들은 제1 게이트 구조물(166) 및 제1 스페이서(181)에 자기 정렬될 수 있다.
이후, 상기 제1 홀들을 매립하는 제1 도전막을 제1 층간 절연막(210) 상에 형성하고, CMP 공정 및/또는 에치 백 공정을 통해 제1 층간 절연막(210)이 노출될 때까지 상기 제1 도전막 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 플러그(217) 및 제2 플러그(219)를 형성한다. 제1 플러그(217)는 제1 불순물 영역(172)에 접촉할 수 있고, 제2 플러그(219)는 제2 불순물영역(174)에 접촉할 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제1 플러그(217)는 비트 라인 콘택으로 기능할 수 있다.
제1 플러그(217)에 접촉하는 제2 도전막(도시하지 않음)을 제1 층간 절연막(210) 상에 형성하고 이를 패터닝함으로써 비트 라인(도시하지 않음)을 형성한다.
이후, 상기 비트 라인을 커버하는 제2 층간 절연막(215)을 제1 층간 절연막(210) 상에 형성한다. 제2 층간 절연막(215)을 부분적으로 식각하여 제2 플러그(219)를 노출시키는 제2 홀들(도시하지 않음)을 형성하고, 상기 제2 홀들을 매립하는 제3 도전막을 제2 플러그(219) 및 제2 층간 절연막(215) 상에 형성한다. CMP 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(215)이 노출될 때까지 상기 제3 도전막 상부를 제거함으로써, 상기 제2 홀들 내에 형성된 제3 플러그(220)를 형성한다. 제2 및 제3 플러그들(219, 220)은 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(219)를 별도로 형성하지 않고, 제1 및 제2 층간 절연막들(210, 215)을 관통하면서 제2 불순물 영역(174)에 직접 접촉하도록 제3 플러그(220)를 형성하여, 단독으로 커패시터 콘택의 역할을 할 수도 있다
도 54를 참조하면, 제2 층간 절연막(215) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 제3 플러그(220)의 상면을 노출시키는 개구(도시되지 않음)를 형성한다.
상기 개구의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성한다. 상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 일부를 제거한다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 제3 플러그(220)에 전기적으로 연결되는 하부 전극(230)이 형성된다.
이어서, 하부 전극(230)을 커버하는 유전막(240)을 상기 식각 저지막 및 제2 층간 절연막(215) 상에 형성한다. 유전막(240)은 예를 들면, 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다. 유전막(240) 상에 상부 전극(250)을 형성한다. 상부 전극(250)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다.
이에 따라, 하부 전극(230), 유전막(240) 및 상부 전극(250)을 포함하는 커패시터가 형성될 수 있다.
이후, 기판(100) 상에 상기 커패시터 및 제2 게이트 구조물(166a)을 커버하는 상부 절연막(260)을 형성한다. 이어서, 상부 절연막(260)을 관통하며 제3 불순물 영역(176)을 노출시키는 제3 홀(도시되지 않음)을 형성하고, 상기 제3 홀을 채우는 제4 도전막을 상부 절연막(260) 상에 형성한다. CMP 공정 및/또는 에치 백 공정을 통해 절연막(260)이 노출될 때까지 상기 제4 도전막상부를 제거함으로써, 상기 제3 불순물 영과 접속되는 제4 플러그(270)를 형성할 수 있다. 이어서, 제4 플러그(270)와 전기적으로 연결되는 배선 구조물(280)을 상부 절연막(260) 상에 형성할 수 있다.
상술한 공정들을 수행함으로써 예시적인 실시예들에 따른 트랜지스터를 포함하는 반도체 소자를 수득할 수 있다.
다른 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 도 23 내지 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제1 매립 게이트 구조물을 포함하며 채널 영역이 확장된 트랜지스터를 형성할 수 있다. 이 때 기판(100)의 제2 영역(I) 상에는 도 52에 도시된 것과 실질적으로 동일한 제2 게이트 구조물(166a)이 형성될 수 있다.
이후, 도 53 및 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 다른 예시적인 실시예들에 따른 리세스 채널 트랜지스터를 포함하는 반도체 소자를 수득할 수 있다.
또 다른 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 도 44 내지 도 48을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제1 매립 게이트 구조물을 포함하며 채널 영역이 확장된 트랜지스터를 형성할 수 있다. 이 때 기판(100)의 제2 영역(II) 상에는 도 39에 도시된 것과 실질적으로 동일한 제2 게이트 구조물(166a)이 형성될 수 있다.
이후, 도 53 및 도 54를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 또 다른 예시적인 실시예들에 따른 트랜지스터를 포함하는 반도체 소자를 수득할 수 있다.
도 55는 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 55를 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(320), 램(RAM)(330), 사용자 인터페이스(USER INTERFACE)(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(350) 및 메모리 시스템(310)을 포함할 수 있다. 메모리 시스템(310)은 메모리 소자(312)와 메모리 컨트롤러(311)를 포함할 수 있다. 메모리 컨트롤러(311)는 메모리 소자(312)를 제어할 수 있도록 구성된다. 메모리 소자(312)는 본 발명의 예시적인 실시예들에 따른 매립형 채널 트랜지스터를 포함할 수 있다. 메모리 소자(312)와 메모리 컨트롤러(311)의 결합에 의해 메모리 시스템(310)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(300)이 모바일 장치인 경우, 컴퓨팅 시스템(300)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지는 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
전술한 예시적인 실시예들에 따르면, 활성 영역에 리세스부를 형성하여 채널 길이를 연장하는 한편, 반도체 핀의 확장을 통해 채널 영역을 추가적으로 확보함으로써 높은 채널 전류를 얻을 수 있는 매립형 채널 트랜지스터를 형성할 수 있다. 상기 매립형 채널 트랜지스터는 DRAM과 같은 메모리 소자, 로직 소자 등의 다양한 반도체 소자에 채용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 소자 분리막
120: 활성 영역 120-1: 제1 예비 반도체 핀
120-2: 제2 예비 반도체 핀 123: 마스크 패턴
125: 리세스부
126a, 126b, 126c, 126d, 126e: 확장 채널
127a-1,127b-1, 127c-1, 127d-1, 127e-1: 제1 저면 반도체 핀
127a-2, 127b-2, 127c-2, 127d-2, 127e-2: 제2 저면 반도체 핀
128: 측부 반도체 핀 130: 배리어막
135: 배리어막 패턴 140: 게이트 절연막
145: 게이트 절연막 패턴 146: 제1 게이트 절연막 패턴
146a: 제2 게이트 절연막 패턴 150: 게이트 전극막
155, 155a: 게이트 전극 156: 제1 게이트 전극
156a: 제2 게이트 전극 158: 캐핑막 패턴
160: 게이트 마스크 161: 제1 게이트 마스크
161a: 제2 게이트 마스크 165: 매립 게이트 구조물
166: 제1 게이트 구조물 166a: 제2 게이트 구조물
172: 제1 불순물 영역 174: 제2 불순물 영역
176: 제3 불순물 영역 180: 게이트 스페이서
181: 제1 스페이서 181a: 제2 스페이서
210: 제1 층간 절연막 215: 제2 층간 절연막
217: 제1 플러그 219: 제2 플러그
220: 제3 플러그 230: 하부 전극
240: 유전막 250: 상부 전극
260: 상부 절연막 270: 제4 플러그
280: 배선 구조물 300: 컴퓨팅 시스템
310: 메모리 시스템 311: 메모리 컨트롤러
312: 메모리 소자 320: 마이크로프로세서
330: 램 340: 사용자 인터페이스
350: 모뎀

Claims (10)

  1. 기판 상에 복수의 활성 영역들을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성 영역을 부분적으로 식각하여 리세스부를 형성하는 단계;
    상기 리세스부 주변의 상기 소자 분리막을 부분적으로 제거하여 상기 소자 분리막 상면 위로 돌출된 예비 반도체 핀을 형성하는 단계;
    상기 예비 반도체 핀을 확장시켜 반도체 핀을 형성하는 단계;
    상기 리세스부를 매립하는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물에 인접한 상기 활성 영역 상부에 불순물 영역을 형성하는 단계를 포함하며,
    상기 반도체 핀을 형성하는 단계는 상기 예비 반도체 핀을 커버하는 확장 채널을 형성하는 단계를 포함하고,
    상기 확장 채널을 형성하는 단계는,
    상기 소자 분리막 상에 상기 예비 반도체 핀을 커버하는 채널막을 형성하는 단계; 및
    상기 채널막을 부분적으로 식각하여 인접하는 상기 예비 반도체 핀들 사이에서 상기 채널막을 분리시키는 단계를 포함하는 것을 특징으로 하는 매립형 채널 트랜지스터의 형성 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 채널막은 폴리실리콘을 사용하여 형성되는 것을 특징으로 하는 매립형 채널 트랜지스터의 형성 방법.
  5. 기판 상에 복수의 활성 영역들을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성 영역을 부분적으로 식각하여 리세스부를 형성하는 단계;
    상기 리세스부 주변의 상기 소자 분리막을 부분적으로 제거하여 상기 소자 분리막 상면 위로 돌출된 예비 반도체 핀을 형성하는 단계;
    상기 예비 반도체 핀을 확장시켜 반도체 핀을 형성하는 단계;
    상기 리세스부를 매립하는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물에 인접한 상기 활성 영역 상부에 불순물 영역을 형성하는 단계를 포함하며,
    상기 반도체 핀을 형성하는 단계는,
    인접하는 상기 예비 반도체 핀들 사이의 공간을 채우는 배리어막 패턴을 형성하는 단계; 및
    상기 배리어막 패턴에 의해 커버되지 않은 상기 예비 반도체 핀 부분을 선택적 에피텍셜 성장시키는 단계를 포함하는 것을 특징으로 하는 매립형 채널 트랜지스터의 형성 방법.
  6. 제5항에 있어서, 상기 배리어막 패턴을 형성하는 단계는,
    인접하는 상기 예비 반도체 핀들 사이의 공간을 채우는 배리어막을 상기 소자 분리막 및 상기 예비 반도체 핀들 상에 형성하는 단계; 및
    상기 배리어막을 상기 소자 분리막 및 상기 예비 반도체 핀 상면이 노출될 때까지 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 매립형 채널 트랜지스터의 형성 방법.
  7. 제6항에 있어서, 상기 반도체 핀을 형성하는 단계 이후에 상기 배리어막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 매립형 채널 트랜지스터의 형성 방법.
  8. 제1 채널, 2개의 제1 소스/드레인들 및 상기 제1 채널 상에 형성된 제1 게이트를 포함하는 제1 트랜지스터를 갖는 제1 메모리 셀이 형성된 제1 저면 반도체 핀;
    제2 채널, 2개의 제2 소스/드레인들 및 상기 제2 채널 상에 형성된 제2 게이트를 포함하는 제2 트랜지스터를 갖는 제2 메모리 셀이 형성된 제2 저면 반도체 핀;
    제3 채널, 2개의 제3 소스/드레인들 및 상기 제3 채널 상에 형성된 제3 게이트를 포함하는 제3 트랜지스터를 갖는 제3 메모리 셀이 형성된 제3 저면 반도체 핀; 및
    상기 제1, 제2 및 제3 채널들 상에 제1 방향으로 연장되며, 상기 제1, 제2 및 제3 게이트들을 포함하는 게이트 라인을 포함하며,
    상기 제1, 제2 및 제3 저면 반도체 핀들은 각각 제2 방향으로 연장되고, 상면, 상기 상면을 향해 연장되는 제1 측벽, 및 상기 상면을 향해 연장되며 상기 제1 측벽과 대향하는 제2 측벽을 포함하며,
    상기 제1, 제2 및 제3 저면 반도체 핀들의 상부에는 각각 이를 관통하도록 상기 제1 방향으로 연장되는 리세스가 형성되며,
    상기 제1, 제2 및 제3 저면 반도체 핀들에서 각각 상기 리세스의 하부에 형성된 부분의 상기 제1 방향으로의 두께는, 이와 동일한 높이에서 상부에 상기 리세스가 형성되지 않은 부분의 상기 제1 방향으로의 두께보다 크고,
    상기 제2 트랜지스터는 상기 제1 및 제3 트랜지스터들 사이에 위치하고,
    상기 제1 및 제2 저면 반도체 핀들은 제1 거리만큼 서로 이격되고, 상기 제2 및 제3 저면 반도체 핀들은 상기 제1 거리보다 큰 제2 거리만큼 서로 이격된 매립형 채널 트랜지스터.
  9. 삭제
  10. 삭제
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