KR20140076791A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20140076791A
KR20140076791A KR1020120145232A KR20120145232A KR20140076791A KR 20140076791 A KR20140076791 A KR 20140076791A KR 1020120145232 A KR1020120145232 A KR 1020120145232A KR 20120145232 A KR20120145232 A KR 20120145232A KR 20140076791 A KR20140076791 A KR 20140076791A
Authority
KR
South Korea
Prior art keywords
film pattern
region
channel layer
substrate
pattern
Prior art date
Application number
KR1020120145232A
Other languages
English (en)
Other versions
KR102008744B1 (ko
Inventor
김영훈
김주연
류경민
윤종밀
이종호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120145232A priority Critical patent/KR102008744B1/ko
Priority to US14/081,543 priority patent/US9478551B2/en
Publication of KR20140076791A publication Critical patent/KR20140076791A/ko
Application granted granted Critical
Publication of KR102008744B1 publication Critical patent/KR102008744B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치의 제조 방법에서, 기판 상에 형성된 소자 분리막에 의해 정의되는 기판의 액티브 영역 및 소자 분리막을 부분적으로 식각하여, 리세스(recess) 및 리세스에 연통되며 적어도 저면 일부가 리세스보다 낮은 그루브(groove)를 각각 형성한다. 리세스를 채우는 채널층을 기판의 액티브 영역 상에 형성한다. 채널층을 커버하는 게이트 구조물을 형성한다. 게이트 구조물 채널층을 포함하는 PMOS 트랜지스터는 누설 전류 감소되며, NMOS 트랜지스터와의 문턱 전압 미스매치가 감소된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 PMOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
SRAM 장치 제조 방법에서, 문턱 전압 조절을 위해 PMOS 영역의 액티브 영역 상부에 채널용 실리콘-게르마늄 층을 형성한다. 이를 위해, 실리콘 기판 및 소자 분리막 상에 NMOS 영역만을 커버하고 상기 PMOS 영역을 노출시키는 하드 마스크를 형성하고, 상기 노출된 PMOS 영역의 액티브 영역 상에 채널용 실리콘-게르마늄 층을 형성한다.
이와 같이 형성되는 채널용 실리콘-게르마늄 층에 따라, 상기 PMOS 영역에 형성되는 트랜지스터와 상기 NMOS 영역에 형성되는 문턱 전압 사이의 미스매치 및 상기 PMOS 트랜지스터의 누설 전류 특성이 변동될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 PMOS 트랜지스터를 포함하는 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 PMOS 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 형성된 소자 분리막에 의해 정의되는 상기 기판의 액티브 영역 및 상기 소자 분리막을 부분적으로 식각하여, 리세스(recess) 및 상기 리세스에 연통되며 적어도 저면 일부가 상기 리세스보다 낮은 그루브(groove)를 각각 형성한다. 상기 리세스를 채우는 채널층을 상기 기판의 액티브 영역 상에 형성한다. 상기 채널층을 커버하는 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 리세스 및 그루브를 형성할 때, 상기 기판의 액티브 영역 및 상기 소자 분리막을 부분적으로 노출시키는 식각 마스크를 형성하고, 습식 식각 공정을 통해 상기 식각 마스크에 의해 커버되지 않은 상기 기판의 액티브 영역 및 상기 소자 분리막 부분을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 실리콘을 포함할 수 있고, 상기 소자 분리막 및 상기 식각 마스크는 실리콘 산화물을 포함할 수 있으며, 상기 습식 식각 공정은 불산(HF)을 식각액으로 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 채널층을 형성한 이후에, 상기 식각 마스크를 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 마스크를 형성할 때, 상기 기판 및 소자 분리막 상에 실리콘 산화막 및 실리콘 질화막을 순차적으로 형성하고, 상기 실리콘 질화막 상에 포토레지스트 패턴을 형성하며, 상기 포토레지스트 패턴을 사용하여 상기 실리콘 질화막을 패터닝함으로써 실리콘 질화막 패턴을 형성하고, 상기 실리콘 질화막 패턴을 사용하여 상기 실리콘 산화막을 패터닝함으로써 상기 식각 마스크로 기능하는 실리콘 산화막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 실리콘을 포함할 수 있고, 상기 채널층은 실리콘-게르마늄을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 채널층은 식각되지 않은 상기 액티브 영역 혹은 상기 소자 분리막 부분의 상면과 실질적으로 동일한 높이의 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성할 때, 상기 채널층의 상면 및 측벽을 커버하면서 순차적으로 적층된 게이트 절연막 패턴, 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역으로 구분될 수 있으며, 상기 리세스 및 그루브를 형성할 때, 상기 PMOS 영역 및 상기 PMOS 영역 주변의 상기 소자 분리막을 부분적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성할 때, 상기 채널층, 상기 소자 분리막 및 상기 NMOS 영역 상에 게이트 절연막 및 제1 일함수 조절막을 순차적으로 형성하고, 상기 제1 일함수 조절막을 패터닝하여 상기 채널층 및 상기 채널층에 인접하는 상기 소자 분리막의 적어도 일부에 오버랩되는 제1 일함수 조절막 패턴을 형성하며, 상기 제1 일함수 조절막 패턴 및 상기 게이트 절연막 상에 제2 일함수 조절막 및 도핑된 폴리실리콘막을 순차적으로 형성하고, 상기 도핑된 폴리실리콘막, 상기 제2 일함수 조절막, 상기 제1 일함수 조절막 패턴 및 상기 게이트 절연막을 패터닝하여, 상기 채널층 및 상기 채널층에 인접하는 상기 소자 분리막의 적어도 일부에 오버랩되며 순차적으로 적층된 게이트 절연막 패턴, 상기 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴을 형성하고, 상기 NMOS 영역에 오버랩되며 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 형성할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, PMOS 영역 및 NMOS 영역을 포함하며 소자 분리막 패턴에 의해 액티브 영역이 정의되는 기판, 상기 PMOS 영역의 액티브 영역 상부에 형성된 실리콘-게르마늄 채널층, 상기 실리콘-게르마늄 채널층의 상면 및 측벽을 커버하며, 상기 실리콘-게르마늄 채널층에 인접한 소자 분리막 패턴 상에 형성되어 적어도 저면의 일부가 상기 실리콘-게르마늄 채널층의 저면보다 낮은 그루브(groove) 상에 형성된 제1 게이트 구조물, 및 상기 NMOS 영역의 액티브 영역 상부에 형성된 제2 게이트 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 채널층의 상면은 평평할 수 있으며, 상기 NMOS 영역의 액티브 영역 상면과 실질적으로 동일한 높이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 순차적으로 적층된 게이트 절연막 패턴, 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴을 포함할 수 있고, 상기 제2 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴은 순차적으로 적층된 저유전막 패턴 및 고유전막 패턴을 포함할 수 있고, 상기 제1 일함수 조절막 패턴은 순차적으로 적층된 제1 금속 질화막 패턴, 제1 금속막 패턴 및 제2 금속 질화막 패턴을 포함할 수 있으며, 상기 제2 일함수 조절막 패턴은 순차적으로 적층된 제2 금속막 패턴 및 제3 금속 질화막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 에스램(SRAM) 장치의 풀업(pull-up) 트랜지스터를 형성할 수 있고, 상기 제2 게이트 구조물은 상기 에스램(SRAM) 장치의 풀-다운(pull-down) 트랜지스터 또는 패스-게이트(pass-gate) 트랜지스터를 형성할 수 있다.
본 발명의 실시예들에 따르면, PMOS 영역의 액티브 영역 상부에 리세스를 형성하고 이에 인접하는 소자 분리막에 그루브를 형성한 후, 상기 리세스를 채우는 채널층을 형성한다. 이에 따라, 상기 채널층은 수직 측벽 및 평평한 상면을 갖도록 형성될 수 있으며, 상기 채널층을 커버하는 게이트 구조물과의 접촉 면적이 증대될 수 있다. 상기 게이트 구조물을 포함하는 PMOS 트랜지스터는 누설 전류 감소 및 NMOS 트랜지스터와의 문턱 전압 미스매치 감소의 효과를 가질 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 비교예에 의한 반도체 장치를 설명하기 위한 단면도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 20 내지 도 22는 상기 반도체 장치를 설명하기 위한 단면도들이다.
도 23 내지 도 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 이때, 도 1은 상기 반도체 장치를 제1 방향을 따라 자른 단면도이고, 도 2는 피모스 영역에서 상기 반도체 장치를 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 자른 단면도이며, 도 3은 엔모스 영역에서 상기 반도체 장치를 상기 제2 방향을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 상기 반도체 장치는 피모스(Positive channel Metal Oxide Semiconductor: PMOS) 영역 및 엔모스(Negative channel Metal Oxide Semiconductor: NMOS) 영역을 포함하며 소자 분리막 패턴(112)에 의해 액티브 영역(102, 104, 106, 108)이 정의되는 기판(100), 상기 PMOS 영역의 액티브 영역(102, 104) 상부에 형성된 채널층(170), 채널층(170)의 상면 및 측벽을 커버하며, 채널층(170)에 인접한 소자 분리막 패턴(112) 상의 그루브(groove)(160) 상에 형성된 제1 게이트 구조물, 및 상기 NMOS 영역의 액티브 영역(106, 108) 상에 형성된 제2 게이트 구조물을 포함한다. 도시하지는 않았으나, 상기 각 게이트 구조물들 측벽에는 게이트 스페이서들이 더 형성될 수도 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 에스오아이(Silicon On Insulator: SOI) 기판, 지오아이(Germanium On Insulator: GOI) 기판 등일 수 있다. 기판(100)에서 소자 분리막 패턴(112)이 형성된 기판(100) 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(112)이 형성되지 않은 기판(100) 영역은 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 있어서, 기판(100)에는 제1 방향을 따라 복수 개의 액티브 영역들(108, 102, 106, 104)이 형성될 수 있으며, 각 액티브 영역들(102, 104, 106, 108)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 이때, 참조부호 102, 104, 106 및 108은 각각 제1 내지 제4 액티브 영역들을 지시할 수 있으며, 제1 내지 제4 액티브 영역들(102, 104, 106, 108)의 상기 제1 방향으로의 배열 순서는 반드시 이에 한정되지는 않는다. 소자 분리막 패턴(112)이 기판(100) 상부에 형성됨에 따라, 액티브 영역들(102, 104, 106, 108)의 각 상부는 수직 방향으로 돌출된 형상을 가질 수 있다. 소자 분리막 패턴(112)은 예를 들어 실리콘 산화물을 포함할 수 있다.
기판(100) 내부에는 p형 불순물 혹은 n형 불순물이 각각 도핑된 웰들(101, 103, 105, 107)이 형성될 수 있다. 구체적으로, 제1 및 제2 웰들(101, 103)은 n형 불순물이 도핑된 n형 웰일 수 있고, 제3 및 제4 웰들(105, 107)은 p형 불순물이 도핑된 p형 웰일 수 있다. 이에 따라, 기판(100)은 n형 웰들(101, 103)이 형성된 상기 PMOS 영역과, p형 웰들(105, 107)이 형성된 상기 NMOS 영역을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 액티브 영역들(102, 104, 106, 108)은 각각 제1 내지 제4 웰들(101, 103, 105, 106) 내에 정의될 수 있으며, 이에 따라 각각 상기 PMOS 영역 혹은 상기 NMOS 영역에 속할 수 있다.
예시적인 실시예들에 있어서, 상기 PMOS 영역 및 상기 NMOS 영역은 상기 제1 방향을 따라 교대로 형성될 수 있으며, 각 PMOS 영역 및 NMOS 영역은 상기 제2 방향으로 연장될 수 있다. 하지만, 상기 PMOS 및 NMOS 영역들의 배치는 반드시 이에 한정되지는 않는다.
채널층(170)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 채널층(170)은 상부로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상이 아니라, 기판(100) 상면에 실질적으로 수직한 측벽 및 평평한 상면을 가질 수 있다. 다만, 채널층(170) 상부 가장자리는 다소 라운드진(rounded) 형상을 가질 수도 있다. 예시적인 실시예들에 있어서, 채널층(170)의 상면은 상기 NMOS 영역의 제3 및 제4 액티브 영역들(106, 108)의 상면 혹은 상기 NMOS 영역의 소자 분리막 패턴(112) 부분의 상면과 실질적으로 동일한 높이를 가질 수 있다.
상기 제1 게이트 구조물은 순차적으로 적층된 게이트 절연막 패턴, 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴을 포함할 수 있으며, 상기 제2 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있다.
상기 게이트 절연막 패턴은 순차적으로 적층된 저유전막 패턴(185) 및 고유전막 패턴(195)을 포함할 수 있고, 상기 제1 일함수 조절막 패턴은 순차적으로 적층된 제1 배리어막 패턴(205), 제1 금속막 패턴(215) 및 제2 배리어막 패턴(225)을 포함할 수 있으며, 상기 제2 일함수 조절막 패턴은 순차적으로 적층된 제2 금속막 패턴(245) 및 제3 배리어막 패턴(255)을 포함할 수 있다.
예를 들어, 저유전막 패턴(185)은 실리콘 산화물을 포함할 수 있고, 고유전막 패턴(195)은 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있으며, 제1 내지 제3 배리어막 패턴들(205, 225, 255)은 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다. 한편, 제1 금속막 패턴(215)은 알루미늄과 같은 금속을 포함할 수 있고, 제2 금속막 패턴(245)은 란탄과 같은 금속을 포함할 수 있다.
상기 제1 및 제2 게이트 구조물들은 전술한 구조에 국한되지 않으며, 각 PMOS 및 NMOS 게이트 구조물들로서 구현할 수 있는 다양한 다른 구조를 가질 수도 있다. 예를 들어, 상기 제1 게이트 구조물은 알루미늄을 포함하는 제1 일함수 조절막 패턴 및 란탄을 포함하는 제2 일함수 조절막 패턴 대신에 단순히 알루미늄을 포함하는 상기 제1 일함수 조절막 패턴만을 포함할 수도 있다. 혹은, 상기 제1 및 제2 게이트 구조물들이 별도의 일함수 조절막 패턴을 가지지 않는 대신에 도핑된 폴리실리콘막 패턴(265)의 도핑 농도를 조절함으로써 적절한 일함수를 구현할 수도 있다. 이때, 상기 게이트 절연막 패턴은 고유전막 패턴(195)을 포함하지 않고 단순히 저유전막 패턴(185)만을 포함할 수도 있다.
한편, 도시되지는 않았으나, 상기 제1 및 제2 게이트 구조물들에 각각 인접하는 액티브 영역들(102, 104, 106, 108) 상부에는 제1 및 제2 소스/드레인 영역들이 형성될 수 있으며, 이에 따라 상기 제1 게이트 구조물 및 상기 제1 소스/드레인 영역은 PMOS 트랜지스터를 형성할 수 있고, 상기 제2 게이트 구조물 및 상기 제2 소스/드레인 영역은 NMOS 트랜지스터를 형성할 수 있다.
그루브(160)는 채널층(170)에 인접한 소자 분리막 패턴(112) 즉, 상기 PMOS 영역에 속하는 소자 분리막 패턴(112) 상에 형성될 수 있으며, 적어도 일부 저면이 채널층(170)의 저면보다 낮을 수 있다.
소자 분리막 패턴(112) 상에 형성된 그루브(160)에 의해, 상기 PMOS 영역 내에 형성되는 상기 제1 게이트 구조물은 채널층(170)의 상면뿐만 아니라 측벽까지도 충분하게 커버할 수 있으므로, 채널층(170)에 접촉하는 상기 제1 게이트 구조물의 면적이 상대적으로 증대될 수 있다. 이에 따라, 상기 PMOS 트랜지스터의 성능 개선 효과, 예를 들어 누설전류 감소 효과를 가질 수 있다. 또한, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 문턱전압 미스매치(mismatch)도 감소되는 효과를 가질 수 있다. 이와 같은 특성 개선 효과는 이후 도 18을 참조로 설명되는 비교예에 따른 반도체 장치와 비교함으로써 상술하기로 한다.
도 4 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 도 1 내지 도 3을 참조로 설명한 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 4를 참조하면, 기판(100) 상에 소자 분리막(110)을 형성하고, 기판(100)에 불순물을 주입하여 웰들(wells)(101, 103, 105, 107)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다. 즉, 기판(100) 상부에 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화함으로써, 상기 트렌치 내부에 소자 분리막(110)을 형성할 수 있다. 예를 들어, 상기 절연막은 실리콘 산화물을 사용하여 형성할 수 있다.
소자 분리막(110)에 의해 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 방향을 따라 복수 개의 액티브 영역들(108, 102, 106, 104)이 형성될 수 있으며, 각 액티브 영역들(102, 104, 106, 108)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 이때, 참조부호 102, 104, 106 및 108은 각각 제1 내지 제4 액티브 영역들을 지시할 수 있다. 소자 분리막(110)이 기판(100) 상부에 형성됨에 따라, 액티브 영역들(102, 104, 106, 108)의 각 상부는 수직 방향으로 돌출된 형상을 가질 수 있다.
웰들(101, 103, 105, 107)은 기판(100) 내부에 p형 불순물 혹은 n형 불순물을 각각 주입함으로써 형성할 수 있다. 즉, 제1 및 제2 웰들(101, 103)은 n형 불순물을 주입함으로써 n형 웰로 형성될 수 있고, 제3 및 제4 웰들(105, 107)은 p형 불순물을 주입함으로써 p형 웰로 형성될 수 있다. 이에 따라, 기판(100)은 n형 웰들(101, 103)이 형성된 PMOS 영역과, p형 웰들(105, 107)이 형성된 NMOS 영역을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 액티브 영역들(102, 104, 106, 108)은 각각 제1 내지 제4 웰들(101, 103, 105, 106) 내에 정의될 수 있으며, 이에 따라 각각 상기 PMOS 영역 혹은 상기 NMOS 영역에 속할 수 있다.
예시적인 실시예들에 있어서, 상기 PMOS 영역 및 상기 NMOS 영역은 상기 제1 방향을 따라 교대로 형성될 수 있으며, 각 PMOS 영역 및 NMOS 영역은 상기 제2 방향으로 연장될 수 있다.
한편, 각 액티브 영역들(102, 104, 106, 108) 상부에 채널 형성을 위한 불순물 도핑 공정이 더 수행될 수도 있다.
도 5를 참조하면, 기판(100) 및 소자 분리막(110) 상에 마스크막(120) 및 버퍼막(130)을 순차적으로 형성하고, 버퍼막(130) 상에 제1 포토레지스트 패턴(140)을 형성한다.
예를 들어, 마스크막(120)은 실리콘 산화물을 사용하여 형성할 수 있으며, 버퍼막(130)은 실리콘 질화물을 사용하여 형성할 수 있다. 버퍼막(130)은 제1 포토레지스트 패턴(140)과의 접착성 증대를 위해 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(140)은 상기 NMOS 영역을 커버하고 상기 PMOS 영역을 노출시키도록 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 즉, 제1 포토레지스트 패턴(140)은 상기 NMOS 영역에 형성된 제3 및 제4 액티브 영역들(106, 108) 전체와 상기 NMOS 영역에 형성된 소자 분리막(110) 부분을 커버하면서, 상기 PMOS 영역에 형성된 제1 및 제2 액티브 영역들(102, 104) 전체와 상기 PMOS 영역에 형성된 소자 분리막(110) 부분을 노출시키도록 형성될 수 있다.
도 6을 참조하면, 제1 포토레지스트 패턴(140)을 사용하여 버퍼막(130)을 식각할 수 있으며, 이에 따라 버퍼막 패턴(135)이 형성될 수 있다. 예시적인 실시예들에 있어서, 버퍼막(130)은 건식 식각 공정을 통해 식각될 수 있다. 버퍼막 패턴(135)은 상기 NMOS 영역에 오버랩되도록 형성될 수 있으며, 상기 제2 방향으로 연장될 수 있다.
도 7을 참조하면, 제1 포토레지스트 패턴(140)을 제거한 후, 버퍼막 패턴(135)을 사용하여 마스크막(120)을 식각함으로써 식각 마스크(125)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(140)은 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거될 수 있다.
예시적인 실시예들에 있어서, 마스크막(120)은 습식 식각 공정을 통해 식각될 수 있다. 식각 마스크(125)는 상기 NMOS 영역에 오버랩되도록 형성될 수 있으며, 상기 제2 방향으로 연장될 수 있다.
도 8을 참조하면, 버퍼막 패턴(135)을 제거할 수 있으며, 이에 따라 식각 마스크(125)가 노출될 수 있다.
예시적인 실시예들에 있어서, 버퍼막 패턴(135)은 인산(H3PO4)을 사용하는 스트립 공정을 통해 제거될 수 있다.
도 9를 참조하면, 식각 마스크(125)를 사용하여 상기 PMOS 영역의 노출된 제1 및 제2 액티브 영역들(102, 104) 상부를 식각함으로써 리세스(recess)(150)를 형성한다.
예시적인 실시예들에 있어서, 리세스(150)는 불산(HF)을 식각액으로 사용하는 습식 식각 공정을 통해 형성될 수 있다. 이때, 식각 마스크(125)에 의해 커버되지 않는 상기 PMOS 영역의 소자 분리막(110) 부분도 함께 식각되어 그루브(groove)(160)가 형성될 수 있으며, 이에 따라 소자 분리막(110)은 소자 분리막 패턴(112)으로 전환된다. 이하에서는 편의상, 그루브(160)가 형성된 상기 PMOS 영역의 소자 분리막(110) 부분뿐만 아니라 그루브(160)가 형성되지 않은 소자 분리막(110) 부분도 함께 통칭하여 소자 분리막 패턴(112)으로 호칭하기로 한다. 예시적인 실시예들에 있어서, 리세스(150)는 평평한 저면을 가질 수 있으며, 그루브(160)는 리세스(150)와 연통되고 적어도 저면 일부가 리세스(150)보다 낮도록 형성될 수 있다.
한편, 실리콘 산화물을 포함하는 식각 마스크(125)도 상기 습식 식각 공정에서 일부가 제거되어 두께가 얇아질 수 있으나, 상기 NMOS 영역에 형성된 제3 및 제4 액티브 영역들(106, 108) 및 소자 분리막 패턴(112) 부분은 여전히 식각 마스크(125)에 의해 커버될 수 있다.
도 10을 참조하면, 세정 공정을 수행하여, 리세스(150) 하부에 노출된 상기 PMOS 영역의 제1 및 제2 액티브 영역들(102, 104) 상면에 형성될 수 있는 자연 산화막(도시되지 않음)을 제거할 수 있다.
도 11을 참조하면, 상기 PMOS 영역의 노출된 제1 및 제2 액티브 영역들(102, 104) 상에 리세스(150)를 채우는 채널층(170)을 형성할 수 있다.
채널층(170)은 예를 들어, 실리콘-게르마늄을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 노출된 제1 및 제2 액티브 영역들(102, 104)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 채널층(170)을 형성할 수 있다. 이때, 기판(100)의 상기 NMOS 영역 상에는 식각 마스크(125)가 형성되어 있으므로, 상기 SEG 공정이 수행되더라도 채널층이 형성되지 않을 수 있다.
일 실시예에 따르면, 상기 SEG 공정은 약 500℃ 내지 약 900℃의 온도 및 약 0.1 torr 내지 상압의 압력에서 화학기상증착(Chemical Vapor deposition: CVD) 공정을 수행함으로써 형성될 수 있다. 상기 CVD 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, 불순물 소스 가스를 함께 사용하여, 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수도 있다.
채널층(170)을 형성하는 상기 SEG 공정 시, 리세스(150) 주변에 리세스(150)보다 낮은 저면을 갖는 그루브(160)가 형성되어 있으므로, 리세스(150) 가운데 부분뿐만 아니라 가장자리 부분에서도 소자 분리막 패턴(112)에 의한 영향없이 채널층(170)이 충분히 성장할 수 있다. 또한, 전술한 바와 같이 리세스(150)는 평평한 저면을 갖도록 형성되므로, 시드로 사용되는 제1 및 제2 액티브 영역들(102, 104)의 노출된 상부는 평평한 상면을 가질 수 있다. 이에 따라, 채널층(170)은 상부로 갈수록 가운데로 테이퍼지는(tapered) 형상이 아니라, 기판(100) 상면에 실질적으로 수직한 측벽 및 평평한 상면을 갖도록 형성될 수 있다. 다만, 채널층(170) 상부 가장자리는 다소간 라운드진(rounded) 형상을 가질 수도 있다. 예시적인 실시예들에 있어서, 채널층(170)은 상면이 리세스(150)가 형성되지 않은 상기 NMOS 영역의 제3 및 제4 액티브 영역들(106, 108) 혹은 상기 NMOS 영역의 소자 분리막 패턴(112) 부분의 상면과 실질적으로 동일한 높이를 갖도록 형성될 수 있다.
도 12를 참조하면, 식각 마스크(125)를 제거하여 상기 NMOS 영역에 형성된 제3 및 제4 액티브 영역들(106, 108) 및 소자 분리막 패턴(112) 부분을 노출시킨다.
예시적인 실시예들에 있어서, 식각 마스크(125)는 습식 식각 공정을 통해 제거될 수 있다. 이때, 소자 분리막 패턴(112)도 일부 식각될 수 있으며, 그루브(160)의 깊이가 좀 더 깊어질 수 있다.
도 13을 참조하면, 채널층(170), 제3 및 제4 액티브 영역들(106, 108) 및 소자 분리막 패턴(112) 상에 게이트 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 절연막은 저유전막(180) 및 고유전막(190)을 순차적으로 적층함으로써 형성될 수 있다. 예를 들어, 저유전막(180)은 실리콘 산화물을 포함하도록 형성될 수 있고, 고유전막(190)은 하프늄 산화물, 지르코늄 산화물 등 금속 산화물을 포함하도록 형성될 수 있다.
도 14를 참조하면, 상기 게이트 절연막 상에 제1 일함수 조절막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 일함수 조절막은 제1 배리어막(200), 제1 금속막(210) 및 제2 배리어막(220)을 순차적으로 적층함으로써 형성될 수 있다. 예를 들어, 제1 및 제2 배리어막들(200, 220)은 티타늄 질화물, 탄탈륨 질화물 등 금속 질화물을 포함하도록 형성될 수 있고, 제1 금속막(210)은 알루미늄과 같은 금속을 포함하도록 형성될 수 있다.
도 15를 참조하면, 제2 포토레지스트 패턴(230)을 사용하는 식각 공정을 통해 상기 제1 일함수 조절막을 패터닝함으로써 제1 일함수 조절막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(230)은 상기 PMOS 영역을 커버하고 상기 NMOS 영역을 노출시키도록 형성될 수 있으며, 이에 따라, 상기 PMOS 영역에 오버랩되는 상기 제1 일함수 조절막 패턴을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 일함수 조절막 패턴은 상기 게이트 절연막 상에 순차적으로 적층된 제1 배리어막 패턴(205), 제1 금속막 패턴(215) 및 제2 배리어막 패턴(225)을 포함할 수 있다.
도 16을 참조하면, 상기 제1 일함수 조절막 패턴 및 상기 게이트 절연막 상에 제2 일함수 조절막 및 도핑된 폴리실리콘막(260)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 상기 제2 일함수 조절막은 제2 금속막(240) 및 제3 배리어막(250)을 순차적으로 적층함으로써 형성될 수 있다. 예를 들어, 제2 금속막(240)은 란탄과 같은 금속을 포함하도록 형성될 수 있고, 제3 배리어막(250)은 티타늄 질화물, 탄탈륨 질화물 등 금속 질화물을 포함하도록 형성될 수 있다.
도 17을 참조하면, 제3 포토레지스트 패턴(270)을 사용하는 식각 공정을 통해 도핑된 폴리실리콘막(260), 상기 제2 일함수 조절막, 상기 제1 일함수 조절막 패턴 및 상기 게이트 절연막을 패터닝하여, 상기 PMOS 영역의 채널층(170) 및 소자 분리막 패턴(112) 상에 순차적으로 적층된 게이트 절연막 패턴, 상기 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴(265)을 형성할 수 있고, 상기 NMOS 영역의 제3 및 제4 액티브 영역들(106, 108) 및 소자 분리막 패턴(112) 상에 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴(265)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴은 순차적으로 적층된 저유전막 패턴(185) 및 고유전막 패턴(195)을 포함할 수 있고, 상기 제1 일함수 조절막 패턴은 순차적으로 적층된 제1 배리어막 패턴(205), 제1 금속막 패턴(215) 및 제2 배리어막 패턴(225)을 포함할 수 있으며, 상기 제2 일함수 조절막 패턴은 순차적으로 적층된 제2 금속막 패턴(245) 및 제3 배리어막 패턴(255)을 포함할 수 있다.
다시 도 1을 참조하면, 제3 포토레지스트 패턴(270)을 제거하여 상기 반도체 장치를 완성할 수 있다.
즉, 상기 PMOS 영역의 채널층(170) 및 소자 분리막 패턴(112) 상에는 제1 게이트 구조물이 형성될 수 있으며, 상기 NMOS 영역의 각 액티브 영역들(106, 108) 상에는 제2 게이트 구조물이 형성될 수 있다. 이때, 상기 제1 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제1 일함수 조절막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있으며, 상기 제2 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있다.
한편, 도시하지는 않았으나, 상기 각 게이트 구조물들 측벽에는 게이트 스페이서들이 더 형성될 수도 있다.
상기 제1 게이트 구조물은 각 제1 및 제2 액티브 영역들(102, 104) 상부에 형성되는 제1 소스/드레인 영역(도시되지 않음)과 함께 PMOS 트랜지스터를 형성할 수 있고, 상기 제2 게이트 구조물은 각 제3 및 제4 액티브 영역들(106, 108) 상부에 형성되는 제2 소스/드레인 영역(도시되지 않음)과 함께 NMOS 트랜지스터를 형성할 수 있다. 이에 따라, 상기 반도체 장치는 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터를 함께 포함하도록 형성될 수 있다.
도 18은 비교예에 의한 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는, 채널층의 위치와 형상 및 이에 인접한 소자 분리막의 형상과, 이에 따른 제1 게이트 구조물의 형상을 제외하고는, 도 1 내지 도 3을 참조로 설명한 예시적인 실시예들에 따른 반도체 장치와는 실질적으로 동일하다. 이에 따라 동일한 구성요소에는 동일한 참조부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 상기 반도체 장치는 기판(100)의 PMOS 영역의 액티브 영역(102, 104) 상부에 형성된 채널층(175), 채널층(175)의 상면을 커버하며, 채널층(175)에 인접한 소자 분리막(110) 상에 형성된 제1 게이트 구조물, 및 NMOS 영역의 액티브 영역(106, 108) 상부에 형성된 제2 게이트 구조물을 포함한다.
제1 내지 제4 액티브 영역들(102, 104, 106, 108)은 상면의 높이가 실질적으로 동일하다. 또한, 상기 PMOS 영역의 소자 분리막(110) 상부에 그루브가 형성되지 않음에 따라, 각 액티브 영역들(102, 104, 106, 108)은 평평한 상면을 갖는 소자 분리막(110)에 의해 정의될 수 있으며, 상기 PMOS 영역에 형성되는 채널층(175)은 제1 및 제2 액티브 영역들(102, 104)에 의해 그 측벽이 커버된다.
채널층(175)은 제1 및 제2 액티브 영역들(102, 104) 상에 형성되어 타원형 혹은 볼록 렌즈 형상의 수직 단면을 갖는다. 즉, 도 1 내지 도 3에 도시된 채널층(170)과는 달리, 실질적으로 수직한 측벽 및 평평한 상면을 갖지 않으며, 이에 따라 상면과 측벽의 구별이 모호한 곡면을 갖는다. 한편, 제1 내지 제4 액티브 영역들(102, 104, 106, 108)의 상면이 동일한 높이를 가지므로, 채널층(175)의 저면은 NMOS 영역의 제3 및 제4 액티브 영역들(106, 108)의 상면과 실질적으로 동일한 높이를 갖는다.
상기 PMOS 영역의 제1 게이트 구조물은 타원형의 수직 단면을 갖는 채널층(175)의 상면을 커버하면서 인접하는 소자 분리막(110) 상에 형성되며, 이에 따라 도 1 내지 도 3에 도시된 제1 게이트 구조물에 비해 채널층(170)에 접하는 면적이 작다. 즉, 예시적인 실시예에 따른 반도체 장치가 포함하는 제1 게이트 구조물이 채널층(170)에 접촉하는 면적은 비교예에 따른 반도체 장치가 포함하는 제1 게이트 구조물이 채널층(175)에 접촉하는 면적보다 크며, 이에 따라 전술한 바와 같이 누설전류 및 문턱전압 미스매치 측면에서 우수한 특성을 가질 수 있다.
한편, 비교예에 따른 상기 반도체 장치는 도 9를 참조로 설명한 리세스(150) 및 그루브(160) 형성 공정을 수행하지 않는 방법에 의해 제조될 수 있다. 이에 따라, 제1 및 제2 액티브 영역들(102, 104) 가장자리 부분에서 채널층(175)이 충분히 성장하지 못할 수 있으며, 특히 버퍼막(130)이 다소 두껍게 형성될 경우, 버퍼막(130) 패터닝 공정에서 상기 PMOS 영역으로부터 완전히 제거되지 못하고 이후에도 특히 식각 마스크(125) 측벽 및 소자 분리막(110) 상면에 일부가 잔류하여, 채널층(175)이 원활하게 성장하는 데 장애가 될 수 있다. 그 결과, 측벽과 상면의 경계가 모호한 타원형 혹은 볼록 렌즈 형상의 수직 단면을 갖는 채널층(175)이 형성될 수 있다.
하지만, 예시적인 실시예들에 따른 상기 반도체 장치의 경우, 제1 및 제2 액티브 영역들(102, 104) 및 이에 인접하는 소자 분리막(110) 부분에 리세스(150) 및 그루브(160)가 형성됨으로써, 가장자리 부분에서도 채널층(170)이 활발하게 성장할 수 있으며, 이에 따라 실질적으로 수직한 측벽 및 평평한 상면을 갖도록 형성될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 20 내지 도 22는 상기 반도체 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 19의 점선 내부는 에스램(Static Random Access Memory: SRAM) 장치의 단위 메모리 셀을 도시하며, 도 20은 도 19에서 I-I'라인을 따라 절단한 단면도이고, 도 21은 도 19에서 II-II'라인을 따라 절단한 단면도이며, 도 22는 도 19에서 III-III' 라인을 따라 절단한 단면도이다. 상기 반도체 장치는 예시적으로 RAM 장치를 도시하고 있으나, 반드시 이에 한정되지는 않는다. 한편, 상기 반도체 장치는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구조물들을 포함하고 있으므로, 이에 대한 자세한 설명은 생략한다.
도 19 내지 도 22를 참조하면, 상기 반도체 장치는 기판(300), 채널층(370), 제1 내지 제4 게이트 라인들(482, 484, 486, 488) 및 제1 내지 제5 콘택들(510, 512, 514, 516, 518)을 포함한다. 또한 상기 반도체 장치는 각 게이트 라인들(482, 484, 486, 488) 측벽에 형성된 게이트 스페이서(490)와, 콘택들(510, 512, 514, 516, 518)과 전기적으로 연결되는 비트 라인(도시되지 않음) 및 워드 라인(도시되지 않음)을 더 포함할 수 있다.
기판(300)은 실리콘 기판, 게르마늄 기판, SOI 기판, GOI 기판 등일 수 있다. 기판(300)에서 소자 분리막 패턴(312)이 형성된 기판(300) 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(312)이 형성되지 않은 기판(300) 영역은 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 있어서, 기판(300)에는 제1 방향을 따라 복수 개의 액티브 영역들(308, 304, 303, 306)이 형성될 수 있으며, 각 액티브 영역들(302, 304, 306, 308)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 일정 길이만큼 연장될 수 있다. 이때, 참조부호 302, 304, 306 및 308은 각각 제1 내지 제4 액티브 영역들을 지시한다. 소자 분리막 패턴(312)이 기판(300) 상부에 형성됨에 따라, 액티브 영역들(302, 304, 306, 308)의 각 상부는 수직 방향으로 돌출된 형상을 가질 수 있다.
기판(300) 내부에는 p형 불순물 혹은 n형 불순물이 각각 도핑된 웰들(301, 305, 307)이 형성될 수 있다. 구체적으로, 제1 웰(301)은 n형 불순물이 도핑된 n형 웰일 수 있고, 제2 및 제3 웰들(305, 307)은 p형 불순물이 도핑된 p형 웰일 수 있다. 이에 따라, 기판(300)은 n형 웰(301)이 형성된 PMOS 영역과, p형 웰들(305, 307)이 형성된 NMOS 영역을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 액티브 영역들(302, 304)은 제1 웰(301) 내에 정의될 수 있고, 제3 및 제4 액티브 영역들(306, 308)은 제2 및 제3 웰들(303, 305) 내에 각각 정의될 수 있으며, 이에 따라 상기 PMOS 영역 혹은 상기 NMOS 영역에 각각 속할 수 있다.
예시적인 실시예들에 있어서, 상기 PMOS 영역 및 상기 NMOS 영역은 상기 제1 방향을 따라 교대로 형성될 수 있으며, 각 PMOS 영역 및 NMOS 영역은 상기 제2 방향으로 연장될 수 있다.
채널층(370)은 상기 PMOS 영역의 액티브 영역(302, 304) 상부에 형성될 수 있다. 채널층(370)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 채널층(370)은 상부로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상이 아니라, 기판(300) 상면에 실질적으로 수직한 측벽 및 평평한 상면을 가질 수 있다. 다만, 채널층(370) 상부 가장자리는 다소 라운드진(rounded) 형상을 가질 수도 있다. 예시적인 실시예들에 있어서, 채널층(370)의 상면은 상기 NMOS 영역의 제3 및 제4 액티브 영역들(306, 308)의 상면 혹은 상기 NMOS 영역의 소자 분리막 패턴(312) 부분의 상면과 실질적으로 동일한 높이를 가질 수 있다.
각 제1 내지 제4 게이트 라인들(482, 484, 486, 488)은 상기 제1 방향을 따라 일정 길이만큼 연장될 수 있으며, 서로 이격될 수 있다. 또한, 제1 게이트 라인(482)은 상기 제2 방향으로 보았을 때, 제2 및 제3 게이트 라인들(484, 486)과 일부 중첩될 수 있으며, 제2 게이트 라인(484)은 상기 제2 방향으로 보았을 때, 제1 및 제4 게이트 라인들(482, 488)과 일부 중첩될 수 있다. 단위 메모리 셀 내에서, 제1 및 제2 게이트 라인들(482, 484)은 상기 PMOS 영역 및 상기 NMOS 영역에 걸쳐 연장될 수 있고, 제3 및 제4 게이트 라인들(486, 488)은 상기 NMOS 영역 상에 연장될 수 있다. 각 게이트 라인들(482, 484, 486, 488)은 상기 PMOS 영역에 형성된 부분과 상기 NMOS 영역에 형성된 부분이 서로 다른 구조를 가질 수 있으며, 이에 따라 이하에서는 상기 PMOS 영역에 형성된 게이트 라인에 해당하는 부분을 제1 게이트 구조물로, 상기 NMOS 영역에 형성된 게이트 라인에 해당하는 부분을 제2 게이트 구조물로 호칭하기로 한다.
상기 제1 게이트 구조물은 채널층(370) 및 상기 PMOS 영역의 소자 분리막 패턴(312) 부분 상에 순차적으로 적층된 게이트 절연막 패턴, 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴을 포함할 수 있으며, 상기 제2 게이트 구조물은 상기 NMOS 영역의 액티브 영역들(306, 308) 및 소자 분리막 패턴(312) 부분 상에 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있다.
상기 게이트 절연막 패턴은 순차적으로 적층된 저유전막 패턴(385) 및 고유전막 패턴(395)을 포함할 수 있고, 상기 제1 일함수 조절막 패턴은 순차적으로 적층된 제1 배리어막 패턴(405), 제1 금속막 패턴(415) 및 제2 배리어막 패턴(425)을 포함할 수 있으며, 상기 제2 일함수 조절막 패턴은 순차적으로 적층된 제2 금속막 패턴(445) 및 제3 배리어막 패턴(455)을 포함할 수 있다.
상기 각 제1 및 제2 게이트 구조물들은 전술한 구조에 국한되지 않으며, 각 PMOS 및 NMOS 게이트 구조물들로서 구현할 수 있는 다양한 다른 구조를 가질 수도 있다.
한편, 도시되지는 않았으나, 상기 제1 및 제2 게이트 구조물들에 각각 인접하는 액티브 영역들(302, 304, 306, 308) 상부에는 제1 및 제2 소스/드레인 영역들이 형성될 수 있으며, 이에 따라 상기 제1 게이트 구조물 및 상기 제1 소스/드레인 영역은 PMOS 트랜지스터를 형성할 수 있고, 상기 제2 게이트 구조물 및 상기 제2 소스/드레인 영역은 NMOS 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 PMOS 트랜지스터는 풀-업(pull-up) 트랜지스터일 수 있으며, 상기 NMOS 트랜지스터 중 제1 및 제2 게이트 라인들(482, 484)에 속한 게이트 구조물을 포함하는 NMOS 트랜지스터는 풀-다운(pull-down) 트랜지스터일 수 있고, 상기 NMOS 트랜지스터 중 제3 및 제4 게이트 라인들(486, 488)에 속한 게이트 구조물을 포함하는 NMOS 트랜지스터는 패스-게이트(pass-gate) 트랜지스터일 수 있다.
그루브(360)는 채널층(370)에 인접한 소자 분리막 패턴(312) 즉, 상기 PMOS 영역에 속하는 소자 분리막 패턴(312) 상에 형성될 수 있으며, 적어도 일부 저면이 채널층(370)의 저면보다 낮을 수 있다.
소자 분리막 패턴(312) 상에 형성된 그루브(360)에 의해, 상기 PMOS 영역 내에 형성되는 상기 제1 게이트 구조물은 채널층(370)의 상면뿐만 아니라 측벽까지도 충분하게 커버할 수 있으므로, 채널층(370)에 접촉하는 상기 제1 게이트 구조물의 면적이 상대적으로 증대될 수 있다. 이에 따라, 상기 PMOS 트랜지스터의 성능 개선 효과, 예를 들어 누설전류 감소 효과를 가질 수 있으며, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 문턱전압 미스매치(mismatch)도 감소되는 효과를 가질 수 있다.
한편, 콘택들(510, 512, 514, 516, 518)은 게이트 라인들(482, 484, 486, 488)을 커버하는 층간 절연막(500)을 관통하여 상기 제1 및 제2 소스/드레인 영역들 및/또는 게이트 라인들(482, 484, 486, 488)에 접촉할 수 있다. 구체적으로, 제1 콘택(510)은 제1 게이트 라인(482) 및 제2 액티브 영역(304) 상부의 상기 제1 소스/드레인 영역에 접촉할 수 있고, 제2 콘택(512)은 제2 게이트 라인(484) 및 제1 액티브 영역(302) 상부의 상기 제1 소스/드레인 영역에 접촉할 수 있으며, 제3 콘택(516)은 제3 액티브 영역(306)의 상기 제2 소스/드레인 영역에 접촉할 수 있고, 제4 콘택(518)은 제4 액티브 영역(308)의 상기 제2 소스/드레인 영역에 접촉할 수 있다. 즉, 제1 및 제2 콘택들(510, 512)은 공유 콘택(shared contact)일 수 있다.
도 19 내지 도 22에서는 예시적으로 SRAM 장치의 단위 메모리 셀 구조 중 하나를 도시하였으나, 본 발명은 이외의 다양한 단위 메모리 셀 구조를 갖는 SRAM 장치에도 적용될 수 있음은 자명하다.
도 23 내지 도 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 방법은 도 19 내지 도 22를 참조로 설명한 반도체 장치를 제조하는 데 사용될 수 있으나 반드시 이에 한정되는 것은 아니다. 구체적으로, 도 23, 26, 29, 32, 35, 38, 41 및 44는 도 19의 I-I'라인을 따라 절단한 단면도들이고, 도 24, 27, 30, 33, 36, 39, 42 및 45는 도 19의 II-II'라인을 따라 절단한 단면도들이며, 도 25, 28, 31, 34, 37, 40, 43 및 46은 도 19의 III-III' 라인을 따라 절단한 단면도들이다. 한편, 상기 방법은 도 4 내지 도 17을 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 19 및 도 23 내지 25를 참조하면, 기판(300) 상에 소자 분리막(310)을 형성하고, 기판(300)에 불순물을 주입하여 웰들(wells)(301, 305, 307)을 형성한다.
소자 분리막(310)에 의해 기판(300)은 액티브 영역과 필드 영역으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 방향을 따라 복수 개의 액티브 영역들(308, 304, 302, 306)이 형성될 수 있으며, 각 액티브 영역들(302, 304, 306, 308)은 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 이때, 참조부호 302, 304, 306 및 308은 각각 제1 내지 제4 액티브 영역들을 지시한다.
웰들(301, 305, 307)은 기판(300) 내부에 p형 불순물 혹은 n형 불순물을 각각 주입함으로써 형성할 수 있다. 즉, 제1 웰(301)은 n형 불순물을 주입함으로써 n형 웰로 형성될 수 있고, 제2 및 제3 웰들(305, 307)은 p형 불순물을 주입함으로써 p형 웰로 형성될 수 있다. 이에 따라, 기판(300)은 n형 웰(301)이 형성된 PMOS 영역과, p형 웰들(305, 307)이 형성된 NMOS 영역을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 액티브 영역들(302, 304)은 제1 웰(301) 내에 정의될 수 있고, 제3 및 제4 액티브 영역들(306, 308)은 제2 및 제3 웰들(305, 307) 내에 정의될 수 있으며, 이에 따라 각각 상기 PMOS 영역 혹은 상기 NMOS 영역에 속할 수 있다.
예시적인 실시예들에 있어서, 상기 PMOS 영역 및 상기 NMOS 영역은 상기 제1 방향을 따라 교대로 형성될 수 있으며, 각 PMOS 영역 및 NMOS 영역은 상기 제2 방향으로 연장될 수 있다.
한편, 각 액티브 영역들(302, 304, 306, 308) 상부에 채널 형성을 위한 불순물 도핑 공정이 더 수행될 수도 있다.
도 19 및 도 26 내지 28을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 기판(300) 및 소자 분리막(310) 상에 마스크막(320) 및 버퍼막(330)을 순차적으로 형성하고, 버퍼막(330) 상에 제1 포토레지스트 패턴(340)을 형성한다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(340)은 상기 NMOS 영역을 커버하고 상기 PMOS 영역을 노출시키도록 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 즉, 제1 포토레지스트 패턴(340)은 상기 NMOS 영역에 형성된 제3 및 제4 액티브 영역들(306, 308) 전체와 상기 NMOS 영역에 형성된 소자 분리막(310) 부분을 커버하면서, 상기 PMOS 영역에 형성된 제1 및 제2 액티브 영역들(302, 304) 전체와 상기 PMOS 영역에 형성된 소자 분리막(310) 부분을 노출시키도록 형성될 수 있다.
도 19 및 도 29 내지 도 31을 참조하면, 도 6 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 PMOS 영역의 노출된 제1 및 제2 액티브 영역들(302, 304) 상부가 식각되어 리세스(recess)(350)가 형성되고, 상기 PMOS 영역에서 식각 마스크(325)에 의해 커버되지 않는 소자 분리막(310) 부분도 함께 식각되어 그루브(groove)(360)가 형성될 수 있으며, 이에 따라 소자 분리막(310)은 소자 분리막 패턴(312)으로 전환된다. 이하에서는 편의상, 그루브(360)가 형성된 상기 PMOS 영역의 소자 분리막(310) 부분뿐만 아니라 그루브(360)가 형성되지 않은 소자 분리막(310) 부분도 함께 통칭하여 소자 분리막 패턴(312)으로 호칭하기로 한다. 예시적인 실시예들에 있어서, 리세스(350)는 평평한 저면을 가질 수 있으며, 그루브(360)는 리세스(350)와 연통되고 적어도 저면 일부가 리세스(350)보다 낮도록 형성될 수 있다. 한편, 제1 및 제2 액티브 영역들(302, 304) 사이의 소자 분리막 패턴(312)은 식각액 및 식각 마스크(325)와의 거리에 따라 도면에 도시된 대로 W자 형상의 그루브(360)를 가질 수도 있고, 혹은 제1 및 제3 액티브 영역들(302, 306) 사이의 소자 분리막 패턴(312)과 유사하게 단순히 오목한 형상의 그루브를 가질 수도 있다.
도 19 및 도 32 내지 도 34를 참조하면, 도 10 내지 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 PMOS 영역의 노출된 제1 및 제2 액티브 영역들(302, 304) 상에 리세스(350)를 채우는 채널층(370)을 형성할 수 있다. 채널층(370)은 기판(300) 상면에 실질적으로 수직한 측벽 및 평평한 상면을 갖도록 형성될 수 있다. 다만, 채널층(370) 상부 가장자리는 다소간 라운드진(rounded) 형상을 가질 수도 있다. 예시적인 실시예들에 있어서, 채널층(370)은 상면이 리세스(350)가 형성되지 않은 상기 NMOS 영역의 제3 및 제4 액티브 영역들(306, 308) 혹은 상기 NMOS 영역의 소자 분리막 패턴(312) 부분의 상면과 실질적으로 동일한 높이를 갖도록 형성될 수 있다.
도 19 및 도 35 내지 도 37을 참조하면, 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 식각 마스크(325)를 제거하여 상기 NMOS 영역에 형성된 제3 및 제4 액티브 영역들(306, 308) 및 소자 분리막 패턴(312) 부분을 노출시킨다.
도 19 및 도 38 내지 도 40을 참조하면, 도 13 내지 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 채널층(370), 제3 및 제4 액티브 영역들(306, 308) 및 소자 분리막 패턴(312) 상에 게이트 절연막 및 제1 일함수 조절막을 형성하고, 상기 PMOS 영역의 일부를 커버하는 제2 포토레지스트 패턴(430)을 사용하는 식각 공정을 통해 상기 제1 일함수 조절막을 패터닝함으로써 제1 일함수 조절막 패턴을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(430)은 단위 메모리 셀 내에서 상기 제2 방향으로 서로 이격되도록 2개로 형성될 수 있으며, 각 제2 포토레지스트 패턴(430)은 상기 제1 방향으로 일정 거리만큼 연장되어 상기 PMOS 영역 일부에 오버랩될 수 있다.
이에 따라, 기판(300)의 상기 PMOS 영역의 일부에서는 저유전막(380), 고유전막(390), 제1 배리어막 패턴(405), 제1 금속막 패턴(415) 및 제2 배리어막 패턴(425)이 순차적으로 적층될 수 있고, 기판(300)의 나머지 부분에서는 저유전막(380) 및 고유전막(390)이 순차적으로 적층될 수 있다.
도 19 및 도 41 내지 도 43을 참조하면, 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 상기 제1 일함수 조절막 패턴 및 상기 게이트 절연막 상에 제2 일함수 조절막 및 도핑된 폴리실리콘막(460)이 순차적으로 형성된다. 이때, 상기 제2 일함수 조절막은 순차적으로 적층된 제2 금속막(440) 및 제3 배리어막(450)을 포함할 수 있다.
도 19 및 도 44 내지 도 46을 참조하면, 도 17을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상기 PMOS 영역 및 상기 NMOS 영역의 일부를 커버하는 제3 포토레지스트 패턴(470)을 사용하는 식각 공정을 통해 도핑된 폴리실리콘막(460), 상기 제2 일함수 조절막, 상기 제1 일함수 조절막 패턴 및 상기 게이트 절연막을 패터닝하여, 상기 PMOS 영역의 일부에서 채널층(370) 및 소자 분리막 패턴(312) 상에 순차적으로 적층된 게이트 절연막 패턴, 상기 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴(465)을 형성할 수 있고, 상기 NMOS 영역의 일부에서 제3 및 제4 액티브 영역들(306, 308) 및 소자 분리막 패턴(312) 상에 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴(465)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 포토레지스트 패턴(470)은 단위 메모리 셀 내에서 서로 이격되도록 4개로 형성될 수 있으며, 각 제2 포토레지스트 패턴(430)은 상기 제1 방향으로 일정 거리만큼 연장되어 상기 PMOS 영역 및 상기 NMOS 영역 일부에 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴은 순차적으로 적층된 저유전막 패턴(385) 및 고유전막 패턴(395)을 포함할 수 있고, 상기 제1 일함수 조절막 패턴은 순차적으로 적층된 제1 배리어막 패턴(405), 제1 금속막 패턴(415) 및 제2 배리어막 패턴(425)을 포함할 수 있으며, 상기 제2 일함수 조절막 패턴은 순차적으로 적층된 제2 금속막 패턴(445) 및 제3 배리어막 패턴(455)을 포함할 수 있다.
다시 도 19 내지 22를 참조하면, 제3 포토레지스트 패턴(470)을 제거하여, 상기 PMOS 영역의 채널층(370) 및 소자 분리막 패턴(312) 일부 상에 제1 게이트 구조물을 형성하고, 상기 NMOS 영역의 각 액티브 영역들(306, 308) 및 소자 분리막 패턴(312) 일부 상에 제2 게이트 구조물을 형성한다. 이때, 상기 제1 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제1 일함수 조절막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있으며, 상기 제2 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함할 수 있다.
한편, 상기 제1 및 제2 게이트 구조물들은 단독 혹은 서로 조합되어 제1 내지 제4 게이트 라인들(482, 484, 486, 488)을 형성할 수 있다. 이때, 상기 PMOS 영역 및 상기 NMOS 영역에 걸쳐 상기 제1 방향으로 연장되는 제1 및 제2 게이트 라인들(482, 484) 각각은 상기 제1 및 제2 게이트 구조물들을 모두 포함할 수 있고, 상기 NMOS 영역에 오버랩되어 상기 제1 방향으로 연장되는 제3 및 제4 게이트 라인들(486, 488) 각각은 상기 제2 게이트 구조물을 포함할 수 있다.
이후, 제1 내지 제4 게이트 라인들(482, 484, 486, 488)을 커버하는 스페이서막을 액티브 영역들(302, 304, 306, 308) 및 소자 분리막 패턴(312) 상에 형성한 후 이를 이방성 식각함으로써, 제1 내지 제4 게이트 라인들(482, 484, 486, 488) 측벽 상에 게이트 스페이서(490)를 형성할 수 있다.
이후, 제1 내지 제4 게이트 라인들(482, 484, 486, 488), 게이트 스페이서(490) 및 소자 분리막 패턴(312) 상에 층간 절연막(500)을 형성한 후, 층간 절연막(500)을 관통하면서 게이트 라인들(482, 484, 486, 488) 및/또는 이에 인접하는 액티브 영역들(302, 304, 306, 308)에 접촉하는 콘택들(510, 512, 514, 516, 518)을 형성할 수 있다.
한편, 도시하지는 않았으나, 층간 절연막(500) 및 콘택들(510, 512, 514, 516, 518) 상에 비트 라인 및 워드 라인을 더 형성하여 상기 반도체 장치를 완성할 수 있다.
전술한 반도체 장치 및 그 제조 방법은 PMOS 트랜지스터 및/또는 NMOS 트랜지스터를 포함하는 다양한 장치에 사용될 수 있다. 즉, 에스램 장치나 디램(Dynamic Random Access Memory: DRAM) 장치의 메모리 셀 영역이나 코어/페리(core/peri) 영역뿐만 아니라, 로직(logic) 회로가 형성되는 로직 영역 등에도 적용될 수 있다.
100, 300: 기판 110, 310: 소자 분리막
112, 312: 소자 분리막 패턴 120, 320: 마스크막
125, 325: 식각 마스크 130, 330: 버퍼막
135: 버퍼막 패턴 140, 440: 제1 포토레지스트 패턴
230, 430: 제2 포토레지스트 패턴 270, 470: 제3 포토레지스트 패턴
150, 350: 리세스 160, 360: 그루브
170, 175, 370: 채널층 180, 380: 저유전막
185, 385: 저유전막 패턴 190, 390: 고유전막
195, 395: 고유전막 패턴 200, 400: 제1 배리어막
205, 405: 제1 배리어막 패턴 220, 420: 제2 배리어막
225, 425: 제2 배리어막 패턴 250, 450: 제3 배리어막
255, 455: 제3 배리어막 패턴 210, 410: 제1 금속막
215, 415: 제1 금속막 패턴 240, 440: 제2 금속막
245, 445: 제2 금속막 패턴 260, 460: 도핑된 폴리실리콘막
265, 465: 도핑된 폴리실리콘막 패턴
102, 104, 106, 108: 제1 내지 제4 액티브 영역
302, 304, 306, 308; 제1 내지 제4 액티브 영역
482, 484, 486, 488: 제1 내지 제4 게이트 라인
510, 512, 514, 516, 518: 제1 내지 제5 콘택

Claims (10)

  1. 기판 상에 형성된 소자 분리막에 의해 정의되는 상기 기판의 액티브 영역 및 상기 소자 분리막을 부분적으로 식각하여, 리세스(recess) 및 상기 리세스에 연통되며 적어도 저면 일부가 상기 리세스보다 낮은 그루브(groove)를 각각 형성하는 단계;
    상기 리세스를 채우는 채널층을 상기 기판의 액티브 영역 상에 형성하는 단계; 및
    상기 채널층을 커버하는 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 리세스 및 그루브를 형성하는 단계는,
    상기 기판의 액티브 영역 및 상기 소자 분리막을 부분적으로 노출시키는 식각 마스크를 형성하는 단계; 및
    습식 식각 공정을 통해 상기 식각 마스크에 의해 커버되지 않은 상기 기판의 액티브 영역 및 상기 소자 분리막 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 기판은 실리콘을 포함하고, 상기 소자 분리막 및 상기 식각 마스크는 실리콘 산화물을 포함하며, 상기 습식 식각 공정은 불산(HF)을 식각액으로 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 식각 마스크를 형성하는 단계는,
    상기 기판 및 소자 분리막 상에 실리콘 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계;
    상기 실리콘 질화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 사용하여 상기 실리콘 질화막을 패터닝함으로써 실리콘 질화막 패턴을 형성하는 단계; 및
    상기 실리콘 질화막 패턴을 사용하여 상기 실리콘 산화막을 패터닝함으로써 상기 식각 마스크로 기능하는 실리콘 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 채널층은 식각되지 않은 상기 액티브 영역 혹은 상기 소자 분리막 부분의 상면과 실질적으로 동일한 높이의 상면을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 액티브 영역은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역으로 구분되며,
    상기 리세스 및 그루브를 형성하는 단계는 상기 PMOS 영역 및 상기 PMOS 영역 주변의 상기 소자 분리막을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. PMOS 영역 및 NMOS 영역을 포함하며 소자 분리막 패턴에 의해 액티브 영역이 정의되는 기판;
    상기 PMOS 영역의 액티브 영역 상부에 형성된 실리콘-게르마늄 채널층;
    상기 실리콘-게르마늄 채널층의 상면 및 측벽을 커버하며, 상기 실리콘-게르마늄 채널층에 인접한 소자 분리막 패턴 상에 형성되어 적어도 저면의 일부가 상기 실리콘-게르마늄 채널층의 저면보다 낮은 그루브(groove) 상에 형성된 제1 게이트 구조물; 및
    상기 NMOS 영역의 액티브 영역 상부에 형성된 제2 게이트 구조물을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 실리콘-게르마늄 채널층의 상면은 평평하며, 상기 NMOS 영역의 액티브 영역 상면과 실질적으로 동일한 높이에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 제1 게이트 구조물은 순차적으로 적층된 게이트 절연막 패턴, 제1 일함수 조절막 패턴, 제2 일함수 조절막 패턴 및 도핑된 폴리실리콘막 패턴을 포함하고,
    상기 제2 게이트 구조물은 순차적으로 적층된 상기 게이트 절연막 패턴, 상기 제2 일함수 조절막 패턴 및 상기 도핑된 폴리실리콘막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 제1 게이트 구조물은 에스램(SRAM) 장치의 풀업(pull-up) 트랜지스터를 형성하고, 상기 제2 게이트 구조물은 상기 에스램(SRAM) 장치의 풀-다운(pull-down) 트랜지스터 또는 패스-게이트(pass-gate) 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치.
KR1020120145232A 2012-12-13 2012-12-13 반도체 장치 및 그 제조 방법 KR102008744B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120145232A KR102008744B1 (ko) 2012-12-13 2012-12-13 반도체 장치 및 그 제조 방법
US14/081,543 US9478551B2 (en) 2012-12-13 2013-11-15 Semiconductor devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120145232A KR102008744B1 (ko) 2012-12-13 2012-12-13 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140076791A true KR20140076791A (ko) 2014-06-23
KR102008744B1 KR102008744B1 (ko) 2019-08-08

Family

ID=50929946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120145232A KR102008744B1 (ko) 2012-12-13 2012-12-13 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9478551B2 (ko)
KR (1) KR102008744B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180109429A (ko) * 2017-03-28 2018-10-08 동우 화인켐 주식회사 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법
KR20200050322A (ko) * 2018-10-30 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 칩 및 그 형성 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160064513A1 (en) * 2014-08-28 2016-03-03 GlobalFoundries, Inc. Integrated circuits with a bowed substrate, and methods for producing the same
KR102446671B1 (ko) * 2016-01-08 2022-09-23 삼성전자주식회사 비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법
KR20180092185A (ko) * 2017-02-08 2018-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10748911B2 (en) * 2017-11-13 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit for low power SRAM
US10510855B2 (en) 2017-11-14 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor layout to reduce kink effect
DE102018114750A1 (de) 2017-11-14 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-layout zum reduzieren des kink-effekts
US10468410B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect
KR102568057B1 (ko) 2018-06-14 2023-08-17 삼성전자주식회사 반도체 장치
KR20200115762A (ko) * 2019-03-25 2020-10-08 삼성전자주식회사 반도체 소자
KR20210134151A (ko) 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
KR20220075859A (ko) * 2020-11-30 2022-06-08 삼성전자주식회사 반도체 메모리 장치
KR20220082565A (ko) 2020-12-10 2022-06-17 삼성전자주식회사 반도체 메모리 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030162348A1 (en) * 2001-11-30 2003-08-28 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
JP2009141260A (ja) * 2007-12-10 2009-06-25 Elpida Memory Inc 半導体装置、及びその製造方法
US20110121397A1 (en) * 2009-10-22 2011-05-26 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods
US20120045892A1 (en) * 2009-06-18 2012-02-23 Imec Method for fabricating semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3415459B2 (ja) * 1998-12-07 2003-06-09 株式会社東芝 半導体装置及びその製造方法
KR100393205B1 (ko) * 2000-05-30 2003-07-31 삼성전자주식회사 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법
JP2004165197A (ja) 2002-11-08 2004-06-10 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7105908B2 (en) 2003-09-05 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell having stepped boundary regions and methods of fabrication
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7485525B2 (en) 2006-01-10 2009-02-03 International Business Machines Corporation Method of manufacturing a multiple port memory having a plurality of parallel connected trench capacitors in a cell
KR100809327B1 (ko) 2006-08-10 2008-03-05 삼성전자주식회사 반도체 소자 및 그 제조방법
US7718496B2 (en) 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US8232186B2 (en) 2008-05-29 2012-07-31 International Business Machines Corporation Methods of integrating reverse eSiGe on NFET and SiGe channel on PFET, and related structure
US8125037B2 (en) 2008-08-12 2012-02-28 International Business Machines Corporation Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage
JP2011040578A (ja) 2009-08-11 2011-02-24 Toshiba Corp 半導体装置およびその製造方法
KR101576203B1 (ko) 2010-01-18 2015-12-11 삼성전자주식회사 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들
US20120139033A1 (en) 2010-12-07 2012-06-07 Toshiba America Electronic Components, Inc. Semiconductor device and method of manufacturing the same
DE102010064280B4 (de) 2010-12-28 2012-08-30 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Verringerung der Defektraten in PFET-Transistoren, die ein Si/GE Halbleitermaterial aufweisen, durch Vorsehen einer graduellen Ge-Konzentration, und entsprechende PFET-Transistoren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030162348A1 (en) * 2001-11-30 2003-08-28 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
JP2009141260A (ja) * 2007-12-10 2009-06-25 Elpida Memory Inc 半導体装置、及びその製造方法
US20120045892A1 (en) * 2009-06-18 2012-02-23 Imec Method for fabricating semiconductor device
US20110121397A1 (en) * 2009-10-22 2011-05-26 Globalfoundries Inc. Methods for protecting gate stacks during fabrication of semiconductor devices and semiconductor devices fabricated from such methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180109429A (ko) * 2017-03-28 2018-10-08 동우 화인켐 주식회사 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법
KR20200050322A (ko) * 2018-10-30 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 칩 및 그 형성 방법

Also Published As

Publication number Publication date
US20140167177A1 (en) 2014-06-19
US9478551B2 (en) 2016-10-25
KR102008744B1 (ko) 2019-08-08

Similar Documents

Publication Publication Date Title
KR102008744B1 (ko) 반도체 장치 및 그 제조 방법
KR102399071B1 (ko) 반도체 장치
KR102330757B1 (ko) 반도체 장치 및 그 제조 방법
US7804137B2 (en) Field effect transistor (FET) devices and methods of manufacturing FET devices
US7329581B2 (en) Field effect transistor (FET) devices and methods of manufacturing FET devices
US20070284647A1 (en) Semiconductor device and method of fabricating the same
KR20140107073A (ko) FinFET 구조 및 FinFET 구조의 형성 방법
US20180130895A1 (en) Methods of forming gate electrodes on a vertical transistor device
KR20130140523A (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법
KR20120057794A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US7915108B2 (en) Method for fabricating a semiconductor device with a FinFET
KR102195230B1 (ko) 정전기 보호 소자
KR101996325B1 (ko) 매립형 채널 트랜지스터 및 이의 형성 방법
US9525025B2 (en) Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
KR20150144192A (ko) 반도체 장치 및 그 제조 방법
US20140042518A1 (en) Semiconductor device and method of manufacturing the same
KR20150047218A (ko) 반도체 장치 및 그 제조 방법
JP2013143423A (ja) 半導体装置及びその製造方法
KR20160035378A (ko) 반도체 장치 및 그 제조 방법
JP2010050133A (ja) 半導体装置及び半導体装置の製造方法
US10109634B2 (en) Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
CN115497942A (zh) 半导体器件以及制造该半导体器件的方法
CN111490044A (zh) 半导体器件
TWI830993B (zh) 半導體元件
CN114639728B (zh) 半导体结构及半导体结构的制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right