KR20180109429A - 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법 - Google Patents

질화막 식각 조성물 및 이를 이용한 패턴 형성 방법 Download PDF

Info

Publication number
KR20180109429A
KR20180109429A KR1020170039164A KR20170039164A KR20180109429A KR 20180109429 A KR20180109429 A KR 20180109429A KR 1020170039164 A KR1020170039164 A KR 1020170039164A KR 20170039164 A KR20170039164 A KR 20170039164A KR 20180109429 A KR20180109429 A KR 20180109429A
Authority
KR
South Korea
Prior art keywords
silane
nitride film
ammonium
etching
nitride
Prior art date
Application number
KR1020170039164A
Other languages
English (en)
Other versions
KR102378930B1 (ko
Inventor
조용준
양윤석
이경호
Original Assignee
동우 화인켐 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동우 화인켐 주식회사 filed Critical 동우 화인켐 주식회사
Priority to KR1020170039164A priority Critical patent/KR102378930B1/ko
Publication of KR20180109429A publication Critical patent/KR20180109429A/ko
Application granted granted Critical
Publication of KR102378930B1 publication Critical patent/KR102378930B1/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/06Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02249Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Weting (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 질화막 식각 조성물은 인산, 하나의 실리콘(Si) 원자 당 2 이상의 암모늄 그룹이 결합된 실란 암모늄 계열 화합물, 및 여분의 물을 포함한다. 질화막 식각 조성물을 사용하여 산화막의 손상 및 식각 잔여물의 재흡착 없이 질화막을 고선택비로 식각할 수 있다.

Description

질화막 식각 조성물 및 이를 이용한 패턴 형성 방법{ETCHANT COMPOSITION FOR ETCHING NITRIDE LAYER AND METHOD OF FORMING PATTERN USING THE SAME}
본 발명은 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법에 관한 것이다. 보다 상세하게는 산용액을 포함하는 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법에 관한 것이다.
예를 들면, 반도체 장치의 제조에 있어서, 기판 상에 실리콘 산화막, 실리콘 질화막과 같은 다양한 절연막들이 적층될 수 있다. 상기 반도체 장치에 포함되는 다양한 패턴 형성의 필요에 따라, 상기 실리콘 질화막의 선택적 식각 공정이 요구될 수 있다.
습식 식각 공정을 통해 실리콘 질화막을 식각하는 경우, 식각 공정이 진행됨에 따라, 식각 속도가 저하되고 실리콘 산화막 대비 실리콘 질화막의 선택비도 함께 감소할 수 있다.
또한, 식각 대상막으로부터 실리콘 계열의 부산물이 생성되어 식각 속도를 저해하고, 응집 또는 흡착 문제를 야기할 수 있다.
예를 들면, 한국공개특허공보 10-2005-0003163에서는 인산 및 불산을 포함하는 반도체 소자의 질화막 식각액을 개시하고 있다. 그러나, 불산이 식각액에 포함되는 경우 실리콘 산화막도 함께 제거되어 산화막 대비 질화막의 충분한 식각 선택비가 확보되기 어렵다.
이에 따라, 실리콘 산화막 대비 질화막의 식각 선택비를 향상시키면서, 식각 부산물에 의한 불량을 억제할 수 있는 식각액에 대한 연구가 지속적으로 진행되고 있다.
한국공개특허공보 10-2005-0003163 (2005.01.10.)
본 발명의 일 과제는 실리콘 질화막에 대한 향상된 식각 특성을 갖는 갖는 질화막 식각 조성물을 제공하는 것이다.
본 발명의 일 과제는 목적은 향상된 실리콘 질화막 식각 특성을 갖는 질화막 식각 조성물을 이용한 패턴 형성 방법을 제공하는 것이다.
1. 인산; 2 이상의 암모늄 그룹 및 2 이상의 히드록실기들을 포함하는 실란 암모늄 계열 화합물; 및 여분의 물을 포함하는, 질화막 식각 조성물.
2. 위 1에 있어서, 상기 히드록실기들은 상기 실란 암모늄 계열 화합물의 분자 말단에 결합된, 질화막 식각 조성물.
3. 위 1에 있어서, 상기 실란 암모늄 계열 화합물은 하기의 화학식 1로 표시되는 화합물을 포함하는, 질화막 식각 조성물:
[화학식 1]
Figure pat00001
(화학식 1 중, Ra 및 Rb는 각각 독립적으로 수소, 또는 탄소수 1 내지 5의 알킬기이고, n은 1 내지 4의 정수임).
4. 위 3에 있어서, Ra 및 Rb는 각각 독립적으로 수소, 또는 탄소수 1 내지 3의 알킬기인, 질화막 식각 조성물.
5. 위 1에 있어서, 조성물 총 중량 중,
70 내지 99중량%의 인산; 0.01 내지 10중량%의 상기 실란 암모늄 계열 화합물; 및 여분의 물을 포함하는, 질화막 식각 조성물.
6. 위 1에 있어서, 상기 실란 암모늄 계열 화합물은 암모늄 실란, 테트라메틸암모늄 실란, 테트라에틸암모늄 실란 및 테트라프로필암모늄 실란으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는, 질화막 식각 조성물.
7. 기판 상에 산화막 및 질화막을 형성하는 단계; 및
위 1 내지 6 중 어느 한 항의 질화막 식각 조성물을 사용하여 상기 질화막을 적어도 부분적으로 제거하는 단계를 포함하는, 패턴 형성 방법.
8. 위 7에 있어서, 상기 산화막은 실리콘 산화물을 포함하며, 상기 질화막은 실리콘 질화물을 포함하는, 패턴 형성 방법.
9. 위 7에 있어서, 상기 질화막으로부터 질화막 패턴이 형성되며,
상기 질화막 패턴을 마스크로 사용하여 상기 산화막 또는 상기 기판을 식각하는 단계를 더 포함하는, 패턴 형성 방법.
전술한 바와 같이 본 발명의 실시예들에 의하면, 질화막 식각 조성물은 인산 및 실란 암모늄계열 화합물을 포함할 수 있다. 상기 실란 암모늄계열 화합물은 예를 들면, 실리콘 산화막을 패시베이션하여 질화막 식각 공정 중, 상기 실리콘 산화막의 부식, 및 손상을 억제할 수 있다.
또한, 상기 실란 암모늄 계열 화합물은 식각 공정 중 발생하는 실리카 부산물에 대한 배리어로 작용하여 상기 실리콘 산화막에 부산물의 재흡착을 차단할 수 있다.
본 발명의 실시예들에 따른 질화막 식각 조성물은 예를 들면, 실리콘 질화막 및 실리콘 산화막이 사용되는 반도체 장치 제조, 또는 반도체 장치의 패턴 형성에 효과적으로 활용될 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 발명의 실시예들에 따른 질화막 식각 조성물은 예를 들면, 반도체 장치, 또는 디스플레이 장치에 적용되는 실리콘 질화막의 선택적 식각을 위해 사용될 수 있다. 예를 들면, 상기 질화막 식각 조성물은 산화막을 함께 포함하는 구조물 상에 공급되어 상기 산화막은 실질적으로 손상시키거나 두께 변화를 유발하지 않으면서 상기 실리콘 질화막만을 고선택비로 식각하기 위해 사용될 수 있다.
이하, 본 발명의 실시예들에 대해 상세히 설명한다. 그러나 이는 바람직한 예시들에 해당되며, 본 발명의 사상 및 범위가 반드시 이에 제한되는 것은 아니다. 본 출원에 사용된 화학식으로 표시되는 화합물의 이성질체가 있는 경우에는, 해당 화학식으로 표시되는 화합물은 그 이성질체까지 포함하는 대표 화학식을 의미한다.
<질화막 식각 조성물>
본 발명의 실시예들에 따른 질화막 식각 조성물은 인산, 실란 암모늄 계열 화합물 및 여분의 물을 포함할 수 있다.
인산은 예를 들면, H3PO4의 화학식으로 표시될 수 있으며, 질화막 식각을 위한 주 식각 성분으로 작용할 수 있다. 예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 상기 조성물의 총 중량 중 중량 퍼센트로 표시하여 약 70 내지 약 99 중량%의 인산을 포함할 수 있다.
인산의 함량이 약 70 중량% 미만인 경우, 전체적인 질화막 식각 속도가 저하될 수 있다. 인산의 함량이 약 99 중량%를 초과하는 경우 질화막 뿐만 아니라, 산화막, 반도체막 또는 금속막의 식각 속도가 함께 증가하여 질화막에 대한 식각 선택비가 감소될 수 있다.
일부 실시예들에 있어서, 질화막의 식각 효율 및 식각 선택비를 고려하여 인산은 약 80 내지 90 중량%로 포함될 수 있다.
상기 실란 암모늄계열 화합물은 실리콘 산화막과 같은 산화막의 식각 손상을 억제하기 위한 식각 조절제로 포함될 수 있다. 예를 들면, 상기 실란 암모늄 계열 화합물에 의해 실리콘 산화막 표면이 패시베이션되어 식각 손상으로부터 보호될 수 있다. 따라서, 상기 질화막 식각 조성물을 사용하여 습식 식각 공정을 수행하는 경우 질화막(예를 들면, 실리콘 질화막)에 대한 식각 선택비가 현저히 향상될 수 있다.
예시적인 실시예들에 따르면, 상기 실란 암모늄계열 화합물은 2 이상의 암모늄 그룹 및 2 이상의 히드록실 그룹을 포함할 수 있다. 상기 암모늄 그룹은 실리콘 원자(Si)에 결합된 산소원자 또는 산소 음이온을 매개로 염 형태로 결합될 수 있다.
일부 실시예들에 있어서, 상기 실란 암모늄 계열 화합물 분자의 양 말단에는 상기 히드록실기가 결합될 수 있다. 이 경우, 상기 실란 암모늄 계열 화합물 분자 당 2개의 히드록실기들이 포함될 수 있다.
상기 히드록실기는 실리콘 산화막에 흡착하는 흡착 손으로 기능할 수 있다. 따라서, 상기 실란 암모늄 계열 화합물에 의해 상기 실리콘 산화막의 패시베이션이 형성될 수 있다.
일부 실시예들에 있어서, 상기 실란 암모늄 계열 화합물은 하기의 화학식 1로 표시되는 화합물을 포함할 수 있다.
[화학식 1]
Figure pat00002
화학식 1 중, Ra 및 Rb는 각각 독립적으로 수소, 또는 탄소수 1 내지 5의 알킬기일 수 있다. n은 1 내지 4의 정수일 수 있다.
실리콘 질화막에 대한 습식 식각 공정 중, 식각 잔여물로서 실리카 부산물이 발생할 수 있다. 예를 들면, 실리카 부산물은 식각액 조성물 내에서 수화되어 실리카 수화물이 생성될 수 있다. 상기 실리카 수화물은 실리콘 산화막에 대하 고친화성을 가지므로 상기 실리콘 산화막 표면에 재흡착될 수 있다.
그러나, 예시적인 실시예들에 따르면 상기 실란 암모늄 계열 화합물이 상기 실리콘 산화막에 흡착되어 패시베이션이 형성되며, 상기 실리콘 산화막 표면으로부터 암모늄 그룹이 노출될 수 있다.
예를 들면, 상기 실리카 수화물과 친화성을 갖는 히드록실기는 상기 실란 암모늄 계열 화합물 말단에 배치되어 실리콘 산화물에 흡착되므로, 상기 암모늄 그룹만이 상기 실리콘 산화막 표면으로 노출될 수 있다.
따라서, 상대적으로 벌키한 암모늄 그룹이 배리어로 작용하여 상기 실리카 수화물이 차단되며, 상기 실리콘 산화막으로의 재흡착이 억제될 수 있다.
그러므로, 상기 실리콘 산화막의 식각, 침식이 방지되면서 식각 잔여물의 재흡착도 함께 차단될 수 있다. 이에 따라, 상기 실리콘 산화막의 프로파일, 두께는 실질적으로 변화없이 유지되고 식각 대상막인 실리콘 질화막만의 고선택 습식 식각 공정이 구현될 수 있다.
일부 실시예들에 있어서, 상기 화학식 1 중, Ra 및 Rb는 각각 독립적으로 탄소수 1 내지 3의 알킬기일 수 있다. Ra 및 Rb의 탄소수가 4를 초과하는 경우 분산력의 증가로 이웃하는 실란 암모늄 계열 화합물간의 응집현상이 발생할 수 있다. 이 경우, 상기 식각 잔여물의 흡착 차단 효율이 저하될 수 있다.
또한, 상기 화학식 1 중, n이 5 이상인 경우, 분자 당 흡착 손의 비율이 감소하여 충분한 패시베이션 효과가 구현되지 않을 수 있다.
예를 들면, 상기 실란 암모늄 계열 화합물은 암모늄 실란, 테트라메틸암모늄 실란, 테트라에틸암모늄 실란 또는 테트라프로필암모늄 실란을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
또한, 상기 실란 암모늄 계열 화합물은 히드록실기들을 포함하므로, 높은 용해성을 가지며, 파티클 또는 추가적인 식각 부산물 발생을 감소시킬 수 있다.
예시적인 실시예들에 따르면, 상기 질화막 식각 조성물은 상기 조성물의 총 중량 중 약 0.01 내지 10중량%의 상기 실란 암모늄 계열 화합물을 포함할 수 있다.
상기 인 함유 실란계 화합물의 함량이 약 0.01 중량% 미만인 경우, 충분한 실리콘 산화막 손상 방지 및 실리카 수화물의 재흡착 방지 효과가 구현되지 않을 수 있다. 상기 실란 암모늄 계열 화합물의 함량이 약 10중량%를 초과하는 경우 상기 실란 암모늄 계열 화합물의 응집에 따른 식각 부산물 또는 파티클이 발생하고, 질화막 식각 효율이 저하될 수 있다.
일부 실시예들에 있어서, 질화막 식각 선택비 향상 및 식각 효율 측면을 고려하여 상기 실란 암모늄 계열 화합물의 함량은 약 0.05 내지 0.5 중량%로 조절될 수 있다.
상기 질화막 식각 조성물에 포함되는 여분의 물은 예를 들면, 증류수 또는 탈이온수(deionized water: DIW)를 포함할 수 있다.
일부 실시예들에 있어서, 상기 질화막 식각 조성물은 식각 증진제와 같은 첨가제를 더 포함할 수도 있다. 상기 식각 증진제는 예를 들면, 황산 계열 화합물 또는 산암모늄 계열 화합물을 포함할 수 있다. 상기 식각 증진제는 상기 질화막 식각 조성물의 전체적인 식각 속도를 향상시키기 위해 첨가될 수 있으며, 질화막에 대한 식각 선택비를 저하시키지 않을 정도의 소량으로 첨가될 수 있다.
상기 황산 계열 화합물의 예로서, 황산(sulfuric acid) 또는 메탄설폰산(methanesulfonic acid)을 들 수 있다. 상기 산암모늄 계열 화합물의 예로서 암모늄 설페이트(ammonium sulfate), 암모늄 퍼설페이트(ammonium persulfate), 암모늄 아세테이트(ammonium acetate), 암모늄 포스페이트(ammonium phosphate) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
또한, 상기 실란 암모늄 계열 화합물의 작용을 저해하지 않는 범위 내에서 계면 활성제, 부식 방지제 등의 추가 성분이 더 포함될 수도 있다.
일부 실시예들에 있어서, 실리콘 산화막 및 반도체 막의 보호를 위해 불산계열 또는 불소계(예를 들면, 불소 함유 실란계) 화합물은 상기 질화막 식각용 조성물로부터 배제될 수 있다.
일 실시예에 있어서, 상기 질화막 식각용 조성물은 실란계 화합물로서 상술한 실란 암모늄 계열 화합물 만을 포함하며, 다른 실란 화합물(예를 들면, 옥심 실란, 실릴 설페이트, TEOS 등)은 포함하지 않을 수 있다. 상기 다른 실란 화합물들의 경우 예시적인 실시예들에 따른 실란 암모늄 계열 화합물과의 경쟁을 통해 오히려 실리콘 산화막의 보호를 저해할 수 있으며, 용해도 저하에 따른 파티클 발생을 야기할 수 있다.
상술한 바와 같이, 본 발명의 예시적인 실시예들에 따른 질화막 식각 조성물은 인산과 함께 실란 암모늄 계열 화합물을 포함할 수 있다. 상기 실란 암모늄 계열 화합물은 우수한 용해도를 가지면서 질화막의 식각 속도를 선택적으로 증가시킬 수 있다. 또한, 실리콘 산화막에 실질적으로 방식(anti-corrosion) 효과를 부여하면서, 식각 잔여물의 흡착 배리어로 기능할 수 있다. 따라서, 실리콘 산화막의 변형, 변성을 방지하면서, 고신뢰성, 고선택성의 습식 식각 공정이 구현될 수 있다.
<패턴 형성 방법>
본 발명의 실시예들은 상술한 질화막 식각 조성물을 사용한 패턴 형성 방법을 제공한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다. 상기 패턴 형성 방법은 질화막 패턴 형성 방법, 질화막의 제거를 통한 소정의 구조물 형성 방법을 포괄하는 의미로 사용된다.
도 1을 참조하면, 기판(100) 상에 산화막(110) 및 질화막(120)을 형성할 수 있다.
기판(100)은 단결정 실리콘, 단결정 게르마늄과 같은 반도체 물질을 포함할 수 있으며, 폴리실리콘을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 산화막(110)은 실리콘 산화물을 포함하도록 형성되며, 질화막(120)은 실리콘 질화물을 포함하도록 형성될 수 있다. 제1 산화막(110) 및 질화막(120)은 예를 들면, 화학 기상 증착(CVD) 공정, 스퍼터링(sputtering) 공정, 물리 기상 증착(PVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 일 구현예에 있어서, 제1 산화막(110)은 기판(100) 상면에 대한 열 산화 공정을 통해 형성될 수도 있다.
도 2를 참조하면, 질화막(120)을 부분적으로 식각하며 질화막 패턴(125)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 식각 공정은 상술한 질화막 식각용 조성물을 사용하여 수행될 수 있다.
상술한 바와 같이, 상기 질화막 식각용 조성물은 인산 및 실란 암모늄 계열 화합물을 포함하며, 상기 실란 암모늄 계열 화합물에 의해 제1 산화막(110)의 부식, 손상이 방지됨과 함께, 실리카 수화물과 같은 식각 잔여물의 제1 산화막(110)으로의 흡착이 차단될 수 있다.
따라서, 제1 산화막(110)의 변성, 변형 없이 질화막(120)만이 실질적으로 식각될 수 있다.
일부 실시예들에 있어서, 상기 식각 공정은 약 150 내지 170oC의 온도 범위에서 수행될 수 있다. 바람직하게는, 상기 식각 공정은 약 155 내지 165 oC의 온도 범위에서 수행될 수 있다. 상기 온도 범위에서 인산의 활성 및 실란 암모늄 계열 화합물에 의한 패시베이션 또는 배리어 형성이 촉진될 수 있다. 식각 온도가 지나치게 증가하는 경우, 상기 실란 암모늄 계열 화합물 및/또는 인산이 질화막 또는 산화막과 접촉하기 전에 해리 또는 분해될 수 있다.
도 3을 참조하면, 질화막 패턴(125)을 식각 마스크로 사용하여 제1 산화막(110) 및 기판(100)을 식각하여 트렌치(130)를 형성할 수 있다. 트렌치(130) 형성을 위한 식각 공정은 건식 식각 공정을 포함할 수 있다.
도 4를 참조하면, 트렌치(130)를 채우는 제2 산화막(135)을 형성할 수 있다. 제2 산화막(135)은 실리콘 산화물을 포함하도록 CVD 공정과 같은 증착 공정을 통해 형성될 수 있다.
도 5를 참조하면, 질화막 패턴(125)을 제거할 수 있다. 일부 실시예들에 있어서, 질화막 패턴(125)은 상술한 예시적인 실시예들에 따른 질화막 식각액 조성물을 사용하여 제거될 수 있다.
따라서, 제2 산화막(135)의 손상 또는 두께 증가 없이 질화막 패턴(125)이 선택적으로 제거될 수 있다.
이후, 식각 부산물 제거를 위한 세정 공정, 또는 제2 산화막(135)에 대한 연마 공정 등이 추가로 더 수행될 수도 있다.
이하, 본 발명의 이해를 돕기 위하여 구체적인 실시예들 및 비교예들을 포함하는 실험예를 제시하나, 이는 본 발명을 예시하는 것일 뿐 첨부된 특허청구범위를 제한하는 것이 아니며, 본 발명의 범주 및 기술사상 범위 내에서 실시예에 대한 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다.
실시예 및 비교예
하기 표 1에 기재된 조성 및 함량(중량%)의 질화막 식각 조성물을 제조하였다.
구분 인산
(H3PO4)
실란 화합물 암모늄
설페이트

(DIW)
A-1 A-2 A-3 A-4 A-5 A-6
실시예 1 85 0.05 - - - - 14.95
실시예 2 85 0.1 - - - - 14.9
실시예 3 85 - 0.05 - - - 14.95
실시예 4 85 - 0.1 - - - 14.9
실시예 5 85 - - 0.1 - - 14.9
실시예 6 85 - - - 0.1 - 14.9
실시예 7 85 0.6 - - - - 14.4
실시예 8 85 1.0 - - - - 14.0
비교예 1 85 - - - - - - - 15
비교예 2 85 - - - - 0.1 - - 14.9
비교예 3 85 - - - - 0.1 - 0.1 14.8
비교예 4 85 - - - - - 0.1 - 14.9
실란 화합물에 대한 구체적인 명칭 또는 구조는 아래와 같다.
A-1: 암모늄 실란(ammonium silane)
Figure pat00003
A-2: 테트라메틸암모늄 실란(TMAS)
Figure pat00004
A-3: 테트라부틸암모늄 실란(TBAS)
A-4:
Figure pat00005
A-5: 테트라메톡시실란(TMOS)
A-6: 메틸트리메톡시실란(MTMOS)
실험예
(1) 실리콘 질화막(SiN) 식각속도(Etch Rate: E/R) 측정
실리콘 질화막(SiN) 5000Å 두께의 웨이퍼를 2x2cm2의 크기로 잘라서 샘플을 제조하고, 상기 샘플을 표 1에 기재된 실시예 및 비교예의 조성물들 내에 160℃의 온도에서 3분간 침지하였다. 이후, 탈이온수(DIW)로 세정 및 건조 후에, 주사전자현미경(SEM)으로 막두께를 측정하여 식각 속도(Å/min)를 측정하였다.
(2) 실리콘 산화막(SiO 2 ) 식각속도 측정
실리콘 산화막(SiO2) 400Å 두께의 웨이퍼를 2x2cm2의 크기로 잘라서 샘플을 제조하고, 상기 샘플을 표 1에 기재된 실시예 및 비교예의 조성물들 내에 160℃의 온도에서 30초간 침지하였다. 이후, 탈이온수(DIW)로 세정 및 건조 후에, 엘립소미터(Ellipsometer)로 막두께를 측정하여 식각 속도(Å/min)를 측정하였다.
(3) 실리콘 산화막에 대한 재흡착 측정
(1) 및 (2) 항목에서 사용된 것과 동일한 실리콘 질화막 샘플 및 실리콘 산화막 샘플을 표 1에 기재된 실시예 및 비교예의 조성물들 내에 160℃의 온도에서 60분간 함께 침지하였다. 이후, 탈이온수(DIW)로 세정 및 건조 후에, 엘립소미터(Ellipsometer)로 실리콘 산화막 두께 증가분을 측정하여 재흡착 방지 특성을 평가하였다. 평가 기준은 아래와 같다.
◎: 1Å 미만
○: 1Å~5Å
△: 5Å~10Å
X: 10Å 초과
측정 결과를 하기의 표 2에 나타낸다.
구분 SiN E/R
(Å/min)
SiO2 E/R
(Å/min)
식각
선택비
재흡착 방지
실시예 1 78.7 0.7 112.4
실시예 2 72.5 0.3 241.7
실시예 3 76.4 0.9 84.9
실시예 4 71.9 0.4 179.8
실시예 5 71.4 0.5 142.8
실시예 6 70.5 0.6 117.5
실시예 7 68.5 0.3 228.3
실시예 8 64.3 0.3 214.3
비교예 1 61.2 2.1 29.1
비교예 2 57.8 1.7 34.0 X
비교예 3 56.7 1.5 37.8
비교예 4 54.2 1.8 30.1 X
표 2를 참조하면, 상술한 실란 암모늄 계열 화합물을 포함한 실시예들의 경우, 실리콘 산화막의 식각 속도를 낮추면서 우수한 재흡착 방지특성을 나타냈다.
실시예 5 및 실시예 6의 경우, 실란 암모늄 계열 화합물의 응집 등에 의해 실시예 1 내지 4보다 재흡착 방지 특성이 다소 감소되었다.
실란 암모늄 계열 화합물이 다소 과량으로 포함된 실시예 7 및 실시예 8의 경우 실리콘 질화막에 대한 식각 속도가 실시예 1 내지 4에 비해 감소하였다.
실란 암모늄 계열 화합물이 포함되지 않은 비교예들의 경우 실리콘 산화막에 대한 식각이 증가함과 동시에, 재흡착에 의해 실리콘 산화막 두께가 증가하였다.
100: 기판 110: 산화막
120: 질화막 125: 질화막 패턴
130: 트렌치 135: 제2 산화막

Claims (9)

  1. 인산;
    2 이상의 암모늄 그룹 및 2 이상의 히드록실기들을 포함하는 실란 암모늄 계열 화합물; 및
    여분의 물을 포함하는, 질화막 식각 조성물.
  2. 청구항 1에 있어서, 상기 히드록실기들은 상기 실란 암모늄 계열 화합물의 분자 말단에 결합된, 질화막 식각 조성물.
  3. 청구항 1에 있어서, 상기 실란 암모늄 계열 화합물은 하기의 화학식 1로 표시되는 화합물을 포함하는, 질화막 식각 조성물:
    [화학식 1]
    Figure pat00006

    (화학식 1 중, Ra 및 Rb는 각각 독립적으로 수소, 또는 탄소수 1 내지 5의 알킬기이고, n은 1 내지 4의 정수임).
  4. 청구항 3에 있어서, Ra 및 Rb는 각각 독립적으로 수소, 또는 탄소수 1 내지 3의 알킬기인, 질화막 식각 조성물.
  5. 청구항 1에 있어서, 조성물 총 중량 중,
    70 내지 99중량%의 인산;
    0.01 내지 10중량%의 상기 실란 암모늄 계열 화합물; 및
    여분의 물을 포함하는, 질화막 식각 조성물.
  6. 청구항 1에 있어서, 상기 실란 암모늄 계열 화합물은 암모늄 실란, 테트라메틸암모늄 실란, 테트라에틸암모늄 실란 및 테트라프로필암모늄 실란으로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는, 질화막 식각 조성물.
  7. 기판 상에 산화막 및 질화막을 형성하는 단계; 및
    청구항 1 내지 6 중 어느 한 항의 질화막 식각 조성물을 사용하여 상기 질화막을 적어도 부분적으로 제거하는 단계를 포함하는, 패턴 형성 방법.
  8. 청구항 7에 있어서, 상기 산화막은 실리콘 산화물을 포함하며, 상기 질화막은 실리콘 질화물을 포함하는, 패턴 형성 방법.
  9. 청구항 7에 있어서, 상기 질화막으로부터 질화막 패턴이 형성되며,
    상기 질화막 패턴을 마스크로 사용하여 상기 산화막 또는 상기 기판을 식각하는 단계를 더 포함하는, 패턴 형성 방법.
KR1020170039164A 2017-03-28 2017-03-28 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법 KR102378930B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170039164A KR102378930B1 (ko) 2017-03-28 2017-03-28 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170039164A KR102378930B1 (ko) 2017-03-28 2017-03-28 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20180109429A true KR20180109429A (ko) 2018-10-08
KR102378930B1 KR102378930B1 (ko) 2022-03-24

Family

ID=63864437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170039164A KR102378930B1 (ko) 2017-03-28 2017-03-28 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR102378930B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003163A (ko) 2003-06-30 2005-01-10 삼성전자주식회사 질화물 제거용 식각액 및 이를 이용한 반도체 소자의질화막 제거방법
KR20050042685A (ko) * 2003-11-04 2005-05-10 동부아남반도체 주식회사 반도체 소자의 필드산화막 형성방법
KR20080079999A (ko) * 2007-02-28 2008-09-02 토소가부시키가이샤 에칭 방법 및 그것에 이용되는 에칭용 조성물
KR20130016797A (ko) * 2011-08-09 2013-02-19 램테크놀러지 주식회사 고기능성 질화막 식각 조성물 및 그에 따른 식각방법
KR20140076791A (ko) * 2012-12-13 2014-06-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160050536A (ko) * 2014-10-30 2016-05-11 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003163A (ko) 2003-06-30 2005-01-10 삼성전자주식회사 질화물 제거용 식각액 및 이를 이용한 반도체 소자의질화막 제거방법
KR20050042685A (ko) * 2003-11-04 2005-05-10 동부아남반도체 주식회사 반도체 소자의 필드산화막 형성방법
KR20080079999A (ko) * 2007-02-28 2008-09-02 토소가부시키가이샤 에칭 방법 및 그것에 이용되는 에칭용 조성물
KR20130016797A (ko) * 2011-08-09 2013-02-19 램테크놀러지 주식회사 고기능성 질화막 식각 조성물 및 그에 따른 식각방법
KR20140076791A (ko) * 2012-12-13 2014-06-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160050536A (ko) * 2014-10-30 2016-05-11 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
KR102378930B1 (ko) 2022-03-24

Similar Documents

Publication Publication Date Title
KR101627181B1 (ko) 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR102545801B1 (ko) 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR102336865B1 (ko) 식각 조성물 및 이를 이용한 식각 방법
KR101539375B1 (ko) 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR102071598B1 (ko) 실리콘질화막 식각을 위한 고선택비 식각용 조성물
KR101907637B1 (ko) 실리콘질화막의 고선택비 식각 조성물
KR102602860B1 (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
CN110551503A (zh) 用于湿法蚀刻氮化硅的组合物
KR102629574B1 (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
KR102311335B1 (ko) 식각 조성물 및 이를 이용한 식각 방법
KR102484988B1 (ko) 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20180106144A (ko) 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법
KR102484977B1 (ko) 식각 조성물 및 이를 이용한 식각 방법
KR102378930B1 (ko) 질화막 식각 조성물 및 이를 이용한 패턴 형성 방법
KR102629576B1 (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
KR102443313B1 (ko) 실란 화합물을 포함하는 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
KR20190054570A (ko) 실리콘 질화막 식각 조성물
KR102071599B1 (ko) 실리콘질화막 식각을 위한 고선택비 식각용 조성물
KR20190030299A (ko) 실리콘 질화막에 대한 선택적 에칭을 위한 식각 조성물 및 이를 이용한 식각 방법
KR102439431B1 (ko) 식각 조성물 및 이를 이용한 식각 방법
KR102629575B1 (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
KR102636960B1 (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
CN112442372B (zh) 蚀刻组合物,使用其蚀刻半导体器件的绝缘膜的方法以及制备半导体器件的方法
KR20190099832A (ko) 절연막 식각액 조성물 및 이를 이용한 패턴 형성 방법
KR102339685B1 (ko) 실리콘 질화막 식각 조성물

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant