KR20130140523A - ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법 - Google Patents

ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법 Download PDF

Info

Publication number
KR20130140523A
KR20130140523A KR1020120097084A KR20120097084A KR20130140523A KR 20130140523 A KR20130140523 A KR 20130140523A KR 1020120097084 A KR1020120097084 A KR 1020120097084A KR 20120097084 A KR20120097084 A KR 20120097084A KR 20130140523 A KR20130140523 A KR 20130140523A
Authority
KR
South Korea
Prior art keywords
semiconductor
feature
pin
semiconductor substrate
layer
Prior art date
Application number
KR1020120097084A
Other languages
English (en)
Other versions
KR101441747B1 (ko
Inventor
존지 랴우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130140523A publication Critical patent/KR20130140523A/ko
Application granted granted Critical
Publication of KR101441747B1 publication Critical patent/KR101441747B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

본 개시는 전계 효과 트랜지스터(FET) 구조의 일실시예를 제공한다. FET 구조는 반도체 기판 내에 형성된 쉘로우 트렌치 격리(STI) 피쳐; STI 피쳐에 의해 서로로부터 격리되어 반도체 기판 내에서 규정된 복수의 반도체 영역; 및 반도체 기판의 반도체 영역 중 하나에 배치된 제 1 반도체 물질의 다중 핀 활성 영역을 포함한다.

Description

ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법{STRUCTURE AND METHOD FOR FinFET DEVICE}
본 발명은 FinFET 디바이스를 위한 구조 및 방법에 관한 것이다.
집적 회로는 32 nm, 28 nm, 20 nm 등의 더 작아진 피쳐 사이즈를 갖는 선진 기술로 진행하고 있다. 그들 선진 기술에 있어서, 다중 핀 구조를 각각 갖는 3차원 트랜지스터가 향상된 디바이스 성능을 위해 소망되는 경우가 있다. 그러나, 그러한 구조를 위한 기존의 방법 및 구조는 디바이스 품질 및 신뢰도와 연관된 다양한 우려 및 단점을 갖는다. 예를 들어, 핀 높이는 산화 리세스(oxide recess)에 의해 규정된다. 그러므로, 핀 높이 제어는 산화 품질, 에칭 안정성, 및 핀 저부 산화물 형상을 포함한 요인에 강하게 의존할 것이다. 다른 예에 있어서, 쉘로우 트렌치 격리(shallow trench isolation; STI) 증착/어닐이 스트레스, 결과적으로 핀 왜곡을 유도할 것이다. 이것은 산화 품질과 핀 왜곡 비율 사이의 상충관계이다. 또 다른 예에 있어서, 핀 프로파일이 하나의 에칭 단계에 의해 규정된다. 정상부 형상 및 저부 형상을 포함한 상이한 요건을 커버하기 위해 핀 에칭이 필요하기 때문에 핀 프로파일을 잘 제어하고 용이하게 테이퍼 핀 형상(80~87도)을 만드는 것이 과제이다.
그러므로, 향상된 성능 및 감소된 제조 비용에 대한 그러한 우려를 해결하기 위해 다중 핀 디바이스를 위한 구조 및 방법이 필요하다.
본 개시는 전계 효과 트랜지스터(FET) 구조를 제공한다. FET 구조는 반도체 기판 내에 형성된 쉘로우 트렌치 격리(STI) 피쳐; STI 피쳐에 의해 서로로부터 격리되어 반도체 기판 내에서 규정된 복수의 반도체 영역; 및 반도체 기판의 반도체 영역 중 하나에 배치된 제 1 반도체 물질의 다중 핀 활성 영역을 포함한다.
FET 구조의 일실시예에 있어서, 다중-핀 활성 영역은 제 1 방향으로 배향되고 제 1 방향과 직교하는 제 2 방향으로 서로로부터 이격된 제 1 반도체 물질의 복수의 핀 피쳐를 포함한다.
다른 실시예에 있어서, 반도체 기판의 STI 피쳐 및 반도체 영역은 동일 평면 상의 정상부를 갖고, 다중 핀 활성 영역이 정상부 상에 배치된다.
또 다른 실시예에 있어서, FET 구조는 다중 핀 활성 영역 상에 형성된 FET를 더 포함한다. FET는 복수의 핀 피쳐 중 하나의 핀 피쳐 상에 배치된 게이트; 핀 피쳐에서 규정되고 게이트 아래에 놓인 채널 영역으로서 정상부와 2개의 대향하는 측벽부를 갖는 채널 영역; 및 핀 피쳐 내에 형성되고 게이트의 측면에 배치되는 소스 및 드레인을 포함한다.
또 다른 실시예에 있어서, 채널 영역의 2개의 대향하는 측벽은 반도체 기판의 저상면과의 교각을 갖고, 교각은 90도보다 크다.
또 다른 실시예에 있어서, 핀 피쳐는 중간부에서의 제 1 폭, 및 하위부에서의 제 2 폭을 갖는 단면 프로파일을 포함하고, 제 2 폭은 제 1 폭 보다 작다. 일례에 있어서, 단면 프로파일은 상위부에서의 제 3 폭을 더 포함하고, 제 3 폭은 제 1 폭보다 작다. 또 다른 실시예에 있어서, 대향하는 측벽은 정상면에 가까워질 때 가각을 향하여 경사진다.
또 다른 실시예에 있어서, 반도체 기판은 제 1 유전체 물질과 상이한 제 2 반도체 물질을 포함한다.
또 다른 실시예에 있어서, 다중 핀 활성화 영역은 p형 FET를 위해 구성되고; 제 2 반도체 물질은 실리콘을 포함하고; 제 1 반도체 물질은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 및 그 조합으로 구성된 그룹으로부터 선택된다.
또 다른 실시예에 있어서, 다중 핀 활성화 영역은 n형 FET를 위해 구성되고; 제 2 반도체 물질은 실리콘을 포함하고; 제 1 반도체 물질은 실리콘 인, 실리콘 카바이드, 실리콘 및 그 조합으로 구성된 그룹으로부터 선택된다.
또 다른 실시예에 있어서, FET 구조는 다중 핀 활성 영영 상에 적어도 부분적으로 형성된 복수의 FET를 더 포함하고, 복수의 FET는 2개의 교차 결합된(cross-coupled) 인버터를 형성하도록 구성되어 전기적으로 접속된다.
또한, 본 발명은 핀형 전계 효과 트랜지스터의 다른 실시예를 제공한다. FinFET 구조는 반도체 기판 내에 형성된 쉘로우 트렌치 격리(shallow trench isolation; STI) 피쳐; STI 피쳐에 의해 서로로부터 격리되어 반도체 기판 내에서 규정된 복수의 반도체 영역; 및 제 1 반도체 물질의 복수의 다중 핀 활성 영역을 포함하고, 다중 핀 활성 영역 각각은 반도체 영역 중 각자의 반도체 영역에 배치되고 다른 다중 핀 활성 영역로부터 격리된다.
FinFET 구조의 일실시예에 있어서, 반도체 기판의 STI 피쳐 및 반도체 영역은 동일 평면 상의 정상부를 갖고, 다중 핀 활성 영역이 정상부 상에 배치된다.
다른 실시예에 있어서, 다중-핀 활성 영역 각각은 제 1 방향에서 각각으로부터 분리되어 제 1 방향과 직교하는 제 2 방향으로 정렬된 다중 핀 피쳐를 포함한다.
또 다른 실시예에 있어서, FinFET 구조는 반도체 기판의 정상면 상에 배치되어 다중 핀 활성 영역 각각에서 다중 핀 피쳐를 서로로부터 수평으로 분리하는 유전체 물질층을 더 포함한다.
또 다른 실시예에 있어서, FinFET 구조는 다중 핀 구조 중 하나에 형성된 FinFET 디바이스를 더 포함한다. FinFET 디바이스는 핀 피쳐 상에 배치된 게이트 스택; 게이트 스택 아래에 놓여 핀 피쳐 내에 형성 채널 영역; 및 핀 피쳐 내에 형성되고, 제 2 방향으로 이격되어 게이트 스택의 2개의 측면 상에 배치되는 소스 및 드레인 피쳐를 포함한다. 게이트 스택은 하이 k 유전체 물질층 및 하이 k 유전체 물질층 상에 배치된 금속 전극을 포함한다. 핀 피쳐는 에피택시 성장에 의해 형성된다. 반도체 기판은 제 1 유전체 물질과 상이한 제 2 반도체 물질을 포함한다.
또한, 본 발명은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 구조를 형성하는 방법의 일실시예를 제공한다. 방법은 제 1 반도체 물질의 반도체 기판 내에 복수의 쉘로우 트렌치 격리(shallow trench isolation; STI) 피쳐를 형성함으로써 STI 피쳐에 의해 서로로부터 분리된 복수의 벌크-반도체 에리어를 규정하는 단계; 벌크-반도체 에리어 중 하나 내의 복수의 개구부를 갖도록 패터닝된 제 1 하드 마스크층을 반도체 기판 상에 형성하는 단계; 및 제 1 하드 마스크층의 복수의 개구부 내의 반도체 기판 상에 제 2 반도체 물질을 에피택시 성장시킴으로써 벌크-반도체 에리어 중 하나 내의 다중 핀 피쳐를 갖는 다중 핀 활성 영역을 형성하는 단계를 포함한다.
일실시예에 있어서, 에피택시 성장시키는 단계 이후에 제 2 반도체 물질에 화학 기계적 연마(CMP) 공정을 수행하는 단계; 및 CMP 공정 수행 단계 이후에 제 1 하드 마스크층을 제거하는 단계를 더 포함한다.
다른 실시예에 있어서, 제 1 반도체 물질은 실리콘이고, 제 2 반도체 물질은 제 1 반도체 물질과 상이하다.
또 다른 실시예에 있어서, 제 1 하드 마스크층을 형성하는 단계는 반도체 기판 상에 유전체 물질층을 형성하는 단계; 반도체 기판 상에 복수의 유전체 메사(mesa)를 형성하기 위해 유전체 물질층을 패터닝하는 단계; 유전체 메사의 측벽 상에 스페이서 피쳐를 형성하는 단계; 및 유전체 메사를 제거하는 단계를 포함한다.
또 다른 실시예에 있어서, 방법은 또한 리버스-톤(reverse-tone) 공정을 더 포함하고, 리버스-톤 공정은 스페이서 피쳐에 의해 규정된 개구부 내에서 반도체 기판 상에 물질층을 형성하는 단계; 및 스페이서 피쳐를 제거하는 단계를 포함한다.
또 다른 실시예에 있어서, 물질층을 형성하는 단계는 스핀 코팅에 의해 물질층을 형성하는 단계; 및 스페이서 피쳐를 노출시키기 위해 물질층을 선택적으로 에치 백(etch back)하는 단계를 포함한다.
또 다른 실시예에 있어서, 물질층을 형성하는 단계는 증착에 의해 물질층을 형성하는 단계; 및 스페이서 피쳐를 노출시키기 위해 물질층에 연마 공정을 수행하는 단게를 포함한다.
또 다른 실시예에 있어서, 방법은 제 1 하드 마스크층을 형성하는 단계 이전에 반도체 기판 상의 제 1 유전체층 및 제 1 유전체층 상의 제 2 유전체층을 형성하는 단계; 및 제 1 하드 마스크 층의 개구부를 통하여 제 2 하드 마스크층 및 제 1 하드 마스크층을 에칭하는 단계를 더 포함하고, 에피택시 성장시키는 단계는 제 1 유전체층 및 상기 제 2 유전체층의 개구부 내에 제 2 반도체 물질을 성장시키는 단계를 포함한다.
또 다른 실시예에 있어서, 에칭은 제 2 유전체층을 에칭하기 위한 제 1 에칭 단계 및 제 1 유전체층을 에칭하기 위한 제 2 에칭 단계를 포함한다. 또 다른 실시예에 있어서, 방법은 에피택시 반도체 핀 활성 영역에 화학 기계적 연마(CMP) 공정을 수행하는 단계; 및 이후에 제 3 유전체층을 제거하는 단계를 더 포함한다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피쳐는 일정한 비율로 그려지지 않았음이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1 및 도 2는 하나 이상의 실시예에 따라 구성된 다양한 제조 단계에서의 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
도 3 내지 도 5는 다양한 실시예에 따라 구성된 다중 핀 구조를 갖는 반도체 구조의 상면도이다.
도 6은 다른 실시예에 따라 구성된 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
도 7는 다양한 실시예에 따라 구성된 도 7의 반도체 구조에서 핀 프로파일의 단면도를 예시한다.
도 8은 일실시예에서 본 발명의 다양한 양상에 따라 구성된 다중 핀 구조를 갖는 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 9는 다른 실시예에서 본 발명의 다양한 양상에 따라 구성된 다중 핀 구조를 갖는 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 10은 다른 실시예에 따라 구성된 다양한 제조 단계에서의 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
도 11a 내지 도 11f는 하나 이상의 실시예에 따라 구성된 다양한 제조 단계에서의 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
도 12a 내지 도 12e는 하나 이상의 실시예에 따라 구성된 다양한 제조 단계에서의 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
도 13은 다른 실시예에 따라 구성된 다양한 제조 단계에서의 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
도 14a 내지 도 14h는 하나 이상의 실시예에 따라 구성된 다양한 제조 단계에서의 다중 핀 구조를 갖는 반도체 구조의 단면도이다.
이하의 개시는 다양한 실시예의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다고 이해되어야 한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 추가로, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이는 단순 명료함을 위한 것으로서 그 자체가 논의된 다양한 실시형태 및/또는 구성 사이의 관계를 영향을 주지 않는다. 또한, 다음의 상세한 설명에서 제 2 피쳐 상부 또는 위에 제 1 피쳐를 형성하는 것은 제 1 피쳐와 제 2 피쳐가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피쳐와 제 2 피쳐가 직접 접촉하지 않도록 제 1 피쳐와 제 2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예도 포함할 수 있다.
도 1 및 도 2는 하나 이상의 실시예에 따라 구성된 다양한 제조 단계에서의 반도체 구조(100)의 단면도이다. 일실시예에 있어서, 반도체 구조(100)는 하나 이상의 전계 효과 트랜지스터(field effect transistor; FET)를 포함한다.
도 1을 참조하면, 반도체 구조(100)는 반도체 기판(110)을 포함한다. 반도체 기판(110)은 실리콘을 포함한다. 대안적으로, 기판은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 물질을 포함한다. 반도체 기판(110)은 또한 n-웰 및 p-웰과 같은 다양한 도핑된 영역을 포함한다. 일실시예에 있어서, 반도체 기판(110)은 에피택시(또는 에피) 반도체층을 포함한다. 다른 실시예에 있어서, 반도체 기판(110)은 SIMOX(separation by implanted oxygen)라고 하는 기술과 같은 적절한 기술에 의해 형성된 아이솔레이션을 위한 매립된 유전체 물질층을 포함한다. 일부 실시예에 있어서, 기판(110)은 SOI(silicon on insulator)와 같은 절연체 상의 반도체일 수 있다.
다양한 쉘로우 트렌치 격리(shallow trench isolation; STI) 피쳐(112)가 반도체 기판(110) 내에 형성되고, 반도체 영역(114a 및 114b)과 같은 다양한 반도체 영역(114)를 규정한다. 반도체 영역(114)은 STI 피쳐(114)에 의해 서로로부터 분리되어 격리된다. 게다가, 반도체 기판(110)의 정상면 및 STI 피쳐(112)의 정상면은 동일 평면 상에 있고, 그 결과 공통 정상면(118)을 갖는다. 일실시예에 있어서, STI 피쳐(112)의 형성은 STI 피쳐를 위한 영역을 규정하는 개구부를 갖는 하드 마스크를 형성하는 단계; 트렌치를 형성하기 위해 하드 마스크의 개구부를 통하여 반도체 기판(110)을 에칭하는 단계; 트렌치 내부를 충진하도록 유전체 물질을 증착하는 단계; 및 화학 물리적 연마(chemical mechanical polishing; CMP) 공정을 수행하는 단계를 포함한다. 일실시예에 있어서, STI 피쳐(112)의 깊이는 약 30 nm 내지 약 250 nm 사이의 범위에 있다.
일실시예에 있어서, STI 피쳐(112)의 형성은 CMP 이후에 하드 마스크를 제거하는 단계를 더 포함한다. 다른 실시예에 있어서, 하드 마스크는 열 산화에 의한 실리콘 산화물층, 및 화학적 기상 증착(chemical vapor deposition; CVD)에 의한 실리콘 산화물층 상의 실리콘 질화물을 포함한다. 또 다른 실시예에 있어서, 하드 마스크는 CMP 공정 이후에 제거된다.
다른 실시예에 있어서, 유전체 물질의 증착은 트렌치의 열 산화, 및 이후에 CVD에 의해 실리콘 산화물 등의 유전체 물질로 트렌치 내부를 충진하는 것을 더 포함한다. 일실시예에 있어서, 트렌치 내부를 충진하기 위한 CVD 공정은 고밀도 플라즈마 CVD(HDPCVD)를 포함한다.
다른 실시예에 있어서, 유전체 물질층(119)이 열 산화 또는 CVD 등의 기술에 의해 반도체 기판(110)의 정상면(118) 상에 형성된다. 유전체층(119)은 실리콘 산화물, 실리콘 질화물 또는 낮은 유전 상수를 갖는 적합한 유전체 물질을 포함할 수 있다. 일례에 있어서, 유전체층(119)은 핀 피쳐를 위한 다양한 영역을 규정하기 위해 사용될 하드 마스크의 일부이다.
120a 및 120b와 같은 다양한 핀 피쳐(120)가 반도체 기판(110) 상에 형성된다. 특히, 반도체 영역 상의 복수의 핀 피쳐는 다중 핀 구조라고 한다. 예를 들어, 적어도 2개의 핀 피쳐(120a)(또는 120b)가 반도체 영역(114a)(또는 114b) 상에 형성된다. 하나의 반도체 영역 상에 형성된 복수의 핀 피쳐(120)는 STI 피쳐(112)에 의해 다른 핀 피쳐로부터 분리되어 전기적으로 격리된다. 하나의 반도체 영역 상에 형성된 복수의 핀 피쳐(120)는 114a 또는 114b와 같은 각각의 반도체 영역 내에서 반도체 기판(110)을 통하여 서로 접속된다.
게다가, 핀 피쳐(120)는 정상면(118) 상에 형성되고 정상면(118) 위에 있지만, STI 피쳐(112)는 정상면(118) 위에 있다. 다르게 말하면, 핀 피쳐(120)는 STI 피쳐(112) 위에 수직으로 있다. 유전체층(119)은 수평 방향으로 핀 피쳐(120)를 분리한다. 낮은 유전 상수와 함께 유전체층(119)의 존재는 게이트 스택의 하이 k 유전체 물질에 의해 유도된 핀 피쳐 사이의 용량성 결합을 감소시킬 수 있다.
핀 피쳐(120)는 반도체 물질을 이용한 에피택시 성장에 의해 형성된다. 일실시예에 있어서, 상기 반도체 물질은 스레인드 효과(strained effect) 및 향상된 이동성을 위해 반도체 기판(110)의 반도체 물질과 상이하다. 일실시예에 있어서, 반도체 기판(110)은 실리콘을 포함하고, p형 FET용 핀 피쳐(120)는 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 및 그 조합으로 구성된 그룹으로부터 선택된 반도체 물질을 포함한다. 일실시예에 있어서, 반도체 기판(110)은 실리콘을 포함하고, n형 FET용 핀 피쳐(120)는 실리콘 인, 실리콘 카바이드, 실리콘 및 그 조합으로 구성된 그룹으로부터 선택된 반도체 물질을 포함한다.
다른 실시예에 있어서, p형 FET용 핀 피쳐 및 n형 FET용 핀 피쳐는 각각의 반도체 물질을 이용하여 개별적으로 에피택시 성장된다. 설명을 위한 일례로서, 반도체 영역(114a)은 p형 FET를 위한 것이고, 반도체 영역(114b)는 n형 FET를 위한 것이다. 일실시예에 있어서, 핀 피쳐(120a)는 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 및 그 조합으로 구성된 그룹으로부터 선택된 제 1 반도체 물질을 포함한다. 일실시예에 있어서, 핀 피쳐(120b)는 실리콘 인, 실리콘 카바이드, 실리콘 및 그 조합으로 구성된 그룹으로부터 선택된 제 2 반도체 물질을 포함한다.
일실시예에 있어서, 다중 핀 구조의 형성은 핀 피쳐를 위한 영역을 규정하는 개구부를 갖는 하드 마스크를 형성하는 단계; 하드 마스크의 개구부 내에서 반도체 기판 상에 핀 피쳐를 에피택시 성장시키는 단계; CMP 공정을 수행하는 단계; 및 그 이후에 하드 마스크를 제거하는 단계를 포함한다. p형 FET를 위한 반도체 영역과 각각의 핀 피쳐는 제 1 반도체 물질을 이용하여 에피택시 성장되고, n형 FET를 위한 반도체 영역과 각각의 핀 피쳐는 제 2 반도체 물질을 이용하여 에피택시 성장되는 다른 실시예에 있어서 핀 피쳐(120)의 형성은 각각의 하드 마스크 형성 및 각각의 에피택시 성장을 포함한다. 예를 들어, 핀 피쳐(120a)는 제 1 절차에 의해 형성되고, 제 1 절차는 핀 피쳐(120a)를 위한 개구부를 규정하는 제 1 하드 마스크를 형성하는 단계; 제 1 반도체 물질을 이용하여 제 1 에피택시 성장을 수행하는 단계; 및 제 1 하드 마스크를 제거하는 단계를 포함한다. 핀 피쳐(120b)는 제 2 절차에 의해 형성되고, 제 2 절차는 핀 피쳐(120b)를 위한 개구부를 규정하는 제 2 하드 마스크를 형성하는 단계; 제 2 반도체 물질을 이용하여 제 2 에피택시 성장을 수행하는 단계; 및 제 2 하드 마스크를 제거하는 단계를 포함한다.
핀 피쳐는 도 1에 나타낸 바와 같은 단면도의 프로파일을 갖는다. 핀 피쳐의 단면 프로파일은 정상면(122), 저면(124), 및 측벽(126)을 포함한다. 특히, 핀 피쳐(120)는 높이 HFin 및 폭 WFin을 갖는다. 일실시예에 있어서, 핀 피쳐(120)는 각각 직사각형 형상을 갖고, 측벽(126)은 각각 약 90도의 정상면(118)과의 교각을 갖는다.
이후에 설명될 다른 실시예에 있어서, 측벽은 각각의 핀 피쳐를 향하여 경사지고, 교각은 90도보다 크다. 또 다른 실시예에 있어서, 핀 피쳐의 단면 프로파일은 다른 지오메트리를 포함한다. 핀 피쳐를 형성하기 위한 다른 방법이 다양한 실시예에 따라 설명된다.
도 2를 참조하면, 핀 피쳐(120)는 습식 에칭 등의 에칭 공정에 의해 더욱 트리밍되어 핀 피쳐의 폭을 감소시킬 수 있다. 트리밍 공정은 핀 피쳐의 프로파일을 수정하기 위해 더욱 조정될 수 있다. 반도체 구조(100)는 하나 이상의 핀 피쳐(120) 상에 형성된 게이트 스택(130)을 포함한다. 본 예에 있어서, 게이트 스택(130)은 반도체 영역(114a) 내의 핀 피쳐(120a) 및 반도체 영역(114b) 내의 핀 피쳐(120b) 모두에 형성된다. 이에 따라, 다양한 전계 효과 트랜지스터가 형성된다. 예를 들어, 전계 효과 트랜지스터(132)는 반도체 영역(114b) 내에 형성되고, 핀 피쳐(120b) 중 하나와 연관된다. 본 예의 발전에서 반도체 구조(100)는 스태틱 랜덤 액세스 메모리(static random access memory; SRAM) 셀의 일부이다.
게이트 스택(130)은 게이트 유전체층, 및 게이트 유전체층 상에 배치된 게이트 전극층을 포함한다. 게이트 유전체층은 실리콘 산화물, 하이 k 유전체 물질층 또는 그 조합 등의 유전체 물질을 포함한다. 다른 실시예에 있어서, 게이트 유전체층은 계면층(예를 들어 실리콘 산화물층) 및 계면층 상의 하이 k 유전체 물질층을 포함한다. 게이트 전극층은 도핑된 다결정 실리콘(폴리실리콘), 금속, 금속 합금, 또는 그 조합 등의 도전성 물질층을 포함한다.
게이트 스택(130)은 게이트 유전체층을 형성하는 단계, 게이트 유전체층 상에 게이트 전극층을 형성하는 단계, 하나 이상의 게이트 스택을 형성하기 위해 게이트 전극층 및 게이트 유전체층을 패터닝하는 단계를 포함한 절차에 의해 형성된다. 게이트 스택(130)의 형성은 하이 k 유전체 및 금속을 갖는 미리 형성된 게이트 스택을 대체하기 위한 게이트 대체 절차를 더 포함할 수 있다. 게이트 대체는 게이트 유전체 및 전극 모두가 이후의 제조 단계에서 대체되는 게이트 라스트 동작 또는 하이 k 라스트 동작을 포함할 수 있다.
도 2를 여전히 참조하면, 다양한 소스 및 드레인 피쳐가 핀 피쳐 상에 형성 되고, 결과적으로 하나 이상의 FET가 된다. 소스 및 드레인 피쳐는 경도핑 드레인(light doped drain; LDD) 피쳐 및 중도핑 소스 및 드레인(heavily doped S/D) 모두를 포함할 수 있다. 예를 들어, FET(132)는 반도체 영역(114b) 내의 각각의 핀 피쳐(120b) 상에 형성되고 게이트 스택(130)에 의해 개재된 소스 및 드레인 피쳐를 포함한다. 채널은 핀 피쳐 내에 형성되고, 게이트 스택 아래에 있으며, 소스 피쳐와 드레인 피쳐 사이에 규정된다.
반도체 구조(100)는 도핑된 웰 및 도핑된 채널 등의 다른 도핑된 피쳐를 포함할 수 있다. 본 실시예에 있어서, n형 도핑된 웰이 반도체 영역(114a) 내의 반도체 기판(110)에서 형성되고, p형 도핑된 웰이 반도체 영역(114b) 내의 반도체 기판(110)에서 형성된다.
도 3 내지 도 5는 다양한 제조 단계에서의 반도체 구조(150)의 상면도이다. 반도체 구조(150)는 도 1 및 도 2에서와 같은 다중 핀 구조를 포함한다. 본 실시예에 있어서, 반도체 구조(100)는 쇄선 AA'로부터 취해진 단면도에서 나타낸 반도체 구조(150)의 일부이다. 반도체 구조(150)의 설명은 간단함을 위해 제거된 유사한 표현 하에 제공된다.
도 3을 참조하면, 반도체 구조(150)는 반도체 기판의 다양한 반도체 여역(114)을 규정하는, 반도체 기판(110) 내에 형성된 STI 피쳐(112)를 포함한다. 예를 들어, 반도체 영역은 제 1 반도체 영역(114a) 및 제 2 반도체 영역(114b), 및 다른 반도체 영역(114c, 114d, 114e 및 114f)을 포함한다. n-웰 및 p-웰 등의 다양한 도핑된 웰을 형성하기 위해 다양한 도핑 공정이 반도체 영역에 적용된다. 일실시예에 있어서, p-웰은 n-형 FET를 위해 반도체 영역(114b, 114c, 114d 및 114f) 내에 형성되고, n-웰은 p-형 FET를 위해 반도체 영역(114a 및 114e) 내에 형성된다. 예를 들어, 제 1 반도체 영역(114a)은 하나 이상의 p형 FET을 위해 구성되고, 제 2 반도체 영역(114b)은 하나 이상의 n형 FET을 위해 구성된다. 다양한 도핑된 웰이 반도체 기판 내에 형성될 수 있다. 예를 들어, 각각의 이온 주입에 의해 n형 도핑된 웰이 제 1 반도체 영역(114a) 내에 형성되고, p형 도핑된 웰이 제 2 반도체 영역(114b) 내에 형성된다.
도 4를 참조하면, 다양한 핀 피쳐(120)가 반도체 기판(110) 상에 형성된다. 특히, 각 반도체 영역은 제 1 방향(X 방향)으로 서로로부터 이격되고, 제 1 방향과 직교하는 제 2 방향(Y 방향)으로 배향된(oriented) 다중 핀 피쳐(120)를 포함한다. 예를 들어, 제 1 반도체 영역(114a)은 제 2 방향(Y 방향)으로 배향된 2개의 핀 피쳐를 포함한다. 제 2 반도체 영역(114b)은 제 2 방향(Y 방향)으로 배향된 다른 2개의 핀 피쳐를 포함한다. 본 실시예에 있어서, 제 1 반도체 영역(114a) 내의 2개의 핀 피쳐는 적절한 스트레인드 효과를 위해 제 1 반도체 물질을 포함한다. 제 2 반도체 영역(114b) 내의 2개의 핀 피쳐는 적절한 스트레인드 효과를 위해 제 1 반도체 물질과 다른 제 2 반도체 물질을 포함한다.
도 5를 참조하면, 다양한 게이트 스택(130)이 핀 피쳐(120) 상에 형성된다. 본 실시예에 있어서, 게이트 스택(130)은 제 1 방향(X 방향)으로 배향된다. 예를 들어, 하나의 게이트 스택(130)이 제 1 반도체 영역(114a) 및 제 2 반도체 영역(114b) 모두에 배치된다. 게다가, 다양한 더미 게이트 스택(152)이 반도체 기판(110) 상에 형성되어 패턴 밀도의 균일성을 개선하고 제조 무결성(fabrication integrity)을 향상시킨다. 본 실시예에 있어서, 더미 게이트 스택(152)이 반도체 영역(114) 상에 부분적으로, STI 피쳐 상에 부분적으로 배치된다. 더미 게이트 스택(152)은 게이트 스택(130)과 동일한 방향(X 방향)으로 배향된다. 일실시예에 있어서, 더미 게이트 스택(152)이 동일한 절차에서 게이트 스택(130)과 동시에 형성된다.
도 6은 다양한 실시예에서 본 개시의 양상에 따라 구성된 반도체 구조(160)의 단면도이다. 반도체 구조(160)는 STI 피쳐(112)에 의해 둘러싸인 연속적인 반도체 영역(예를 들어 114a 또는 114b) 내에 배치된 다중 핀 피쳐를 포함하는 다중 핀 구조를 갖는다. 동일한 반도체 영역 내의 다중 핀 피쳐는 제 1 방향(X 방향)으로 서로로부터 이격되고 제 1 방향과 직교하는 제 2 방향(Y 방향)으로 배향된다. 반도체 구조(160)는 도 2의 반도체 구조(100)의 다른 실시예이다.
반도체 구조(160)에 있어서, 핀 피쳐(120)는 정상면(122), 저면(124), 및 측벽(126)을 포함한 단면 프로파일을 갖는다. 다양한 실시예에 따른 단면 프로파일이 도 7에서 예시된다. 핀 피쳐(120)의 단면 프로파일(162)은 중앙부에서의 제 1 폭(W1), 정상면(122)에서의 제 2 폭(W2), 및 저면(124)에서의 제 3 폭(W3)을 갖는 직사각형 지오메트리를 갖는다. 폭(W1, W2 및 W3)은 실질적으로 동일하다. 저면(124)과 측벽(126) 사이의 교각은 실질적으로 직각(또는 90도)이다. 핀 피쳐(120)의 저면은 반도체 기판(110)의 정상면(118)과 동일 평면이다.
다른 실시예에 있어서, 핀 피쳐(120)의 단면 프로파일(164)은 중앙부에서의 제 1 폭(W1), 정상면(122)에서의 제 2 폭(W2), 및 저면(124)에서의 제 3 폭(W3)을 갖는 직사각형이 아닌 지오메트리(또는 테이퍼 지오메트리)를 갖는다. 폭(W1, W2 및 W3)은 동일하지 않다. 특히, W1은 W2보다 크고, W3은 W1보다 크다. 저면(124)과 측벽(126) 사이의 교각(θ)은 90도보다 크다. 일례에 있어서, 교각(θ)은 약 91도 내지 약 100도 사이의 영역이다.
또 다른 실시예에 있어서, 핀 피쳐(120)의 단면 프로파일(166)은 중앙부에서의 제 1 폭(W1), 정상면(122)에서의 제 2 폭(W2), 및 저면(124)에서의 제 3 폭(W3)을 갖는 직사각형이 아닌 지오메트리를 갖는다. 폭(W1 및 W2)은 실질적으로 동일하다. 제 3 폭(W3)은 제 1 폭(W1)[및 제 2 폭(W2)]보다 실질적으로 작다. 특히, 단면 프로필(166)은 수축된 저부를 갖고, 저면(124)과 측벽(126) 사이의 교각(θ)은 90도보다 크다. 일례에 있어서, 교각(θ)은 약 91도 내지 약 100도 사이의 범위에 있다.
또 다른 실시예에 있어서, 핀 피쳐(120)의 단면 프로파일(168)은 중앙부에서의 제 1 폭(W1), 정상면(122)에서의 제 2 폭(W2), 및 저면(124)에서의 제 3 폭(W3)을 갖는 직사각형이 아닌 지오메트리를 갖는다. 폭(W1, W2 및 W3)은 동일하지 않다. 제 3 폭(W3)은 제 1 폭(W1)보다 실질적으로 작고, 제 2 폭(W2)은 제 1 폭(W1)보다 실질적으로 작다. 특히, 단면 프로필(168)은 수축된 저부를 갖고, 저면(124)과 측벽(126) 사이의 교각(θ)은 90도보다 크다. 일례에 있어서, 교각(θ)은 약 91도 내지 약 100도 사이의 범위에 있다.
도 8은 다중 핀 구조를 갖는 반도체 구조(100)를 제작하는 방법(170)의 플로우차트의 일실시예를 제공한다. 방법(170)은 도 1, 도 2, 도 8 및 다른 도면(예를 들어 도 3 내지 도 7)을 참조하여 이하 설명된다. 방법(170)은 실리콘 웨이퍼 등의 반도체 기판(110)을 제공함으로써 동작(172)을 포함한다.
방법(170)은 반도체 기판(110) 내에 복수의 STI 피쳐(112)를 형성하여 STI 피쳐(112)에 의해 각각 둘러싸여 있는 복수의 연속하는 반도체 영역(114)을 규정함으로써 동작(174)을 포함한다.
방법(170)은 반도체 영역(114) 각각에 다중 핀 구조(또는 다중 핀 활성 영역)을 형성함으로써 동작(176)을 포함한다. 다중 핀 구조는 동일한 반도체 영역(114) 내에 배치된 다중 핀 피쳐(120)를 포함한다. 다중 핀 피쳐(120)는 제 1 방향(X 방향)으로 서로로부터 이격되고, 제 1 방향과 직교하는 제 2 방향(Y 방향)으로 배향된다. 특히, 핀 피쳐(120)는 정상면(118) 상에 배치되고, 정상면과 직교하는 수직 방향으로 정상면 위에 있다. STI 피쳐(112)는 수직 방향으로 정상면(118) 아래에 배치된다.
방법(170)은 핀 피쳐(120) 상에 다양한 게이트 스택(130)을 형성함으로써 동작(178)을 포함하고, 게이트 스택(130)은 다양한 전계 효과 트랜지스터를 형성하도록 구성된다. 일실시예에 있어서, 전계 효과 트랜지스터는 n형 트랜지스터 및 p형 트랜지스터를 포함한다. 다른 예에 있어서, 그들 전계 효과 트랜지스터는 하나 이상의 스태틱 랜덤 액세스 메모리(SRAM) 셀을 형성하도록 구성된다. 각 SRAM 셀은 데이터 저장을 위해 구성된 2개의 교차-결합된(cross-coupled) 인버터를 포함한다. 다른 실시예에 있어서, 동작(178)은 반도체 기판(110) 상에 하나 이상의 더미 게이트 스택을 형성하는 단계를 더 포함하여 패턴 밀도 균일성을 증가시키고 제조 품질을 향상시킨다. 예를 들어, 더미 게이트 스택은 더미 게이트(152)를 포함하고, 그 각각은 STI 피쳐(112) 상에 부분적으로 배치되고 반도체 영역(114) 상에 부분적으로 배치된다.
방법(170)은 또한 그들 전계 효과 트랜지스터에 다양한 소스 및 드레인 피쳐를 형성함으로써 동작(180)을 포함한다. 소스 및 드레인 피쳐는 경도핑 드레인(LDD) 피쳐 및 중도핑 소스 및 드레인(S/D) 모두를 포함할 수 있다. 예를 들어, 각 전계 효과 트랜지스터는 각각의 반도체 영역의 핀 피쳐 상에 형성되고 게이트 스택(130)에 의해 개재된 소스 및 드레인 피쳐를 포함한다. 채널은 핀 피쳐 내에 형성되고, 게이트 스택 아래에 있으며, 소스 피쳐와 드레인 피쳐 사이에 규정된다.
다중 핀 구조를 갖는 핀 피쳐(120)를 형성하기 위한 동작(176)이 다양한 실시예에 따라 구성된 플로우차트로서 도 9에 나타낸 방법(176)에서 더 설명된다. 도 10은 일실시예에 따라 구성된 제조 단계에서의 반도체 구조(100)의 단면도이다. 방법(176)은 도 9, 도 10 및 다른 도면(예를 들어 도 1 내지 도 8)을 참조하여 설명된다.
방법(176)은 반도체 기판(110) 상에 하드 마스크(192)를 형성하는 단계(182)를 포함한다. 하드 마스크(192)는 다양한 핀 구조를 위한 복수의 개구부(194)을 함께 포함한다. 특히, 개구부(194)는 반도체 기판(110) 상에 형성될 다중 핀 피쳐를 갖는 다중 핀 구조를 규정한다. 각 개구부(194)는 형성될 각각의 핀 피쳐의 폭을 규정하는 폭 W을 갖는다. 하드 마스크(192)의 두께 T는 핀 피쳐의 높이를 규정한다.
일실시예에 있어서, 하드 마스크(192)는 반도체 기판(110) 상에 형성된 제 1 유전체층(196)(예를 들어 실리콘 산화물), 및 제 1 유전체층 상에 형성된 제 2 유전체층(198)(에를 들어 실리콘 질화물)을 포함한다. 하드 마스크(192)는 증착 및 패터닝을 포함한 절차에 의해 형성된다. 예를 들어, 실리콘 산화물의 제 1 유전체층(196)은 열 산화에 의해 형성된다. 실리콘 질화물(SiN)의 제 2 유전체층(198)은 화학적 기상 증착(CVD)에 의해 형성된다. 예를 들어, SiN층은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3급부틸아미노) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화합물을 이용한 CVD에 의해 형성된다.
단계(182)는 리소그래피 고정 및 에칭 공정을 포함한 절차에 의해 하드 마스크(192)를 패터닝하는 것을 더 포함한다. 본실시예에 있어서, 패터닝된 포토레지스트층은 포토레지스트 코팅, 소프트 베이킹, 노광, 노광후 베이킹(post-exposure baking; PEB), 현상, 및 하드 베이킹을 포함한 포토리소그래피 공정을 이용하여 하드 마스크(192) 상에 형성된다. 이어서, 하드 마스크층(192)이 패터닝된 포토레지스트층의 개구부를 통하여 에칭되어, 에칭 공정에 의해 패터닝된 하드 마스크를 형성한다. 이후에, 패터닝된 포토레지스트층은 습식 박리 또는 플라즈마 애싱 등의 적합한 공정을 이용하여 제거된다. 일례에 있어서, 에칭 공정은 패터닝된 포토레지스트층의 개구부 내의 하드 마스크(192)를 제거하기 위해 건식(또는 플라즈마) 에칭을 적용하는 것을 포함한다. 다른 예에 있어서, 에칭 공정은 패터닝된 포토레지스트층의 개구부 내의 SiN층(196)을 제거하기 위해 플라즈마 에칭을, 개구부 내의 SiO층(194)을 제거하기 위해 플루오르화수소산(hydrofluoric acid; HF) 용액을 이용한 습식 에칭을 적용하는 것을 포함한다.
방법(176)은 하드 마스크(192)의 개구부 내에 반도체 물질을 에피택시 성장시킴으로써 단계(184)를 포함한다. 일실시예에 있어서, 반도체 물질은 에피택시 성장에 의해 개구부(194)를 충진한다. 다른 실시예에 있어서, 개구부(194) 내에 성장된 반도체 물질은 반도체 기판(110)의 반도체 물질과 상이하다. 또 다른 실시예에 있어서, 반도체 영역(114a) 내의 개구부(194)에서의 제 1 반도체 물질은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 또는 그 조합을 포함한다. 반도체 영역(114b) 내의 개구부(194)에서의 제 2 반도체 물질은 실리콘 인, 실리콘 카바이드, 실리콘 또는 그 조합을 포함한다. 상이한 반도체 물질을 이용한 핀 피쳐(120)의 형성은 반도체 영역(114b) 내의 개구부(194)를 커버하도록 패터닝된 레지스트층을 형성하는 단계, 반도체 영역(114a) 내의 개구부(195)에서 제 1 반도체 물질을 에피택시 성장시키는 단계, 패터닝된 레지스트층을 제거하는 단계, 이후에 제 1 반도체 영역(114a)은 다른 패터닝된 레지스트층에 의해 커버되거나, 또는 대안적으로 커버되지 않은 동안에 반도체 영역(114b) 내의 개구부(194)에서 제 2 반도체 물질을 에피택시 성장시키는 단계[에피택시 성장은 후속하는 연마 공정에 의해 제거될, 반도체 영역(114b) 내의 하드 마스크(192) 위의 제 2 반도체 물질만 형성하기 때문에]를 포함할 수 있다.
방법(176)은 하드 마스크(192) 위의 과잉 에피택시 성장된 반도체 물질을 제거하고 반도체 구조(100)의 표면을 평탄화하기 위해 CMP 등의 연마 공정을 수행함으로써 단계(186)를 포함하고, 그 결과 도 1에 나타낸 핀 피쳐(120)와 같이, 다양한 반도체 영역(114) 내에 형성되고 다중 핀 구조를 갖는 핀 피쳐(120)를 야기한다.
방법(176)은 CMP 공정 이후에 하드 마스크(192)를 제거함으로써 다른 단계(188)를 포함하고, 그 결과 도 1에 예시된 바와 같은 반도체 구조(100)를 야기한다. 대안의 실시예에 있어서, 에칭 단계 이후에 제 2 유전체(198)만은 제거되지만 제 1 유전체층(196)은 남는다. 그러므로, 핀 피쳐(120)는 제 1 유전체층(196)에 의해 분리된다. 제 1 유전체층(196) 및 핀 피쳐(120)는 반도체 기판(110)의 정상면(118)과 동일 평면을 갖는다.
핀 피쳐(120)를 형성하는데 사용되는 하드 마스크(192)는 치수 제어, 핀 프로파일 제어 및/또는 다른 고려사항을 위해 다른 방법에 의해 형성될 수 있다. 예를 들어, 리버스 톤(reverse-tone) 공정이 이후에 설명될 하드 마스크(192)를 형성하기 위해 사용된다. 반도체 구조(100)는 다양한 실시예에 따른 다른 구조를 가질 수 있다.
도 11a 내지 도 11f는 본 발명의 다양한 양상에 따라 구성된 상이한 제조 단계에서의 반도체 구조(200)의 단면도이다. 반도체 구조(200)는 반도체 구조(100)의 일실시예이다. 반도체 구조(200) 및 그 제조 방법은 도 11a 내지 도 11f를 참조하여 총괄적으로 설명된다.
도 11a에 나타낸 바와 같이, 반도체 기판(110)이 제공된다. 도 11b를 참조하면, 다양한 STI 피쳐(112)가 다양한 반도체 영역(114)을 규정하는, 반도체 기판(110) 내에 형성된다. 특히, 반도체 영역(114) 및 STI 피쳐(112)는 동일 평면 상의 정상부를 갖는다. 다양한 도핑된 피쳐가 반도체 기판(114) 내에 형성된다. 일실시예에 있어서, 도핑된 웰이 n형 도판트 또는 p형 도판트 등의 적절한 유형의 도핑 종(doping species)을 이용한 이온 주입에 의해 반도체 영역(114) 내에 형성된다. 다른 실시예에 있어서, 하나 이상의 도핑 공정이 금속-산화물-반도체 전계 트렌지스터(metal-oxide-semiconductor field effect transistor; MOSFET) 등의 전계 효과 트랜지스터용 채널을 형성하기 위한 채널 영역에 적용된다. 예를 들어, 안티-펀치-쓰루(anti-punch-through; APT) 도핑 공정이 채널 영역에 적용된다. 실리콘 산화물 등의 제 1 유전체층(196)이 반도체 기판(110) 상에 형성된다.
도 11c는 2개의 예시적인 반도체 영역 반도체 영역(114a 및 114b), n형 웰을 갖는 p형 FET용 하나 및 p형 웰을 갖는 n형 FET용 다른 하나를 포함하는 반도체 구조(200)의 다른 실시예를 예시한다. 따라서, 채널 도핑 공정은 각각 실시된다. 예를 들어, 반도체 영역(114a)은 각각의 이온 주입에 의한 n형 APT 도핑 프로파일을 포함하고, 반도체 영역(114b)은 다른 각각의 이온 주입에 의한 p형 APT 도핑 프로파일을 포함한다. 일실시예에 있어서, STI 피쳐(112)는 약 60 nm 내지 약 300 nm 사이의 범위에 있는 깊이를 갖는다.
도 11d를 참조하면, 실리콘 질화물 등의 제 2 유전체층(198)이 제 1 유전체층 상에 형성된다. 제 1 및 제 2 유전체층은 하드 마스크(192)로서 기능한다. 하드 마스크(192)는 하드 마스크(192) 내의 다양한 개구부(194)를 형성하기 위해 패터닝된다. 개구부는 핀 피쳐를 위한 다양한 영역을 규정한다. 일실시예에 있어서, 개구부(192)는 STI 피쳐 상에 구성된 하나 이상의 더미 개구부를 더 포함하여 패턴 밀도 균일성 또는 다른 제조 고려사항을 증가시킨다. 하나(또는 그 이상)의 에피택시 성장이 개구부(194) 내의 반도체 기판(110) 상에 반도체 물질을 형성하기 위해 실시된다. 그러나, 에피택시 성장은 반도체 기판(110) 상의 반도체 물질을 선택적으로 성장시킨다. 그러므로, STI 피쳐(112) 상에 구성된 더미 개구부는 에피택시 성장없이 남는다. 일실시예에 있어서, 에피택시 성장된 핀 피쳐(120)는 실리콘, 실리콘 게르마늄(SiGe), 또는 다른 적합한 반도체 물질을 포함할 수 있다. 또 다른 실시예에 있어서, 반도체 영역(114a) 내의 개구부(194)에서의 제 1 반도체 물질은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 또는 그 조합을 포함한다. 반도체 영역(114b) 내의 개구부(194)에서의 제 2 반도체 물질은 실리콘 인, 실리콘 카바이드, 실리콘 또는 그 조합을 포함한다.
도 11e를 참조하면, CMP 등의 연마 공정이 과잉 에피택시 성장된 반도체 물질(들)을 제거하기 위해 적용되어 핀 피쳐(120)을 형성한다. 본 실시예에 있어서, 제 2 유전체층(198)은 CMP 공정이 제 2 유전체층(198) 상에 정지하도록 연마 정지층으로서 기능한다.
도 11f를 참조하면, 이후에 하드 마스크(192)는 하나 이상의 에칭 공정에 의해 제거된다. 본 실시예에 있어서, 고온 인산을 이용한 습식 에칭 등의 에칭 공정에 의해 제 2 유전체(198)만 제거된다. 핀 피쳐(120)의 높이는 하드 마스크(192)의 두께에 의해 결정된다. 일실시예에 있어서, 핀 피쳐(120)의 높이는 약 15 nm 내지 약 60 nm 사이의 범위에 있다.
도 11g를 참조하면, 하나 이상의 게이트 스택(130)은 다양한 전계 효과 트랜지스터를 형성하도록 구성된 핀 피쳐(120) 상에 형성된다. 게이트 스택(130)은 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 스택(130)의 형성은 증착 및 패터닝을 포함하고, 패터닝은 리소그래피 공정 및 에칭을 더 포함한다.
도 12a 내지 도 12e는 다른 실시예에서 본 발명의 다양한 양상에 따라 구성된 상이한 제조 단계에서의 반도체 구조(210)의 단면도이다. 반도체 구조(210)는 반도체 구조(200)와 유사하고, 반도체 구조(100)의 다른 일실시예이다. 반도체 구조(210)는 상이한 반도체 물질을 갖는 2가지 유형의 핀 피쳐(120), p형 FET용 하나 및 n형 FET를 위한 다른 하나를 포함한다. 반도체 구조(210) 및 그 제조 방법은 도 12a 내지 도 12e를 참조하여 총괄하여 설명된다. 간이함을 위해 유사한 표현은 제거된다.
도 12a에 나타낸 바와 같이, 반도체 기판(110)이 제공된다. 도 12b를 참조하면, 다양한 STI 피쳐(112)가 다양한 반도체 영역(114)을 규정하는, 반도체 기판(110) 내에 형성된다. 본 실시예에 있어서, 반도체 구조(210)는 p형 FET을 위한 제 1 반도체 영역(114a) 및 n형 FET를 위한 제 2 반도체 영역(114b)을 포함한다. 특히, 반도체 영역(114) 및 STI 피쳐(112)는 동일 평면 상의 정상부를 갖는다. 도핑된 웰 및 채널 등의 다양한 도핑된 피쳐가 반도체 기판(114) 내에 형성된다. 일실시예에 있어서, n형 도핑된 웰은 n형 도핑 종을 이용한 이온 주입에 의해 제 1 반도체 영역(114a) 내에 형성되고, p형 도핑된 웰은 p형 도핑 종을 이용한 이온 주입에 의해 제 2 반도체 영역(114b) 내에 형성된다. 다른 실시예에 있어서, 하나 이상의 도핑 공정이 p형 FET용 n형 채널 및 n형 FET용 p형 채널을 형성하기 위한 채널 영역에 적용된다. 본 실시예에 있어서, 제 1 APT 도핑 공정이 n형 도판트를 이용하여 제 1 반도체 영역(114a) 내의 n형 채널에 적용되고, 제 2 APT 도핑 공정이 p형 도판트를 이용하여 제 2 반도체 영역(114b) 내의 p형 채널에 적용된다. 일실시예에 있어서, STI 피쳐(112)는 약 60 nm 내지 약 300 nm 사이의 범위에 있는 깊이를 갖는다. 실리콘 산화물 등의 제 1 유전체층(196)이 반도체 기판(110) 상에 형성된다.
도 12c를 참조하면, 실리콘 질화물 등의 제 2 유전체층(198)이 제 1 유전체층 상에 형성된다. 제 1 및 제 2 유전체층은 하드 마스크(192)로서 기능한다. 하드 마스크(192)는 하드 마스크(192) 내의 다양한 개구부(194)를 형성하기 위해 패터닝된다. 개구부는 핀 피쳐를 위한 다양한 영역을 규정한다. 일실시예에 있어서, 개구부(192)는 STI 피쳐 상에 구성된 하나 이상의 더미 개구부를 더 포함하여 패턴 밀도 균일성 또는 다른 제조 고려사항을 증가시킨다. 2개의 에피택시 성장이 제 1 반도체 물질을 이용하여 제 1 반도체 영역(114a) 내의 핀 피쳐(120)를, 제 2 반도체 물질을 이용하여 제 2 반도체 영역(114b) 내의 핀 피쳐(120)를 각각 형성하도록 실시된다. 일실시예에 있어서, 제 1 반도체 물질은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 또는 그 조합을 포함한다. 제 2 반도체 물질은 실리콘 인, 실리콘 카바이드, 실리콘 또는 그 조합을 포함한다. 에피택시 성장은 반도체 기판(110) 상에 반도체 물질을 선택적으로 성장시키고, STI 피쳐(112) 상의 더미 개구부는 에피택시 성장없이 남는다. CMP 등의 연마 공정이 과잉 에피택시 성장된 반도체 물질을 제거하기 위해 적용되고, 제 1 반도체 영역(114a) 내의 핀 피쳐(120a) 및 제 2 반도체 영역(114b) 내의 핀 피쳐(120b)를 형성한다. 본 실시예에 있어서, 제 2 유전체층(198)은 CMP 공정이 제 2 유전체층(198) 상에 정지하도록 연마 정지층으로서 기능한다.
도 12d를 참조하면, 고온 인산을 이용한 습식 에칭 등의 에칭 공정에 의해 제 2 유전체(198)가 제거된다. 핀 피쳐(120)의 높이는 하드 마스크(192)의 두께에 의해 결정된다. 일실시예에 있어서, 핀 피쳐(120)의 높이는 약 15 nm 내지 약 60 nm 사이의 범위에 있다.
도 12e를 참조하면, 하나 이상의 게이트 스택(130)은 다양한 전계 효과 트랜지스터를 형성하도록 구성된 핀 피쳐(120a 및 120b) 상에 형성된다. 게이트 스택(130)은 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 스택(130)의 형성은 증착 및 패터닝을 포함하고, 패터닝은 리소그래피 공정 및 에칭을 더 포함한다.
도 13의 (A) 내지 (N)은 하나 이상의 실시예에 따라 구성된 다양한 제조 단계에서의 반도체 구조(220)의 단면도를 예시한다. 반도체 구조(220)는 반도체 구조(100)의 또 다른 실시예이다. 반도체 구조(220) 및 그 제조 방법은 도 도 13의 (A) 내지 (N)를 참조하여 총괄하여 설명된다. 상기 언급된 바와 같이, 핀 피쳐를 형성하는데 사용되는 하드 마스크는 치수 제어, 핀 프로파일 제어 및/또는 다른 고려사항을 위해 다른 방법에 의해 형성될 수 있다. 반도체 구조(220)를 제작하는 방법은 리버스-톤 공정을 포함하는 핀 피쳐 형성을 위해 하드 마스크를 형성하는 것을 포함한다. 간이함을 위해, 유사한 표현은 제거되고, 그들 도면에서 상세 표시없이 유사한 참조번호가 사용된다.
도 13의 (A)에 나타낸 바와 같이, 반도체 기판(110)이 제공된다. 도 13의 (A)를 여전히 참조하면, 다양한 STI 피쳐(112)가 다양한 반도체 영역(114)을 규정하는, 반도체 기판(110) 내에 형성된다. 특히, 반도체 영역(114) 및 STI 피쳐(112)는 동일 평면 상의 정상부를 갖는다.
도 13의 (A)를 참조하면, 다양한 도핑된 피쳐가 반도체 영역(114) 상에 형성된다. 일실시예에 있어서, 도핑된 웰이 n형 도판트 또는 p형 도판트 등의 적절한 유형의 도핑 종을 이용한 이온 주입에 의해 반도체 영역(114) 내에 형성된다. 다른 실시예에 있어서, 하나 이상의 도핑 공정이 MOSFET 등의 전계 효과 트랜지스터용 채널을 형성하기 위한 채널 영역에 적용된다. 예를 들어, APT 도핑 공정이 채널 영역에 적용된다. 실리콘 산화물 등의 유전체층(221)이 반도체 기판(110) 상에 형성된다.
도 13의 (B)를 참조하면, 각각의 유전체 물질의 제 1 하드 마스크(222) 및 제 2 하드 마스크(224)가 제 1 유전체층(221) 상에 형성된다. 제 1 하드 마스크(222)가 형성될 핀 피쳐의 높이를 규정한다.
도 13의 (C)를 참조하면, 패터닝된 레지스트층(225)은 리소그래피 공정에 의해 형성되고, 제 2 하드 마스크(224)를 패터닝하기 위해 사용된다.
도 13의 (D)를 참조하면, 제 2 하드 마스크(224)는 패터닝된 레지스트층(225)을 에칭 마스크로서 이용하는 에칭 공정에 의해 패터닝된다. 이후에, 패터닝된 레지스트층(225)은 습식 박리 또는 플라즈마 애싱에 의해 제거된다.
도 13의 (E)를 참조하면, 스페이서(226)는 증착 및 이방성 에칭을 포함한 절차에 의해 패터닝된 제 2 하드 마스크(224)의 측벽 상에 형성된다. 스페이서(226)는 제 2 마스크(224)와 상이한 하나 이상의 유전체 물질을 포함한다.
도 13의 (F)를 참조하면, 패터닝된 제 2 하드 마스크(224)는 스페이서(226)은 남아있으면서 제 2 하드 마스크(224)를 선택적으로 제거하도록 조정된 에칭 공정에 의해 제거된다.
도 13의 (G)를 참조하면, 다른 유전체층(228)이 저부 반사 방지 코팅(bottom anti-reflective coating; BARC) 또는 스핀 온 글라스(spin-on glass; SOG) 등의 적합한 물질을 이용하여 스페이서(226) 및 제 1 하드 마스크(222) 상에 형성된다.
도 13의 (H)를 참조하면, 유전체층(228)은 스페이서(226)의 정상면이 CMP 및 에치 백(etch back)을 포함한 절차에 의해 노출되도록 부분적으로 제거될 수 있다.
도 13의 (I)를 참조하면, 스페이서(226)는 스페이서(226)를 부분적으로 제거하는 에칭 공정에 의해 제거되어, 결과적으로 유전체층(228)이 다양한 개구부를 갖도록 패터닝된다.
도 13의 (J)를 참조하면, 제 1 하드 마스크(222)는 유전체층(228)을 에칭 마스크로서 이용하는 에칭 공정에 의해 패터닝된다. 에칭 공정은 유전체층(228)의 개구부를 통하여 제 1 하드 마스크(224)를 선택적으로 에칭한다. 유전체층(228)은 에칭 공정 동안에 부분적으로 소모될 수 있다.
도 13의 (K)를 참조하면, 유전체층(221)은 반도체 기판(110)이 개구부 내에서 노출되도록 제 1 하드 마스크(222)의 개구부를 통하여 에칭된다. 유전체층(228)도 동일한 에칭 공정에 의해 제거된다.
도 13의 (L)을 참조하면, 에피택시 성장이 제 1 하드 마스크(222)의 개구부 내의 반도체 기판(110) 상에 반도체 물질을 성장시키기 위해 실시된다. 반도체 물질은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 반도체 물질을 포함한다. 에피택시 성장은 반도체 기판(110) 상의 반도체 물질을 선택적으로 성장시킨다. 다른 실시예에 있어서, 2개의 에피택시 성장이 p형 FET를 위한 하나의 반도체 영역에서 제 1 반도체 물질을, n형 FET를 위한 제 2 반도체 영역에서 제 2 반도체 물질을 각각 성장시키도록 수행된다. 제 1 반도체 물질은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 또는 그 조합을 포함한다. 제 2 반도체 물질은 제 1 반도체 물질과 상이하고, 실리콘 인, 실리콘 카바이드, 실리콘 또는 그 조합을 포함한다.
도 13의 (M)을 참조하면, CMP 등의 연마 공정이 과잉 에피택시 성장된 반도체 물질(들)을 제거하기 위해 적용되어 핀 피쳐(120)을 형성한다. 본 실시예에 있어서, 제 1 하드 마스크(222)는 CMP 공정이 제 1 하드 마스크(222) 상에 정지하도록 연마 정지층으로서 기능한다.
도 13의 (N)을 참조하면, 이후에 제 1 하드 마스크(222)는 하나 이상의 에칭 공정에 의해 제거된다. 본 실시예에 있어서, 고온 인산을 이용한 습식 에칭 등의 에칭 공정에 의해 제 1 하드 마스크(222)만 제거된다. 유전체층(221)은 핀 피쳐(120) 사이의 에리어 내의 반도체 기판(110) 상에 남는다.
다른 제조 단계가 방법의 동작들 이전, 동안 및 이후에 실시될 수 있다. 예를 들어, 하나 이상의 게이트 스택이 다양한 전계 효과 트랜지스터를 형성하도록 구성된 핀 피쳐(120) 상에 형성된다. 게이트 스택은 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 스택의 형성은 증착 및 패터닝을 포함하고, 패터닝은 리소그래피 공정 및 에칭을 더 포함한다.
도 14a 내지 도 14h는 다른 실시예에 따라 구성된 다양한 제조 단계에서의 반도체 구조(230)의 단면도를 예시한다. 반도체 구조(230)는 반도체 구조(100)의 또 다른 실시예이다. 반도체 구조(230) 및 그 제조 방법은 총괄하여 이하 상세하게 설명된다. 특히, 반도체 구조(230)를 제작하는 방법은 리버스-톤 공정을 포함하는 핀 피쳐 형성을 위해 하드 마스크를 형성하는 것을 포함한다. 간이함을 위해서 그들 도면에서 유사한 참조번호가 사용된다.
도 14a에 나타낸 바와 같이, 반도체 기판(110)이 제공된다. 도 14a를 여전히 참조하면, 다양한 STI 피쳐(112)가 다양한 반도체 영역(114)을 규정하는, 반도체 기판(110) 내에 형성된다. 특히, 반도체 영역(114) 및 STI 피쳐(112)는 동일 평면 상의 정상부를 갖는다.
도 14a를 참조하면, 다양한 도핑된 피쳐가 반도체 영역(114) 내에 형성된다. 일실시예에 있어서, 도핑된 웰이 n형 도판트 또는 p형 도판트 등의 적절한 유형의 도핑 종을 이용한 이온 주입에 의해 반도체 영역(114) 내에 형성된다. 다른 실시예에 있어서, 하나 이상의 도핑 공정이 MOSFET 등의 전계 효과 트랜지스터용 채널을 형성하기 위한 채널 영역에 적용된다. 예를 들어, APT 도핑 공정이 채널 영역에 적용된다.
제 1 유전체층(232)(예를 들어, 실리콘 산화물) 및 제 2 유전체 물질(234)(예를 들어, 실리콘 질화물)이 열 산화 및/또는 CVD 등의 적절한 기술에 의해 반도체 기판(110) 상에 형성된다. 일실시예에 있어서, 제 1 유전체층(222)은 약 20 옹스트롬 내지 약 300 옹스트롬 사이의 범위에 있는 두께를 갖는 실리콘 산화물이다. 다른 실시예에 있어서, 제 2 유전체층(224)은 핀 피쳐의 높이로 조정되는 두께를 갖는 실리콘 질화 산화물을 포함한다.
하드 마스크층(236)은 CVD 등의 기술을 이용하여 적합한 유전체층을 이용하여 제 2 유전체층(224) 상에 형성된다. 패터닝된 레지스트층(238)은 일실시예에 따른 스핀 코팅, 노광, 노광후 베이킹, 현상 및 다른 베이킹/세정 단계를 포함한 리소그래피 공정에 의해 하드 마스크층(236) 상에 형성된다.
도 14b를 참조하면, 하드 마스크층(236)은 패터닝된 레지스트층(238)을 에칭 마스크로서 이용하는 에칭 공정에 의해 패터닝된다. 이후에, 패터닝된 레지스트층(238)은 습식 박리 또는 플라즈마 애싱에 의해 제거된다. 스페이서(226)는 증착 및 이방성 에칭을 포함한 절차에 의해 패터닝된 하드 마스크(236)의 측벽 상에 형성된다. 스페이서(226)는 하드 마스크층(236)과 상이한 하나 이상의 유전체 물질을 포함한다.
도 14c를 참조하면, 패터닝된 하드 마스크층(236)은 스페이서(226)은 남아있으면서 하드 마스크층(236)을 선택적으로 제거하도록 조정된 에칭 공정에 의해 제거된다. 다른 유전체층(228)이 BARC 또는 SOG 등의 적합한 물질을 이용하여 스페이서(226) 및 제 2 유전체층(234) 상에 형성된다. 유전체층(228)은 스페이서(226)의 정상면이 일실시예에 따른 CMP 및 에치 백을 포함한 절차에 의해 노출되도록 리세싱된다.
도 14d를 참조하면, 스페이서(226)는 스페이서(226)를 부분적으로 제거하는 에칭 공정에 의해 제거되어, 결과적으로 유전체층(228)이 다양한 개구부를 갖도록 패터닝된다.
도 14e를 참조하면, 제 1 유전체층(232) 및 제 2 유전체층(234)은 유전체층(228)을 에칭 마스크로서 이용하는 에칭 공정에 의해 패터닝된다. 에칭 공정은 유전체층(228)의 개구부를 통하여 제 1 및 제 2 유전체층을 선택적으로 에칭하여, 결과적으로 제 1 및 제 2 유전체층(232 및 234) 내에 개구부(또는 트렌치)(240)를 형성한다. 본 실시예에 있어서, 트렌치(240)는 테이퍼 프로파일을 갖는다.
일실시예에 있어서, 에칭 공정은 제 2 유전체층(224) 및 제 1 유전체층(222)을 각각 선택적으로 에칭하는 2개의 에칭 단계를 포함한다. 특히, 2개의 에칭 단계는 개구부(240)가 적절한 단면 프로파일을 갖도록 조정되도록 이방성 또는 등방성 에칭 효과를 가도록 조정된다.
다른 실시예에 있어서, 에칭 공정은 핀 피쳐의 단면 프로파일을 결정할 개구부(240)의 프로파일을 조정하는데 보다 자유를 제공하기 위한 3개의 에칭 단계를 포함한다. 또 다른 예에 있어서, 3개의 유전체층이 반도체 기판(110) 상에 형성되도록 이용되고, 3개의 유전체층 각각을 에칭하기 위해 조정된 3개의 에칭 단계를 포함할 수 있는 에칭 공정에 의해 유전체층(228)을 에칭 마스크로서 사용하여 패터닝된다.
도 14f를 참조하면, 유전체층(228)이 에칭 공정에 의해 제거된다. 패터닝된 제 1 및 제 2 유전체층(232 및 234)은 또한 제 1 및 제 2 유전체층 중 하나를 선택적으로 에칭하기 위해 습식 에칭과 같은 하나 이상의 추가의 에칭 단계에 의해 트리밍 또는 수정될 수 있다.
도 14g를 참조하면, 에피택시 성장이 제 1 하드 마스크(222)의 개구부 내의 반도체 기판(110) 상에 반도체 물질을 성장시키기 위해 실시된다. 반도체 물질은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 반도체 물질을 포함한다. 에피택시 성장은 반도체 기판(110) 상의 반도체 물질을 선택적으로 성장시킨다. 다른 실시예에 있어서, 2개의 에피택시 성장이 p형 FET를 위한 하나의 반도체 영역에서 제 1 반도체 물질을, n형 FET를 위한 제 2 반도체 영역에서 제 2 반도체 물질을 각각 성장시키도록 수행된다. 제 1 반도체 물질은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄, 실리콘 또는 그 조합을 포함한다. 제 2 반도체 물질은 제 1 반도체 물질과 상이하고, 실리콘 인, 실리콘 카바이드, 실리콘 또는 그 조합을 포함한다.
CMP 등의 연마 공정이 과잉 에피택시 성장된 반도체 물질(들)을 제거하기 위해 적용되어 핀 피쳐(120)을 형성한다. 본 실시예에 있어서, 제 2 유전체층(234)은 CMP 공정이 제 1 하드 마스크(222) 상에 정지하도록 연마 정지층으로서 기능한다.
도 14h를 참조하면, 이후에 제 2 하드 마스크(234)는 하나 이상의 에칭 공정에 의해 제거된다. 본 실시예에 있어서, 핀 피쳐(120) 사이의 에리어 내의 반도체 기판(110) 상에 제 1 유전체층(232)은 남아있는 반면에 제 2 유전체층(234)만 제거된다.
다른 제조 단계가 방법의 동작들 이전, 동안 및 이후에 실시될 수 있다. 일실시예에 있어서, 하나 이상의 게이트 스택이 다양한 전계 효과 트랜지스터를 형성하도록 구성된 핀 피쳐(120) 상에 형성된다. 게이트 스택은 게이트 유전체층 및 게이트 전극층을 포함한다. 게이트 스택의 형성은 증착 및 패터닝을 포함하고, 패터닝은 리소그래피 공정 및 에칭을 더 포함한다.
다른 실시예에 있어서, 방법은 소스 및 드레인을 형성하기 위한 다른 절차를 포함한다. 예를 들어, 소스 및 드레인 영역은 다양한 이온 주입 공정에 의해 형성된 경도핑 드레인(LDD) 영역 및 중도핑 소스 및 드레인(S/D) 피쳐를 포함하고, 총괄적으로 소스 및 드레인 영역이라 한다. 반도체 영역(114)이 n형 FET 및 p형 FET 모두를 포함할 때, 소스 및 드레인 영역은 적절한 도핑 종을 이용하여 각각 n형 FET 및 p형 FET를 위해 형성된다. nFET를 위한 일례에 있어서, LDD 피쳐는 경도핑 도즈를 이용한 이온 주입에 의해 형성된다. 이후에, 스페이서가 증착 및 플라즈마 에칭과 같은 이방성 에칭에 의해 형성된다. 이어서, 중도핑 S/D 피쳐는 중도핑 도즈를 이용한 이온 주입에 의해 형성된다. pFET의 다양한 소스 및 드레인 피쳐는 반대의 도핑 유형이지만 그것과 유사한 절차에서 형성될 수 있다. nFET 및 pFET 모두를 위한 다양한 드레인 및 소스 피쳐를 형성하기 위한 절차의 일실시예에 있어서, pFET의 영역이 패터닝된 포토레지스트층에 의해 커버되는 동안에 nFET의 LDD 피쳐가 이온 주입에 의해 형성되고; nFET의 영역이 패터닝된 포토레지스트층에 의해 커버되는 동안에 pFET의 LDD 피쳐가 이온 주입에 의해 형성되고; 이어서 증착 및 에칭에 의해 스페이서가 nFET 게이트 스택 및 pFET 게이트 스택에 형성되고; pFET의 영역이 다른 패터닝된 포토레지스트층에 의해 커버되는 동안에 nFET의 S/D 피쳐가 이온 주입에 의해 형성되고; nFET의 영역이 다른 패터닝된 포토레지스트층에 의해 커버되는 동안에 pFET의 S/D 피쳐가 이온 주입에 의해 형성된다. 일실시예에 있어서, 고온 어닐링 공정이 소스 및 드레인 영역 내의 다양한 도핑 종을 활성화하기 위해 후속된다.
또 다른 실시예에 있어서, 층간 유전체(inter-level dielectric; ILD)층이 반도체 기판(110) 상에 형성된다. ILD층은 실리콘 산화물, 로우-k 유전체 물질, 다른 적합한 유전체 물질 또는 그 조합을 포함한다. ILD층은 CVD 등의 적합한 기술에 의해 형성된다. 예를 들어, 고밀도 플라즈마 CVD가 ILD층을 형성하기 위해 구현될 수 있다.
또 다른 실시예에 있어서, 방법은 기능 회로를 형성하기 위해 다양한 디바이스(다양한 다중 핀 디바이스를 포함)를 결합하도록 설계된 다양한 상호접속 피쳐를 형성하기 위한 절차를 더 포함한다. 상호접속 피쳐는 콘택트 및 비아와 같은 수직 상호접속, 및 금속선과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피쳐가 구리, 텅스텐, 및 실리사이드를 포함한 다양한 도전성 물질을 이용할 수 있다. 일례에 있어서, 다마신 공정이 구리 기반의 다층 상호접속 구조를 형성하기 위해 사용된다. 다른 실시형태에 있어서, 텅스텐은 콘택트 홀에서 텅스텐 플러그를 형성하기 위해 사용된다. 다른 예에 있어서, 감소된 접촉 저항을 위한 소스 및 드레인 영역 상의 다양한 콘택트를 형성하기 위해 실리사이드가 사용된다.
다른 실시예에 있어서, pFET은 향상된 캐리어 이동성 및 향상된 디바이스 성능을 위한 스트레인드 구조를 갖는다. 실시예의 발전에서, 실리콘 게르마늄(SiGe)이 적절한 스트레스 효과를 성취하기 위해 pFET의 소스 및 드레인 영역에서 형성된다. 다른 실시예에 있어서, nFET은 향상된 캐리어 이동성 및 향상된 디바이스 성능을 위한 스트레인드 구조를 갖는다. 실시예의 발전에서, 실리콘 카바이드(SiC)가 적절한 스트레스 효과를 성취하기 위해 nFET의 소스 및 드레인 영역에서 형성된다.
본 개시는 향상된 성능을 위해 다중 핀 디바이스가 통합되는 다양한 애플리케이션에서 사용될 수 있다. 일례에 있어서, 다중 핀 디바이스는 스태틱 랜덤 액세스 메모리(SRAM) 셀을 형성하는데 사용될 수 있다. 다른 예에 있어서, 다중 핀 디바이스가 논리 회로, 다이나믹 랜덤 액세스 메모리(DRAM), 플래시 메모리, 또는 이미지 센서 등의 다양한 집적 회로에 통합될 수 있다.
상기는 여러 실시예의 피쳐를 개략적으로 서술하였다. 당업자는 본 개시를 기초로서 여기에 개시된 실시형태들과 동일한 목적을 수행하고 동일한 이점를 성취하는 다른 공정 및 구조들을 설계하거나 수정하는 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 전계 효과 트랜지스터(field effect transistor; FET) 구조에 있어서,
    반도체 기판 내에 형성된 쉘로우 트렌치 격리(shallow trench isolation; STI) 피쳐;
    상기 STI 피쳐에 의해 서로로부터 격리되어 상기 반도체 기판 내에서 규정된 복수의 반도체 영역; 및
    상기 반도체 기판의 반도체 영역 중 하나에 배치된 제 1 반도체 물질의 다중 핀(multi-fin) 활성 영역
    을 포함하는 전계 효과 트랜지스터(FET) 구조.
  2. 제 1 항에 있어서,
    상기 다중 핀 활성 영역은 제 1 방향으로 배향되고, 상기 제 1 방향과 직교하는 제 2 방향으로 서로로부터 이격된 제 1 반도체 물질의 복수의 핀 피쳐를 포함하는 것인 전계 효과 트랜지스터(FET) 구조.
  3. 제 2 항에 있어서,
    상기 STI 피쳐와 상기 반도체 기판의 반도체 영역은 동일 평면 상의 정상면을 갖고;
    상기 다중 핀 활성 영역은 상기 정상면 상에 배치되는 것인 전계 효과 트랜지스터(FET) 구조.
  4. 제 3 항에 있어서,
    상기 다중 핀 활성 영역 상에 형성된 FET로서,
    상기 다중 핀 활성 영역의 핀 피쳐 상부에 배치된 게이트;
    상기 핀 피쳐에서 규정되고 상기 게이트 아래에 놓인 채널 영역으로서, 정상부와 2개의 대향하는 측벽부를 갖는 상기 채널 영역; 및
    상기 핀 피쳐 내에 형성되고 상기 게이트의 측면에 배치되는 소스 및 드레인
    을 포함하는 상기 FET를 더 포함하는 전계 효과 트랜지스터(FET) 구조.
  5. 제 1 항에 있어서,
    상기 다중 핀 활성 영영 상에 적어도 부분적으로 형성된 복수의 FET로서, 2개의 교차 결합된(cross-coupled) 인버터를 형성하도록 구성되어 전기적으로 접속된 상기 복수의 FET을 더 포함하는 전계 효과 트랜지스터(FET) 구조.
  6. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 구조 형성 방법에 있어서,
    제 1 반도체 물질의 반도체 기판 내에 복수의 쉘로우 트렌치 격리(shallow trench isolation; STI) 피쳐를 형성함으로써 상기 STI 피쳐에 의해 서로로부터 분리된 복수의 벌크-반도체 에리어를 규정하는 단계;
    상기 벌크-반도체 에리어 중 하나 내의 복수의 개구부를 갖도록 패터닝된 제 1 하드 마스크층을 상기 반도체 기판 상에 형성하는 단계; 및
    상기 제 1 하드 마스크층의 복수의 개구부 내의 상기 반도체 기판 상에 제 2 반도체 물질을 에피택시 성장시킴으로써 상기 벌크-반도체 에리어 중 하나 내의 다중 핀 피쳐를 갖는 다중 핀 활성 영역을 형성하는 단계
    를 포함하는 핀 전계 효과 트랜지스터(FinFET) 구조 형성 방법.
  7. 제 6 항에 있어서,
    상기 에피택시 성장시키는 단계 이후에 상기 제 2 반도체 물질에 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행하는 단계; 및
    이후에 상기 제 1 하드 마스크층을 제거하는 단계
    를 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 구조 형성 방법.
  8. 제 6 항에 있어서,
    상기 제 1 하드 마스크층을 형성하는 단계는,
    상기 반도체 기판 상에 유전체 물질층을 형성하는 단계;
    상기 반도체 기판 상에 복수의 유전체 메사(mesa)를 형성하기 위해 상기 유전체 물질층을 패터닝하는 단계;
    상기 유전체 메사의 측벽 상에 스페이서 피쳐를 형성하는 단계; 및
    상기 유전체 메사를 제거하는 단계
    를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET) 구조 형성 방법.
  9. 제 8 항에 있어서,
    리버스-톤(reverse-tone) 공정으로서,
    상기 스페이서 피쳐에 의해 규정된 개구부 내에서 상기 반도체 기판 상에 물질층을 형성하는 단계; 및
    상기 스페이서 피쳐를 제거하는 단계
    를 포함하는 상기 리버스-톤 공정을 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 구조 형성 방법.
  10. 제 6 항에 있어서,
    상기 제 1 하드 마스크층을 형성하는 단계 이전에 상기 반도체 기판 상의 제 1 유전체층 및 상기 제 1 유전체층 상의 제 2 유전체층을 형성하는 단계; 및
    상기 제 1 하드 마스크 층의 개구부를 통하여 제 2 하드 마스크층 및 제 1 하드 마스크층을 에칭하는 단계
    를 더 포함하고,
    상기 에피택시 성장시키는 단계는 상기 제 1 유전체층 및 상기 제 2 유전체층의 개구부 내에 상기 제 2 반도체 물질을 성장시키는 단계를 포함하는 것인 핀 전계 효과 트랜지스터(FinFET) 구조 형성 방법.
KR1020120097084A 2012-06-14 2012-09-03 ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법 KR101441747B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/523,658 US8969974B2 (en) 2012-06-14 2012-06-14 Structure and method for FinFET device
US13/523,658 2012-06-14

Publications (2)

Publication Number Publication Date
KR20130140523A true KR20130140523A (ko) 2013-12-24
KR101441747B1 KR101441747B1 (ko) 2014-09-17

Family

ID=49755110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120097084A KR101441747B1 (ko) 2012-06-14 2012-09-03 ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법

Country Status (3)

Country Link
US (2) US8969974B2 (ko)
KR (1) KR101441747B1 (ko)
TW (1) TWI556441B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200003737A (ko) * 2018-07-02 2020-01-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130102399A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9564367B2 (en) * 2012-09-13 2017-02-07 Globalfoundries Inc. Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9064725B2 (en) * 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US9029940B2 (en) 2013-01-18 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell
US8754470B1 (en) 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9299699B2 (en) * 2013-03-13 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate and complementary varactors in FinFET process
US9087724B2 (en) * 2013-03-21 2015-07-21 International Business Machines Corporation Method and structure for finFET CMOS
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures
US9252272B2 (en) * 2013-11-18 2016-02-02 Globalfoundries Inc. FinFET semiconductor device having local buried oxide
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136384B2 (en) 2013-12-05 2015-09-15 Stmicroelectronics, Inc. Method for the formation of a FinFET device having partially dielectric isolated Fin structure
US9601381B2 (en) * 2013-12-05 2017-03-21 Stmicroelectronics (Crolles 2) Sas Method for the formation of a finFET device with epitaxially grown source-drain regions having a reduced leakage path
US9391077B2 (en) 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
US9564530B2 (en) 2014-06-23 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9496257B2 (en) 2014-06-30 2016-11-15 International Business Machines Corporation Removal of semiconductor growth defects
KR102347185B1 (ko) 2015-02-03 2022-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9673056B2 (en) 2015-03-16 2017-06-06 International Business Machines Corporation Method to improve finFET cut overlay
KR102318393B1 (ko) 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9799771B2 (en) * 2015-04-20 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
KR102460718B1 (ko) 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102310081B1 (ko) 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
CN107615490B (zh) * 2015-06-26 2022-02-11 英特尔公司 在牺牲核上经由包覆的晶体管鳍形成
TWI671819B (zh) 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US9330984B1 (en) * 2015-07-08 2016-05-03 International Business Machines Corporation CMOS fin integration on SOI substrate
US9805987B2 (en) * 2015-09-04 2017-10-31 International Business Machines Corporation Self-aligned punch through stopper liner for bulk FinFET
US9780199B2 (en) * 2015-09-23 2017-10-03 United Microelectronics Corp. Method for forming semiconductor device
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9805935B2 (en) 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US10468310B2 (en) * 2016-10-26 2019-11-05 Globalfoundries Inc. Spacer integration scheme for FNET and PFET devices
US10032665B2 (en) 2016-11-30 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor device
US10381348B2 (en) * 2017-01-10 2019-08-13 International Business Machines Corporation Structure and method for equal substrate to channel height between N and P fin-FETs
US10020307B1 (en) * 2017-02-10 2018-07-10 Globalfoundries Inc. Integrated circuit structure including laterally recessed source/drain epitaxial region and method of forming same
TWI713219B (zh) 2017-04-24 2020-12-11 聯華電子股份有限公司 半導體元件及其製作方法
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
US10636910B2 (en) 2017-05-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method of forming the same
US10692788B2 (en) 2017-08-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Device to decrease flicker noise in conductor-insulator-semiconductor (CIS) devices
US10529617B2 (en) * 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
US10658482B2 (en) 2017-11-01 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Plate design to decrease noise in semiconductor devices
TWI694593B (zh) * 2018-04-17 2020-05-21 聯華電子股份有限公司 半導體記憶元件的製作方法
KR102593758B1 (ko) 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치
US10714432B1 (en) 2019-03-25 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Layout to reduce noise in semiconductor devices
US11522073B2 (en) * 2020-10-27 2022-12-06 Taiwan Semicondutor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
KR20220103460A (ko) 2021-01-15 2022-07-22 삼성전자주식회사 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
EP2073256A1 (en) * 2007-12-20 2009-06-24 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for fabricating a semiconductor device and the semiconductor device made thereof
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US8778754B2 (en) 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8624320B2 (en) * 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US9105660B2 (en) * 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8481341B2 (en) * 2011-11-05 2013-07-09 Tokyo Electron Limited Epitaxial film growth in retrograde wells for semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200003737A (ko) * 2018-07-02 2020-01-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US11171059B2 (en) 2018-07-02 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Also Published As

Publication number Publication date
TW201351654A (zh) 2013-12-16
US9196543B2 (en) 2015-11-24
US20130334614A1 (en) 2013-12-19
KR101441747B1 (ko) 2014-09-17
US20150235905A1 (en) 2015-08-20
US8969974B2 (en) 2015-03-03
TWI556441B (zh) 2016-11-01

Similar Documents

Publication Publication Date Title
KR101441747B1 (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법
US10658247B2 (en) FinFET devices and methods of forming
US9679992B2 (en) FinFET device and method
US9865592B2 (en) Method for FinFET integrated with capacitor
US9257344B2 (en) FinFETs with different fin height and EPI height setting
US8878308B2 (en) Multi-fin device by self-aligned castle fin formation
KR101435710B1 (ko) 고밀도 게이트 디바이스 및 방법
US10037924B2 (en) Fin-FET device and fabrication method thereof
TWI699885B (zh) 半導體結構與其製作方法
US9741716B1 (en) Forming vertical and horizontal field effect transistors on the same substrate
TWI509736B (zh) 半導體結構及其形成方法
KR101412906B1 (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
US20150187767A1 (en) Semiconductor structures providing electrical isolation
US9337269B2 (en) Buried-channel FinFET device and method
US10608121B2 (en) FinFET transistor gate and epitaxy formation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170830

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190829

Year of fee payment: 6