TWI713219B - 半導體元件及其製作方法 - Google Patents
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Abstract
本發明提供一種半導體元件及其製作方法。半導體元件包括基底、圖案化導電層以及磊晶層。基底包括第一鰭狀結構以及第二鰭狀結構，分別從基底的上表面突出，且第二鰭狀結構具有一凹陷。圖案化導電層設置於基底上，並覆蓋第一鰭狀結構的第一端點。磊晶層設置於凹陷中，且第一鰭狀結構的第一端點與磊晶層的第二端點朝向第一方向。
Description
本發明係關於一種半導體元件及其製作方法，尤指一種可檢視虛置閘極與鰭狀結構一端點之間的相對位置的半導體元件及其製作方法。
近年來，隨著電晶體元件尺寸持續地縮小，習知平面(planar)電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之電晶體元件，例如鰭狀場效電晶體(fin field effect transistor，Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。
傳統製作鰭狀場效電晶體元件的方法需先於半導體基底中形成鰭狀線，然後再將鰭狀線切割成所欲的鰭狀結構，以作為電晶體元件的源極、汲極及通道區。然而，有些鰭狀線在切割後所形成的鰭狀結構的間距會高達70奈米，甚至幾微米，如此超出掃描式電子顯微鏡(scanning electrode microscope,SEM)的偵測範圍，使得此間距無法即時被量測。由於鰭狀結構的端點在切割完之後會覆蓋虛置閘極，因此當此間距在切割時有產生誤差時，所形成的虛置閘極容易未能覆蓋鰭狀結構的端點，進而產生無法正常運作的電晶體元件。雖然上述間距可透過穿透式電子顯微鏡來檢測，但穿透式電子顯微鏡耗費耗時，會導致製程複雜化，並提高製作成本。
本發明的目的之一在於提供一種半導體元件及其製作方法，以檢測切割鰭狀線的製程，並降低製作成本。
本發明的一實施例提供一種半導體元件，其包括基底、圖案化導電層以及第一磊晶層。基底包括一第一鰭狀結構以及一第二鰭狀結構，分別從基底的上表面突出，其中第一鰭狀結構與第二鰭狀結構分別沿著一第一方向延伸，且第一鰭狀結構與第二鰭狀結構沿著一第二方向排列，且其中第一鰭狀結構具有一第一端點，第二鰭狀結構具有一第一凹陷。圖案化導電層設置於基底上，其中圖案化導電層覆蓋第一鰭狀結構的第一端點。第一磊晶層設置於第一凹陷中，並具有一第二端點，且第一端點與第二端點朝向第一方向。
本發明的另一實施例提供一種半導體元件的製作方法，包括下列步驟。首先，提供一基底包括一第一鰭狀線以及一第二鰭狀線，分別從基底的上表面突出，其中第一鰭狀線與第二鰭狀線分別沿著一第一方向延伸，且第一鰭狀線與第二鰭狀線沿著一第二方向排列。進行一鰭狀線切割製程，切割第一鰭狀線與第二鰭狀線，以分別形成一第一鰭狀結構與一第二鰭狀結構，其中第一鰭狀結構具有一第一端點，第二鰭狀結構具有一第二端點，且第一端點與第二端點朝向第一方向。於基底上形成一圖案化導電層，其中圖案化導電層覆蓋第一鰭狀結構的第一端點，且圖案化導電層不覆蓋第二鰭狀結構的第二端點。
於本發明半導體元件的製作方法中，透過在形成圖案化導電層之後暴露出鰭狀結構中之一者的一端點可檢測用以定義此端點的切割開口與用以定義虛置閘極位置的第一微影暨蝕刻製程所形成的遮罩圖案的相對關係，進而可減少製造出不良半導體元件的機率，並降低製作成本。
100:半導體元件
102:基底
104:氧化矽層
106:氮化矽層
108:氧化矽層
FL:鰭狀線
FL1:第一鰭狀線
FL2:第二鰭狀線
FL3:第三鰭狀線
D1:第一方向
D2:第二方向
PM1:第一圖案化遮罩
ST:淺溝槽
IN1:第一絕緣層
IN2:第二絕緣層
PM2:第二圖案化遮罩
SOP:條狀開口
PM3:第三圖案化遮罩
COP、COP1:切割開口
FS:鰭狀結構
FS1:第一鰭狀結構
FS2:第二鰭狀結構
FS3:第三鰭狀結構
FS4:第四鰭狀結構
FS5:第五鰭狀結構
E1:第一端點
E2:第二端點
E3:第三端點
E4:第四端點
E5:第五端點
E6:第六端點
E7:第七端點
GP1:第一群組
GP2:第二群組
IN3:第三絕緣層
IN4:第四絕緣層
DL:介電材料層
CL:導電層
HM:硬遮罩層
HMP1、HMP1’:第一硬遮罩圖案
OP1:第一開口
HMP2:第二硬遮罩圖案
OP2:第二開口
PCL:圖案化導電層
GE、GE1:閘極
DE、DE1、DE2、DE3:虛置閘極
S1、S2、S3、S4:側邊
PDL:圖案化介電層
DFS1、DFS2:虛置鰭狀結構
G:間隔
W:寬度
R1:第一凹陷
R2:第二凹陷
R3:第三凹陷
EP1:第一磊晶層
EP2:第二磊晶層
EP3:第三磊晶層
ILD:層間介電層
CT:接觸插塞
SP:間隙壁
第1圖至第15圖繪示了本發明一實施例的半導體元件的製作方法示意圖。
第16圖繪示了本發明另一實施例形成第一硬遮罩圖案的方法示意圖。
第17圖與第18圖分別繪示本發明其他實施例的半導體元件的俯視示意圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
請參考第1圖至第15圖，其繪示了本發明一實施例的半導體元件的製作方法示意圖，其中第2圖為沿著第1圖的剖線A-A’的剖視示意圖，第6圖為沿著第5圖的剖線B-B’的剖視示意圖，第11圖為沿著第10圖的剖線C-C’的剖視示意圖，第12圖為沿著第10圖的剖線D-D’的剖視示意圖，第13圖繪示了本發明一實施例的半導體元件的俯視示意圖，第14圖為沿著第13圖的剖線E-E’的剖視示意圖，第15圖為沿著第13圖的剖線F-F’的剖視示意圖。如第1圖所示，首先提供一基底102。基底102可例如是矽基底、含矽基底或矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底，但本發明不限於此。基底102可包括複數條鰭狀線FL，分別突出於基底102的上表面，其中各鰭狀線FL分別沿著第一方向D1延伸，且鰭狀線FL沿著第二方向D2排列。鰭狀線FL可例如透過自對準雙圖案化(self-aligned double patterning,SADP)方式形成於基底102的上表面。舉例而言，形成鰭狀線FL的方式可先透過一微影暨蝕刻製程在基底102上形成複數個圖案化犧牲層(圖未示)，依序進行沉積及蝕刻製程，以於各圖案化犧牲層的側壁形成犧牲間隙壁，接著去除圖案化犧牲層，然後進行蝕刻製程，使得犧牲間隙壁的圖案被轉移至
單層或多層結構的第一圖案化遮罩PM1，之後再經過蝕刻製程，將第一圖案化遮罩PM1的圖案轉移至下方的基底102中，如此可形成複數個淺溝槽(shallow trench)ST，同時定義出各鰭狀線FL，但本發明不以此為限。第一圖案化遮罩PM1可例如包含由氧化矽層104、氮化矽層106以及氧化矽層108所組成的多層結構，但不限於此。
於本實施例中，於形成各鰭狀線FL之後，可選擇性於未被第一圖案化遮罩PM1遮蓋的基底102表面上形成第一絕緣層IN1，也就是於各淺溝槽ST的側壁與底部形成第一絕緣層IN1。第一絕緣層IN1的形成方式可例如包括利用臨場蒸氣產生技術(in situ steam generation,ISSG)的熱氧化製程，且第一絕緣層IN1可包括氧化矽或其他介電材料，但不限於此。於另一實施例中，第一絕緣層IN1也可透過原子層沉積(atomic layer deposition,ALD)製程形成。於又一實施例中，第一圖案化遮罩PM1也可在形成第一絕緣層IN1之前先移除，使得第一絕緣層IN1除了形成於各淺溝槽ST的側壁與底部之外還可形成於各鰭狀線FL的上表面。
此外，於形成第一絕緣層IN1之後，還可選擇性進行沉積製程，於第一圖案化遮罩PM1與第一絕緣層IN1上全面性且均勻地覆蓋一第二絕緣層IN2，但本發明不以此為限。於另一實施例中，在形成鰭狀線FL之後，亦可不形成有第一絕緣層IN1與第二絕緣層IN2。
於形成第二絕緣層IN2之後或於形成鰭狀線FL之後，進行一鰭狀線切割製程，切割各鰭狀線FL，以形成複數個鰭狀結構FS。於本實施例中，鰭狀線切割製程可包括一第一切割製程以及一第二切割製程，但不以此為限。第一切割製程可用於移除部分不需要且沿著第一方向D1延伸的鰭狀線FL，且第二切割製程可用於切斷鰭狀線FL或移除各鰭狀線FL中不需要的部分。
具體來說，如第3圖所示，於形成第二絕緣層IN2之後或於形成鰭狀線FL之後，進行第一切割製程，以移除不需要的鰭狀線FL。第一切割製程可先
於第二絕緣層IN2上形成第二圖案化遮罩PM2，其具有複數個條狀開口SOP，分別沿著第一方向D1延伸，然後進行蝕刻製程，以移除暴露出的各鰭狀線FL。留下的鰭狀線FL可至少包括一第一鰭狀線FL1與一第二鰭狀線FL2。於本實施例中，鰭狀線FL還可包括一第三鰭狀線FL3，且第二鰭狀線FL2位於第一鰭狀線FL1與第三鰭狀線FL3之間。換句話說，第二鰭狀線FL2並非最外側的鰭狀線FL，但本發明不以此為限。較佳地，第二鰭狀線FL2可為中央的鰭狀線FL，也就是說第二鰭狀線FL2可為距離最外側鰭狀線FL最遠的鰭狀線FL。於本實施例中，各條狀開口SOP可暴露出單一條鰭狀線FL，但不限於此。於另一實施例中，各條狀開口SOP可暴露出相鄰的至少兩條鰭狀線FL。
如第4圖所示，於第一切割製程之後，先移除第二圖案化遮罩PM2，然後進行第二切割製程，以對留下的鰭狀線FL切割。具體而言，第二切割製程可先於留下的鰭狀線FL上形成第三圖案化遮罩PM3，其具有複數個切割開口COP。
然後，如第5圖與第6圖所示，進行蝕刻製程，移除各鰭狀線FL中不需要的部分，也就是切割各鰭狀線FL，以形成鰭狀結構FS，之後移除第三圖案化遮罩PM3。切割各鰭狀線FL的步驟可將各鰭狀線FL切割成為至少一個鰭狀結構FS，且不同的鰭狀線FL可透過同一切割開口切割。於本實施例中，第一鰭狀線FL1可透過其中一切割開口COP1切割成為第一鰭狀結構FS1與第五鰭狀結構FS5，第二鰭狀線FL2可透過此切割開口COP1切割成為第二鰭狀結構FS2與第四鰭狀結構FS4，第三鰭狀線FL3可透過此切割開口COP1與另外兩個切割開口COP切割成為第三鰭狀結構FS3與另外三個鰭狀結構FS。同理，其他鰭狀線FL可依據實際需求透過不同或相同的切割開口COP切割成為一個或複數個鰭狀結構FS。
須注意，由於切割開口COP1橫跨各鰭狀線FL，因此可將鰭狀線FL切割成不同群組的鰭狀結構FS。舉例而言，所形成的鰭狀結構FS可區分為第一群組GP1與第
二群組GP2。第一鰭狀結構FS1、第二鰭狀結構FS2與第三鰭狀結構FS3可位於同一第一群組GP1中，因此第三鰭狀結構FS3、第二鰭狀結構FS2與第一鰭狀結構FS1可沿著第二方向D2排列。第一鰭狀結構FS1可具有第一端點E1，第二鰭狀結構FS2可具有第六端點E6，第三鰭狀結構FS3可具有第三端點E3，且第一端點E1、第六端點E6與第三端點E3均朝向相同的第一方向D1並在第二方向D2上彼此切齊。第四鰭狀結構FS4與第五鰭狀結構FS5可位於同一第二群組GP2中，因此第四鰭狀結構FS4與第五鰭狀結構FS5可沿著第二方向D2排列。第四鰭狀結構FS4可具有第七端點E7，第五鰭狀結構FS5可具有第五端點E5，且第七端點E7與第五端點E5可均朝向第一方向D1的相反方向並在第二方向D2上彼此切齊。第一端點E1、第六端點E6、第三端點E3、第七端點E7與第五端點E5是透過同一切割開口COP1定義出。此外，由於第二鰭狀結構FS2與第四鰭狀結構FS4是透過切割同一第二鰭狀線FL2所形成，因此第二鰭狀結構FS2與第四鰭狀結構FS4可排列於同一線上，且第七端點E7可面對第六端點E6。並且，第二鰭狀結構FS2與第四鰭狀結構FS4之間的間隔是透過單一切割開口COP1所定義出，因此第二鰭狀結構FS2與第四鰭狀結構FS4之間並無其他鰭狀結構FS。同理，第一鰭狀結構FS1與第五鰭狀結構FS5可位於同一線上，且第五端點E5可面對第一端點E1。於本實施例中，切割開口COP1在第一方向D1上的寬度可大於70奈米，甚至數微米，因此第六端點E6與第七端點E7之間可具有一間距DS，其可大於70奈米，甚至數微米。相同地，第一端點E1與第五端點E5之間的間距也可大於70奈米，甚至數微米。
於另一實施例中，第一切割製程與第二切割製程的順序也可互換。
也就是說，先將各鰭狀線FL切割成線段狀的鰭狀結構FS，然後透過第一切割製程移除不需要的鰭狀線FL中的鰭狀結構FS。於又一實施例中，鰭狀線切割製程也可僅包括第二切割製程。
如第7圖所示，於移除第三圖案化遮罩PM3之後，可進一步移除第二絕緣層IN2、各鰭狀結構FS上的第一圖案化遮罩PM1以及第一絕緣層IN1，以暴露出基底102的上表面，因此也暴露出鰭狀結構FS。然後，全面性地於基底102上均勻形成一第三絕緣層IN3，使第三絕緣層IN3覆蓋基底102與鰭狀結構FS。第三絕緣層IN3可例如是單層或多層結構。舉例而言，第三絕緣層IN3可包含氧化矽或其他高介電常數材料，其形成方式可例如包含利用臨場蒸氣產生技術的熱氧化製程或沉積製程，以均勻地形成在鰭狀結構FS與淺溝槽ST的表面上。接著，全面性地於第三絕緣層IN3上形成一絕緣材料層，較佳是利用一流動式化學氣相沈積(flowable chemical vapor deposition,FCVD)製程，之後再搭配化學機械研磨(chemical mechanical polishing,CMP)與回蝕刻製程，而在淺溝槽ST內形成一第四絕緣層IN4，即所謂淺溝槽隔離(shallow trench isolation,STI)結構。其中，透過控制蝕刻時間與蝕刻速度，回蝕刻製程進行至各鰭狀結構FS的一部分突出於第四絕緣層IN4，使得第四絕緣層IN4的上表面介於鰭狀結構FS的上表面與淺溝槽ST的底部之間。於另一實施例中，於形成第四絕緣層IN4之前亦可不形成有第三絕緣層IN3。
於形成第四絕緣層IN4之後，於第四絕緣層IN4上形成一圖案化介電層PDL與一圖案化導電層PCL，其中圖案化導電層PCL覆蓋第一鰭狀結構FS1的第一端點E1，且圖案化導電層PCL不覆蓋第二鰭狀結構FS2的第六端點E6。本實施例形成圖案化導電層PCL與圖案化介電層PDL的步驟具體說明如下。首先，如第7圖所示，於各鰭狀結構FS與第四絕緣層IN4上依序覆蓋一介電材料層DL以及一導電層CL，然後於導電層CL上形成一硬遮罩層HM。接著，如第8圖所示，進行第一微影暨蝕刻製程，圖案化硬遮罩層HM，以形成第一硬遮罩圖案HMP1。
於本實施例中，第一硬遮罩圖案HMP1可具有複數個第一開口OP1，分別沿著第二方向D2延伸，但不限於此。換句話說，第一微影暨蝕刻製程可用以定義出閘
極GE與虛置閘極DE的位置，特別是在第一方向D1上的位置。隨後，如第9圖所示，進行第二微影暨蝕刻製程，圖案化第一硬遮罩圖案HMP1，以形成一第二硬遮罩圖案HMP2。於本實施例中，第二硬遮罩圖案HMP2中形成有至少一第二開口OP2，且第二開口OP2暴露出位於第六端點E6正上方的導電層CL。具體而言，第二硬遮罩圖案HMP2可具有兩第二開口OP2，分別暴露出對應同一鰭狀線FL並位於不同群組的鰭狀結構FS彼此相對的端點，例如暴露出第二鰭狀結構FS2的第六端點E6正上方的導電層CL與第四鰭狀結構FS的第七端點E7正上方的導電層CL，但不以此為限。換句話說，第二微影暨蝕刻製程可用以定義出欲移除的虛置閘極DE的部分以及欲暴露出的鰭狀結構FS的端點。於另一實施例中，如第16圖所示，第一微影暨蝕刻製程與第二微影暨蝕刻製程的順序可彼此互換，也就說形成第一硬遮罩圖案HMP1’可包括於硬遮罩層HM中形成暴露出位於第六端點E6與第七端點E7正上方的導電層CL的第二開口OP2，且形成第二硬遮罩圖案HMP2則是於第一硬遮罩圖案HMP1’中形成第一開口OP1。
隨後，如第10圖至第12圖所示，將第二硬遮罩圖案HMP2轉移至導電層CL，以於第三絕緣層IN3上形成圖案化導電層PCL，並至少暴露出第二鰭狀結構FS2的第六端點E6。接著，移除第二硬遮罩圖案HMP2。於本實施例中，將第二硬遮罩圖案HMP2轉移至導電層CL的步驟也可將第二硬遮罩圖案HMP2的圖案轉移至介電材料層DL，以形成圖案化介電層PDL，使得圖案化介電層PDL可與圖案化導電層PCL具有相同圖案，以作為閘極介電層，但不以此為限。此外，形成圖案化導電層PCL的步驟也可暴露出第四鰭狀結構FS4的第七端點E7。於另一實施例中，形成圖案化導電層PCL的方式也可先透過第一微影蝕刻製程或第二微影蝕刻製程直接圖案化導電層CL，以形成導電圖案。然後，再透過第二微影暨蝕刻製程或第一微影蝕刻製程，圖案化導電圖案，以形成圖案化導電層PCL。
於本實施例中，圖案化導電層PCL可包括複數個閘極GE以及複數個
虛置閘極DE。各閘極GE可橫跨至少一鰭狀結構FS，且虛置閘極DE覆蓋於至少一鰭狀結構FS的端點。舉例而言，其中一閘極GE1可橫跨第一鰭狀結構FS1與第二鰭狀結構FS2，以作為包含第一鰭狀結構FS1與第二鰭狀結構FS2的電晶體的閘極，且此閘極GE1亦可覆蓋第三鰭狀結構FS3相對於第三端點的端點，以作為第三鰭狀結構FS3的虛置閘極。透過第二開口OP2的定義，其中一虛置閘極DE1可覆蓋第一鰭狀結構FS1的第一端點E1，且與此虛置閘極DE1排列在第二方向D2上的另一虛置閘極DE2可覆蓋第三鰭狀結構FS3的第三端點E3。各閘極GE與各虛置閘極DE於第一方向D1上的寬度可分別例如為30奈米，但不限於此。於另一實施例中，各虛置閘極DE也可以延伸至橫跨其他鰭狀結構FS，以作為閘極。
值得說明的是，透過第二微影暨蝕刻製程所形成的第二開口OP2可用於移除位於第六端點E6與第七端點E7正上方的導電層CL，使得圖案化導電層PCL不會覆蓋第六端點E6與第七端點E7，也就是第二鰭狀結構FS2的第六端點E6與第四鰭狀結構FS4的第七端點E7可在形成圖案化導電層PCL之後被暴露出。由於第六端點E6與虛置閘極DE1在第二方向D2上的相對位置不超過掃描式電子顯微鏡的偵測範圍，且第一端點E1與第六端點E6在第二方向D2上切齊，因此在圖案化導電層PCL之後可直接透過掃描式電子顯微鏡，也就是進行蝕刻後檢測(after etching inspection,AEI)，可直接偵測出第六端點E6與虛置閘極DE1的兩相對側邊S1、S2的相對關係，進而可判斷透過切割開口COP1所形成的第六端點E6的位置準確度和透過第一微影暨蝕刻製程所形成的虛置閘極DE1的位置準確度，以即時確認第六端點E6與虛置閘極DE1投影在第一方向D1上的相對位置是否符合實際需求。並且，檢測第二切割製程與第二微影暨蝕刻製程的精準度的方式還可利用掃描式電子顯微鏡偵測出與第六端點E6排列於同一直線上的第七端點E7和虛置閘極DE3在第一方向D1上的兩相對側邊S3、S4的相對關係。由於掃描式電子顯微鏡可即時在形成圖案化導電層PCL之後進行偵測，因此透過偵測
出上述的相對關係可即時判斷切割開口COP1與第一微影暨蝕刻製程所形成的遮罩圖案是否有對位上的誤差，進而改善並調正後續進行製作其他電路元件的製程參數，以降低虛置閘極DE1未覆蓋第一鰭狀結構FS1的第一端點E1的發生率。舉例而言，當第二鰭狀結構FS2與虛置閘極DE1在第二方向D2上並不重疊時，則判斷切割開口COP1過多切割第二鰭狀線FL2。當第二鰭狀結構FS2與虛置閘極DE1在第二方向D2上重疊且第六端點E6突出於虛置閘極DE1的側邊S1時，則判斷切割開口COP1過少切割第二鰭狀線FL2。並且，可透過偵測第四鰭狀結構FS4與虛置閘極DE2的相對位置來輔助判斷。此外，由於在形成鰭狀結構FS時，越外側的鰭狀結構FS的端點容易發生圓角化，因此受到圓角化的端點與虛置閘極DE之間的相對位置有更大的誤差，以至於無法準確地透過此相對位置來判斷切割開口COP1與第一微影暨蝕刻製程所形成的遮罩圖案的對位關係，所以具有被暴露出第六端點E6的第二鰭狀結構FS2較佳由切割位於鰭狀線FL中央的第二鰭狀線FL2而成，但不以此為限。於又一實施例中，位於第一群組GP1中，具有暴露出端點的鰭狀結構FS的數量也可以為兩個以上。
如第13圖至第15圖所示，於形成圖案化介電層PDL之後，可於各閘極GE與各虛置閘極DE的側壁上形成間隙壁SP。然後，以圖案化導電層PCL與間隙壁SP為遮罩移除暴露出的第三絕緣層IN3，進而暴露出各鰭狀結構FS。接著，對暴露出的各鰭狀結構FS蝕刻，以於暴露出的各鰭狀結構FS中形成複數個凹陷。於本實施例中，凹陷可包括一第一凹陷R1與複數個第三凹陷R3。其中，第一凹陷R1係由移除被暴露出具有第六端點E6的第二鰭狀結構FS2所形成，因此第二鰭狀結構FS2具有第一凹陷R1，而第三凹陷R3則由移除位於兩相鄰的閘極GE之間或位於相鄰的閘極GE與虛置閘極DE之間的鰭狀結構FS所形成。凹陷還可選擇性另包括一第二凹陷R2，由移除被暴露出具有第七端點E7的第四鰭狀結構FS4所形成，因此第四鰭狀結構FS4具有第二凹陷R2。
於形成凹陷之後，進行一磊晶製程，以於各凹陷中分別形成一磊晶層。於本實施例中，各磊晶層可包括矽鍺磊晶層，且各磊晶層可為單層或多層結構，但不以此為限。值得說明的是，磊晶層可包括一第一磊晶層EP1與複數個第三磊晶層EP3。第一磊晶層EP1形成於第一凹陷R1中，且各第三磊晶層EP3分別形成於各第三凹陷R3中。值得說明的是，由於第一磊晶層EP1對應第二鰭狀結構FS2具有第六端點E6的部分，因此第一磊晶層EP1可具有第二端點E2，與第一端點E1朝向相同的第一方向D1，且第一磊晶層EP1於第一方向D1上的長度係大於各第三磊晶層EP3於第一方向D1上的長度。並且，第二端點E2可在第二方向D2上與虛置閘極DE1重疊，且不被圖案化導電層PCL所覆蓋。於本實施例中，磊晶層還可選擇性包括一第二磊晶層EP2，形成於第二凹陷R2中。並且，由於第二磊晶層EP2對應第四鰭狀結構FS4具有第七端點E7的部分，因此第二磊晶層EP2可具有一第四端點E4，與第五端點E5朝向第一方向D1的相反方向，使得第四端點E4面對第二端點E2，且第二磊晶層EP2於第一方向D1上的長度係大於各第三磊晶層EP3於第一方向D1上的長度。並且，第二磊晶層EP2可對稱於第一磊晶層EP1。第四端點E4可在第二方向D2上與虛置閘極DE3重疊，且不被圖案化導電層PCL所覆蓋。
於形成磊晶層之後，全面性覆蓋一層間介電層ILD。然後，於層間介電層ILD中形成複數個接觸插塞CT，分別電連接各第三磊晶層EP3，進而形成本實施例的半導體元件100。熟習本發明技術領域的一般技藝者應知可對半導體元件100進行其他半導體製程，因此在此不多贅述。值得說明的是，由於第一磊晶層EP1與第二磊晶層EP2並不作為源極與汲極使用，因此其上並不會形成有接觸插塞CT。
本實施例的半導體元件100可作為測試鍵(test key)圖案，用以檢測第二切割製程的切割開口COP切割鰭狀線FL的準確度以及形成圖案化導電層的位
置準確度。舉例而言，半導體元件100可作為積體電路元件的一部分，也就是說，基底102上可另形成有其他電路元件，但本發明不限於此。於另一實施例中，半導體元件100亦可位於電路元件之間的切割道中，且於電路元件完成之後移除。
於又一實施例中，半導體元件100也可作為電路元件中的電晶體元件。
請參考第17圖與第18圖，其分別繪示本發明其他實施例的半導體元件的俯視示意圖。如第17圖所示，相較於上述實施例，本實施例還可於形成鰭狀結構的步驟中形成至少兩虛置鰭狀結構DFS1，且其中一虛置鰭狀結構DFS1的一端點可與第一端點E1以及第六端點E6在第二方向D2上切齊，並朝相同的第一方向D1。虛置鰭狀結構DFS1可由切割同一鰭狀線FL所形成，且兩者之間可具有間隔G，小於第二鰭狀結構FS2與第四鰭狀結構FS4之間的間距DS。並且，虛置鰭狀結構DFS1可在形成圖案化導電層PCL的步驟中被暴露出。由於間隔G可小於掃描式電子顯微鏡的偵測範圍，因此間隔G可在圖案化導電層PCL之後可直接透過掃描式電子顯微鏡量測，且間隔G可具有預定的大小，因此可作為量測第六端點E6與虛置閘極DE1在第二方向D2上相對位置的參考尺寸。藉此，在鰭狀結構FS的端點受到圖案化導電層PCL覆蓋下，透過量測虛置鰭狀結構DFS1的端點與虛置閘極DE1的相對位置可即時判斷第二切割製程所形成的切割開口COP1與第一微影暨蝕刻製程所形成的遮罩圖案是否有對位上的誤差。於一變化實施例中，第二鰭狀結構FS2的第六端點E6與第四鰭狀結構FS4的第七端點E7亦可不被圖案化導電層PCL覆蓋。如第18圖所示，相較於上述實施例，本實施例可於形成鰭狀結構的步驟中形成一虛置鰭狀結構DFS2，且其一端點可與第一端點E1以及第六端點E6切齊，但分別朝不同的方向。虛置鰭狀結構DFS2可具有一寬度W，且在形成圖案化導電層PCL的步驟中被暴露出。由於寬度W可小於掃描式電子顯微鏡的偵測範圍，因此寬度W也可在圖案化導電層PCL之後可直接透過掃描式電子顯微鏡量測，以作為量測第六端點E6與虛置閘極DE1在第二方向D2上相對位
置的參考尺寸。因此，在鰭狀結構FS的端點受到圖案化導電層PCL覆蓋下，透過量測虛置鰭狀結構DFS2的端點與虛置閘極DE1的相對位置可即時判斷第二切割製程所形成的切割開口COP1與第一微影暨蝕刻製程所形成的遮罩圖案是否有對位上的誤差。於一變化實施例中，第二鰭狀結構FS2的第六端點E6與第四鰭狀結構FS4的第七端點E7亦可不被圖案化導電層PCL覆蓋。
綜上所述，於本發明半導體元件的製作方法中，透過在形成圖案化導電層之後暴露出鰭狀結構中之一者的一端點可檢測用以定義此端點的切割開口與用以定義虛置閘極位置的第一微影暨蝕刻製程所形成的遮罩圖案的相對關係，進而可減少製造出不良半導體元件的機率，並降低製作成本。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體元件
FS1:第一鰭狀結構
FS3:第三鰭狀結構
FS5:第五鰭狀結構
E2:第二端點
E4:第四端點
PCL:圖案化導電層
DE、DE1、DE2、DE3:虛置閘極
D1:第一方向
IN4:第四絕緣層
FS:鰭狀結構
FS2:第二鰭狀結構
FS4:第四鰭狀結構
E1:第一端點
E3:第三端點
E5:第五端點
GE、GE1:閘極
S1、S2、S3、S4:側邊
D2:第二方向
Claims (18)
- 一種半導體元件，包括：一基底，包括一第一鰭狀結構以及一第二鰭狀結構，分別從該基底的上表面突出，其中該第一鰭狀結構與該第二鰭狀結構分別沿著一第一方向延伸，且該第一鰭狀結構與該第二鰭狀結構沿著一第二方向排列，且其中該第一鰭狀結構具有一第一端點，且該第二鰭狀結構具有一第一凹陷；一圖案化導電層，設置於該基底上，其中該圖案化導電層覆蓋該第一鰭狀結構的該第一端點；以及一第一磊晶層，設置於該第一凹陷中，該第一磊晶層具有一第二端點，且該第一端點與該第二端點朝向該第一方向。
- 如請求項1所述的半導體元件，其中該基底另包括一第三鰭狀結構，且該第二鰭狀結構設置於該第一鰭狀結構與該第三鰭狀結構之間。
- 如請求項2所述的半導體元件，其中該第三鰭狀結構具有一第三端點，朝向該第一方向，且該圖案化導電層覆蓋該第三端點。
- 如請求項1所述的半導體元件，其中該圖案化導電層包括一閘極以及一虛置閘極，且該虛置閘極覆蓋該第一鰭狀結構的該第一端點。
- 如請求項4所述的半導體元件，另包括一第三磊晶層，其中該閘極設置於該第一磊晶層與該第三磊晶層之間，且該第一磊晶層於該第一方向上的長度係大於該第三磊晶層於該第一方向上的長度。
- 如請求項1所述的半導體元件，其中該基底包括一第四鰭狀結構，該第二鰭狀結構與該第四鰭狀結構排列於同一線上，該第四鰭狀結構具有一第二凹陷，且其中該半導體元件另包括一第二磊晶層，設置於該第二凹陷中，該第二磊晶層具有一第四端點，面對該第二端點，且該圖案化導電層不覆蓋該第四端點。
- 如請求項6所述的半導體元件，其中該第二磊晶層對稱於該第一磊晶層。
- 如請求項6所述的半導體元件，其中該第二端點與該第四端點之間具有一間距，且該間距大於70奈米。
- 如請求項6所述的半導體元件，其中該基底於該第二鰭狀結構與該第四鰭狀結構之間不具有鰭狀結構。
- 一種半導體元件的製作方法，包括：提供一基底包括一第一鰭狀線以及一第二鰭狀線，分別從該基底的上表面突出，其中該第一鰭狀線與該第二鰭狀線分別沿著一第一方向延伸，且該第一鰭狀線與該第二鰭狀線沿著一第二方向排列；進行一鰭狀線切割製程，切割該第一鰭狀線與該第二鰭狀線，以分別形成一第一鰭狀結構與一第二鰭狀結構，其中該第一鰭狀結構具有一第一端點，該第二鰭狀結構具有一第二端點，且該第一端點與該第二端點朝向該第一方向；以及 於該基底上形成一圖案化導電層，其中該圖案化導電層覆蓋該第一鰭狀結構的該第一端點，且該圖案化導電層不覆蓋該第二鰭狀結構的該第二端點。
- 如請求項10所述的半導體元件的製作方法，其中形成該圖案化導電層包括：於該第一鰭狀結構以及該第二鰭狀結構上覆蓋一導電層；於該導電層上形成一硬遮罩層；圖案化該硬遮罩層，以形成一第一硬遮罩圖案；圖案化該第一硬遮罩圖案，以形成一第二硬遮罩圖案；以及將該第二硬遮罩圖案轉移至該導電層，以形成該圖案化導電層。
- 如請求項11所述的半導體元件的製作方法，其中形成該第一硬遮罩圖案包括於該硬遮罩層中形成一開口，且該開口暴露出位於該第二端點正上方的該導電層。
- 如請求項11所述的半導體元件的製作方法，其中形成該第二硬遮罩圖案包括於該第一硬遮罩圖案中形成一開口，且該開口暴露出位於該第二端點正上方的該導電層。
- 如請求項10所述的半導體元件的製作方法，其中該基底另包括一第三鰭狀線，該第二鰭狀線設置於該第一鰭狀線與該第三鰭狀線之間，且該鰭狀線切割製程另包括切割該第三鰭狀線，以形成一第三鰭狀結構。
- 如請求項10所述的半導體元件的製作方法，其中該圖案化導電層包括一閘極與一虛置閘極，且該虛置閘極覆蓋該第一鰭狀結構的該第一端點。
- 如請求項10所述的半導體元件的製作方法，其中切割該第二鰭狀線另包括形成一第四鰭狀結構，該第四鰭狀結構具有一第四端點面對該第二端點，且該圖案化導電層不覆蓋該第四端點。
- 如請求項16所述的半導體元件的製作方法，其中該第二端點與該第四端點之間具有一間距，且該間距大於70奈米。
- 如請求項16所述的半導體元件的製作方法，其中該第二鰭狀結構與該第四鰭狀結構之間並無鰭狀結構。
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