KR100940274B1 - 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법 - Google Patents

스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법 Download PDF

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Abstract

기판 상에 패턴 대상막을 형성하고, 패턴대상막의 제1 영역 상에 제1 희생막 패턴들을 형성하고, 제2 영역 상에 제2 희생막 패턴들을 형성한다. 제1 희생막 패턴들 측벽에 제1 스페이서들을 형성하고, 제2 희생막 패턴들 측벽에 제2 스페이서들을 형성한 후, 제1 희생막 패턴들 및 제2 희생막 패턴들을 선택적으로 제거한다. 패턴 대상막 상에 제1 스페이서들에 인접하는 제1 레지스트 패턴 및 제2 스페이서들에 인접하는 제2 레지스트 패턴을 형성하고, 제2 레지스트 패턴 및 제2 스페이서들 간의 이격 정도를 측정하여 제1 레지스트 패턴 및 제1 스페이서들 간의 오버레이를 측정한다. 그리고, 제1 스페이서들 및 상기 제1 레지스트 패턴에 노출된 패턴대상막 부분을 선택적으로 식각하여 제1 메인 패턴 및 제2 메인 패턴들을 형성하는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성 방법을 제시한다.
스페이서 패터닝, 오버레이 측정, 피크, 웨이퍼 패턴, 레지스트 패턴

Description

스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성 방법{Method for fabricating pattern in semicondutor device using spacer patterning techonology}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성 방법에 관한 것이다.
반도체소자는 수많은 미세 패턴들로 이루어져 있으며, 이와 같은 미세 패턴들을 포토리소그라피(photolithography) 공정을 통해 형성되고 있다. 최근 반도체소자의 집적도가 급격하게 증가함에 따라, 포토리소그라피 공정을 통해 미세 패턴을 형성하는데 한계를 나타내고 있다. 따라서, 미세 패턴을 형성하기 위하여 스페이서 패터닝 기술(SPT; Spacer Patterning Techonology)이 제안된 바 있다. 이 방법은, 패턴을 형성하고자 하는 패턴 대상막 위에 희생막 패턴을 형성하고, 이 희생막 패턴 측벽에 스페이서를 형성한 다음, 희생막 패턴을 제거하고, 남은 스페이서를 식각마스크로 패턴대상막의 노출부분을 식각하는 방법으로 이루어진다.
그런데, 반도체소자들의 경우, 미세 패턴들보다 상대적으로 큰 선폭을 가진 패턴들 예컨대, 포토리소그라피 공정의 해상력으로도 충분히 형성가능한 통상의 패 턴들도 포함하고 있다. 예를 들어, 불휘발성 메모리 소자의 경우, 2n 개의 배열을 이루는 셀 트랜지스터와, 셀 트랜지스터보다 상대적으로 큰 선폭으로 형성되는 선택 트랜지스터를 포함한다. 이 경우, 미세한 피치의 셀 트랜지스터는 스페이서를 이용한 패터닝 기술을 이용하는 반면에, 선택 트랜지스터는 통상의 포토리소그라피 공정을 이용하여 형성하고 있다.
예컨대, 셀 트랜지스터와 인접하는 선택트랜지스터를 형성하기 위해서는, 먼저 패턴하고자 하는 패턴 대상막 상에 스페이서 패터닝 기술을 이용하여 스페이서를 형성한 후, 통상의 포토리소그라피 공정을 수행하여 선택트랜지스터가 형성될 패턴대상막 상에 레지스트막 패턴을 형성한다. 이어서, 스페이서 및 레지스트 패턴을 식각마스크로 노출된 대상막을 식각함으로써 서로 다른 선폭을 가진 셀 트랜지스터 및 선택트랜지스터를 형성한다.
그런데, 스페이서를 이용한 패터닝 기술을 이용하여 미세한 피치의 셀 트랜지스터를 형성하는 과정에서, 얼라인 키가 형성될 영역에도 스페이서들이 형성되고 있다. 이에 따라, 스페이서와 레지스트 패턴과의 정렬을 위한 얼라인 키 시그널(signal)을 얻기가 어려워 스페이서와 레지스트 패턴과의 오버레이(overlay)를 측정할 수 없어 오정렬(mis align)이 발생되고 있다. 이에 따라, 스페이서를 이용한 패터닝 기술에서 오정렬 발생을 줄이고, 정확한 오버레이를 측정하기 위한 연구가 이루어지고 있다.
본 발명에 따른 스페이서 패터닝 기술을 이용한 웨이퍼 패턴 형성 방법은, 기판 상에 패턴 대상막을 형성하는 단계; 상기 패턴대상막의 제1 영역 상에 제1 희생막 패턴들을 형성하고, 제2 영역 상에 제2 희생막 패턴들을 형성하는 단계; 상기 제1 희생막 패턴들 측벽에 제1 스페이서들을 형성하고, 제2 희생막 패턴들 측벽에 제2 스페이서들을 형성하는 단계; 상기 제1 희생막 패턴들 및 제2 희생막 패턴들을 선택적으로 제거하는 단계; 상기 패턴 대상막 상에 상기 제1 스페이서들에 인근하는 제1 레지스트 패턴 및 상기 제2 스페이서들에 인근하는 제2 레지스트 패턴을 형성하는 단계; 상기 제2 레지스트 패턴 및 상기 제2 스페이서들 간의 이격 정도를 측정하여 상기 제1 레지스트 패턴 및 상기 제1 스페이서들 간의 오버레이를 측정하는 단계; 및 상기 제1 스페이서들 및 상기 제1 레지스트 패턴에 노출된 상기 패턴대상막 부분을 선택적으로 식각하여 웨이퍼 패턴들을 형성하는 단계를 포함한다.
상기 제1 희생막 패턴들 및 제2 희생막 패턴들은 상기 패턴대상막과 충분한 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기 제2 희생막 패턴들은 오버레이 측정광의 파장에서 최소 인식가능한 사이즈보다 상대적으로 작은 사이즈로 형성되는 것이 바람직하다.
상기 오버레이 정도를 측정하는 단계는, 상기 제2 스페이서들 및 제2 레지스트 패턴에 오버레이 측정광을 조사하여 상기 제2 스페이서들에 의해 간섭되는 제1 피크를 검출하고, 상기 제2 레지스트 패턴에 의한 제2 피크를 검출하는 단계; 및 상기 제1 피크 및 제2 피크의 이격 간격을 측정하여 상기 오버레이 정도로 검출 하는 단계로 이루어지는 것이 바람직하다.
상기 오버레이를 측정하는 단계 이후에, 상기 제1 레지스트 패턴 및 상기 제1 스페이서들 간에 오정렬이 발생되는 경우, 제1 레지스트막 패턴 및 제2 레지스트막 패턴을 제거한 후, 다시 제2 레지스트막 패턴 및 제2 레지스트막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제2 스페이서 및 제2 레지스트 패턴을 식각마스크로 노출된 식각대상막을 선택적으로 식각하여 제3 메인 패턴 및 제4 메인 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제1 메인 패턴은 메인 셀 트랜지스터로 이루어지고, 상기 제2 메인 패턴은 선택 트랜지스터로 이루어지는 것이 바람직하다.
(실시예)
도 1을 참조하면, 제1 영역(200) 및 제2 영역(201)을 포함하는 반도체기판(100) 상에 패턴대상막(110), 희생막(120) 및 레지스트막(130)을 형성한다. 제1 영역(200)은 서로 다른 선폭의 메인 패턴들이 형성될 메인 칩(main chip) 영역이며, 제2 영역(201)은 정렬을 위한 얼라인 키가 형성될 스크라이브 레인(scribe lane)영역이다. 예를 들어, 제1 영역(200)에는 한계 해상력 이하의 2n 개의 배열을 이루는 셀 트랜지스터들과, 셀 트랜지스터보다 상대적으로 큰 선폭으로 형성되는 선택 트랜지스터가 형성될 영역이다.
패턴대상막(110)은 제1 영역(200)에서는 서로 다른 선폭의 라인 패턴들이 형성되고, 제2 영역(201)에서는 얼라인 키 역할을 하는 사각 형태의 패드 패턴 또는 링 패턴들이 형성될 막이다. 희생막(120)은 패턴대상막(110)과 충분한 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 패턴대상막(110)을 실리콘나이트라이드(SiN)막으로 형성하는 경우, 희생막(120)은 실리콘옥사이드(SiO2)막으로 형성할 수 있다.
도 2를 참조하면, 제1 포토리소그라피 공정을 수행하여 제1 레지스트막 패턴(131) 및 제2 레지스트막 패턴(132)들을 형성한다. 구체적으로, 레지스트막에 노광공정을 수행한 후, 노광된 레지스트막에 현상액을 이용한 현상공정을 수행한다. 그러면, 노광된 영역 및 비노광 영역의 용해도 차이에 의해 레지스트막이 선택적으로 제거되어 제1 영역(200)에는 제1 레지스트막 패턴(131)들이 형성되고, 제2 영역(201)에는 제2 레지스트막 패턴(132)들이 형성된다.
이때, 제2 레지스트막 패턴(132)들은 라인 패턴으로 얼라인 키가 형성될 영역 부분에 노광원의 파장에서 인식가능한 최소 사이즈(size)보다 작은 사이즈를 갖도록 형성한다. 제2 레지스트막 패턴(132)들은 노광 장치의 개구수(NA)에 따라 패턴 사이즈가 달라질 수 있다. 노광 장치의 개구수 및 파장에 따라 패턴 시그널로 인식할 수 있는 최소 사이즈는, 다음 표 1과 같다.
532nm 파장 633nm 파장
1.30 NA 102.31nm 121.73nm
1.20 NA 110.83nm 131.88nm
1.10 NA 120.91nm 143.86nm
1.00 NA 133.00nm 158.25nm
0.90 NA 147.78nm 175.83nm
예를 들어, 얼라인 키의 시그널을 얻기 위해서는 400 내지 800nm 파장을 이용하는데, 주로 532nm 파장과 633nm의 파장을 이용하고 있다. 이때, 한계 해상력을 극복하기 위한 이머전 리소그라피(immersion) 공정과정에서 개구수가 1.30일 때, 532nm 파장으로 패턴 시그널을 인식할 수 있는 최소 사이즈는 102.31nm 이므로, 제2 레지스트막 패턴(132)들은 100nm 이하의 사이즈로 형성한다. 제1 레지스트막 패턴(132)들의 사이즈는 후속 얼라인 키로 이용될 제2 스페이서들 사이의 간격(dispaceing)이 된다.
한편, 제1 영역(200)에 형성되는 제1 레지스트 패턴(131)들은 제2 레지스트막 패턴(132)보다 상대적으로 작은 사이즈를 갖도록 형성될 수 있다. 제1 영역(200)에 형성될 셀 패턴들은 얼라인 키 시그널을 얻기 위해 사용되는 파장보다 상대적으로 짧은 파장 예를 들어, 100nm 이하의 광원을 사용하므로, 제2 영역(201)에 형성되는 제2 레지스트막 패턴(132)보다 더 작은 사이즈를 갖도록 형성될 수 있';다. 다만, 본 발명의 실시예의 경우, 설명의 편의를 위하여, 제2 영역과 비교하여 제1 영역(200)을 상대적으로 크게 확대하여 도시하였다.
다음에, 제1 레지스트막 패턴(131)들 및 제2 레지스트막 패턴(132)들을 식각마스크로 노출된 희생막을 식각한다. 그러면, 제1 영역(200)의 패턴대상막(110) 상에 제1 희생막 패턴(121)들이 형성되고, 제2 영역(201)의 패턴대상막(110) 상에 제2 희생막 패턴(122)들이 형성된다.
도 3을 참조하면, 제1 레지스트막 패턴(도 2의 131)들 및 제2 레지스트막 패턴(도 2의 132)들을 스트립(strip)하여 제거한 후, 패턴대상막(110)의 노출부분, 제1 희생막 패턴(121) 및 제2 희생막 패턴들(122) 상에 스페이서물질막(140)을 형성한다. 스페이서물질막(140)은 패턴대상막(110) 및 희생막(120)과 충분한 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 패턴대상막(110)을 실리콘나이트라이드막으로 형성하고, 희생막(120)을 실리콘옥사이드막으로 형성하는 경우, 스페이서물질막(140)은 폴리실리콘(polysilicon)막을 포함하여 형성할 수 있다. 이때, 스페이서물질막(140)이 형성되는 두께에 의해 후속 형성될 스페이서들의 선폭이 결정되므로, 스페이서물질막(140)은 형성하고자 하는 미세 패턴의 사이즈와 동일한 두께로 형성할 수 있다.
도 4를 참조하면, 스페이서물질막에 대한 이방성 식각 예컨대, 에치백(etchback)을 수행하여, 제1 희생막 패턴(121)들 측벽에 제1 스페이서(141)들을 형성하고, 제2 희생막 패턴(122)들 측벽에 제2 스페이서(142)들을 형성한다.
도 5를 참조하면, 제1 희생막 패턴(도 4의 121) 및 제2 희생막 패턴(도 4의 122)을 제거한다. 그러면, 제1 영역(200)에는 제1 스페이서(141)들이 노출되고, 제2 영역(142)에는 제2 스페이서(142)들이 노출된다. 제1 스페이서(141)들은 후속 제1 영역(200)에서 미세 피치의 셀 트랜지스터를 형성하는데 사용될 식각마스크로 이용되며, 제2 스페이서(142)들은 후속 제1 영역(200)에 선택 트랜지스터 형성 시 사용되는 레지스트막 패턴의 정렬을 위해 사용된다. 다음에, 노출된 패턴대상막(110) 부분, 제1 스페이서(141)들 및 제2 스페이서(142)들을 덮는 레지스트막(150)을 형성한다.
도 6을 참조하면, 제2 포토리소그라피 공정을 수행하여 제1 스페이서(141)들에 인접하는 제3 레지스트막 패턴(151) 및 제2 스페이서(142)들에 인접하는 제4 레지스트막 패턴(152)을 형성한다.
구체적으로, 레지스트막에 노광공정을 수행한 후, 노광된 레지스트막에 현상액을 이용한 현상공정을 수행한다. 그러면, 노광된 영역 및 비노광 영역의 용해도 차이에 의해 레지스트막이 선택적으로 제거되어 제1 영역(200)에 제3 레지스트막 패턴(151)이 형성되고, 제2 영역(201)에 제4 레지스트막 패턴(152)이 형성된다. 제3 레지스트막 패턴(151)은 후속 제1 영역(200)에서 제1 스페이서(141)들보다 큰 선폭으로 형성될 선택트랜지스터를 형성하기 위한 식각마스크로 이용되고, 제4 레지스트막 패턴(152)은 제1 스페이서(141)들과, 제3 레지스트막 패턴(151)의 오버레이(overlay)를 측정하기 위한 얼라인 키로 이용된다.
다음에, 제4 레지스트막 패턴(152) 및 제2 스페이서(142)들 간의 이격 정도를 측정하여 제1 스페이서(141)들과 제3 레지스트막 패턴(151)의 오버레이를 측정한다. 구체적으로, 제2 스페이서들 및 제4 레지스트막 패턴에 특정광 예컨대, 532nm 파장 또는 633nm의 파장을 조사한다. 그러면, 제2 스페이서들로 제2 스페이서(142)들로 이루어진 그룹은 제2 스페이서들의 의해 간섭되어 하나의 제1 피크로 검출되고, 제4 레지스트막 패턴은 제2 피크로 검출된다. 다음에, 제1 피크 및 제2 피크의 이격 간격을 측정하여 오버레이를 측정한다.
예컨대, 제2 스페이서(142)들의 간격(dispacing)은 100nm 이하이므로, 532nm 또는 633nm의 파장을 이용하여 얼라인 키 시그널을 측정하는 경우, 532nm 또는 633nm의 파장은 제2 스페이서(142)들 사이를 통과하지 못하고, 인접하는 제2 스페이서(142)들과 함께 제1 피크(paek)를 가지는 라인 패턴(A)으로 인식하게 된다. 따라서, 제2 스페이서(142)들 및 제4 레지스트막 패턴(152)을 이용하여 제1 스페이서(141)들 및 제3 레지스트막 패턴(151)의 오버레이를 예측할 수 있다.
측정 결과, 하나의 라인 패턴(A)으로 인식되는 제2 스페이서(142)들과 제4 레지스트막 패턴(152)이 충분히 정렬된 상태로 형성된 경우, 후속 공정을 진행한다. 반면에, 제4 레지스트막 패턴(150)이 오정렬된 상태로 형성된 경우, 제3 레지스트막 패턴(151) 및 제4 레지스트막 패턴(150)을 제거하고, 제2 스페이서(142)들과 제4 레지스트막 패턴(150)이 충분히 정렬될 때가지 동일한 공정을 여러 번 수행할 수 있다. 이에 따라, 제2 스페이서(142)와 제3 레지스트막 패턴(152)과의 오버레이 정확도를 향상시켜, 제1 영역(200)에 형성되는 제1 스페이서(141)들과, 제3 레지스트막 패턴(151)이 충분히 정렬된 상태로 형성할 수 있다.
도 7을 참조하면, 제1 스페이서(141)들, 제3 레지스트막 패턴(151), 제2 스페이서(142)들 및 제4 레지스트막 패턴(152)을 식각마스크로 노출된 패턴대상막(110)을 식각한다. 그러면, 제1 영역(200)에는 스페이서를 이용하여 패터닝된 제1 메인 패턴(111)들과, 제1 메인 패턴(111)보다 상대적으로 큰 선폭을 가지는 제2 메인 패턴(111a)이 형성된다. 제2 영역(201)에는 스페이서를 이용하여 패터닝된 제1 얼라인 키(112)와, 포토리소그라피 공정에 의해 형성된 제2 얼라인 키(113)가 형성된다.
도 8을 참조하면, 제1 스페이서(141)들 및 제2 스페이서(142)들을 제거하고, 제3 레지스트막 패턴(151) 및 제4 레지스트막 패턴(152)을 제거한다. 그러면, 제1 영역(200)에는 제1 메인 패턴(111) 예컨대, 한계 해상력 이하의 패턴 선폭으로 형성된 셀 트랜지스터들과 제2 메인 패턴(111a) 예컨대, 셀 트랜지스터들보다 상대적으로 큰 선폭을 가지는 선택트랜지스터들이 남게 된다. 제2 영역에는, 스페이서를 이용하여 패터닝된 제1 얼라인 키(112)와, 포토리소그라피 공정에 의해 형성된 제2 얼라인 키(113)가 남게 된다.
본 발명에 따르면, 스페이서 패터닝 기술(SPT)을 적용하여 한계 해상력 이하의 미세 패턴을 형성하는 경우, 얼라인 키가 형성될 영역에도 스페이서 패터닝 기술을 적용하여 얼라인 키 시그널을 얻기 위한 파장에서 인식가능한 최소 사이즈 이하의 간격을 가지도록 스페이서들을 형성한다. 이후에, 통상의 패턴 예컨대, 포토리소그라피 공정을 적용하여 형성할 수 있는 레지스트 패턴 형성 시 얼라인키 영역에 형성된 스페이서들을 제1 피크를 가지는 라인 패턴으로 인식하여 제2 피크를 가지는 레지스트 패턴과의 오버레이를 측정한다. 이에 따라, 스페이서 패터닝 기술을 적용하여 반도체소자를 제조하는 경우, 오버레이 정확도를 향상시킬 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능함이 명백하다.
도 1 내지 도 8은 본 발명에 따른 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (7)

  1. 기판 상에 패턴 대상막을 형성하는 단계;
    상기 패턴대상막의 제1 영역 상에 제1 희생막 패턴들을 형성하고, 제2 영역 상에 제2 희생막 패턴들을 형성하는 단계;
    상기 제1 희생막 패턴들 측벽에 제1 스페이서들을 형성하고, 제2 희생막 패턴들 측벽에 제2 스페이서들을 형성하는 단계;
    상기 제1 희생막 패턴들 및 제2 희생막 패턴들을 선택적으로 제거하는 단계;
    상기 패턴 대상막 상에 상기 제1 스페이서들에 인접하는 제1 레지스트 패턴 및 상기 제2 스페이서들에 인접하는 제2 레지스트 패턴을 형성하는 단계;
    상기 제2 레지스트 패턴 및 상기 제2 스페이서들 간의 이격 정도를 측정하여 상기 제1 레지스트 패턴 및 상기 제1 스페이서들 간의 오버레이를 측정하는 단계; 및
    상기 제1 스페이서들 및 상기 제1 레지스트 패턴을 식각마스크로 하여 상기 패턴대상막을 선택적으로 식각하여 제1 메인 패턴 및 제2 메인 패턴들을 형성하는 단계를 포함하는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 희생막 패턴들 및 제2 희생막 패턴들은 상기 패턴대상막과 충분한 식각선택비를 갖는 물질막으로 형성하는 스페이서 패터닝 기술을 이용한 반도체소 자의 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 제2 희생막 패턴들은 오버레이 측정광의 파장에서 최소 인식가능한 사이즈보다 상대적으로 작은 사이즈로 형성되는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 오버레이 정도를 측정하는 단계는,
    상기 제2 스페이서들 및 제2 레지스트 패턴에 오버레이 측정광을 조사하여 상기 제2 스페이서들에 의해 간섭되는 제1 피크를 검출하고, 상기 제2 레지스트 패턴에 의한 제2 피크를 검출하는 단계; 및
    상기 제1 피크 및 제2피크의 이격 간격을 측정하여 상기 오버레이 정도로 검출하는 단계로 이루어지는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법.
  5. 제1항에 있어서,
    상기 오버레이를 측정하는 단계 이후에,
    상기 제1 레지스트 패턴 및 상기 제1 스페이서들 간에 오정렬이 발생되는 경우, 제1 레지스트막 패턴 및 제2 레지스트막 패턴을 제거한 후, 다시 제2 레지스트 막 패턴 및 제2 레지스트막 패턴을 형성하는 단계를 더 포함하는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법.
  6. 제1항에 있어서,
    상기 제2 스페이서 및 제2 레지스트 패턴을 식각마스크로 노출된 식각대상막을 선택적으로 식각하여 제3 메인 패턴 및 제4 메인 패턴을 형성하는 단계를 더 포함하는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법.
  7. 제1항에 있어서,
    상기 제1 메인 패턴은 메인 셀 트랜지스터로 이루어지고, 상기 제2 메인 패턴은 선택 트랜지스터로 이루어지는 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법.
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