KR100668742B1 - 구형 리세스채널용 트랜치의 임계치수 측정방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 238000005530 etching Methods 0.000 claims description 57
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 238000005259 measurement Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 9
- 238000005520 cutting process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000000691 measurement method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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Abstract
본 발명의 구형(sphere-typed) 리세스채널용 트랜치의 임계치수 측정방법은, 제1 영역 및 제2 영역을 갖는 반도체기판의 제1 영역에 트랜치 소자분리막을 형성하면서, 제2 영역에 임계치수를 알고 있는 측정용 트랜치를 형성하는 단계와, 제1 영역에 1차 구형 리세스채널용 트랜치를 형성하는 단계와, 1차 구형 리세스채널용 트랜치 하부에 대한 이방성식각을 수행하여 2차 구형 리세스채널용 트랜치를 형성하되, 측정용 트랜치도 이방성식각에 의한 수평방향으로의 식각이 이루어지도록 하는 단계와, 그리고 수평방향으로의 식각이 이루어진 측정용 트랜치의 임계치수를 측정하고, 측정용 트랜치의 임계치수와 비교하여 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함한다.
구형 리세스채널, 임계치수 측정
Description
도 1은 일반적인 구형 리세스채널을 갖는 반도체소자의 레이아웃도이다.
도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법을 설명하기 위하여 나타내 보인 도면들이다.
도 11 내지 도 18은 본 발명의 다른 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 구형 리세스채널용 트랜치의 임계치수(CD; Critical Dimension) 측정방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진 행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 반도체기판을 리세스하여 채널의 길이를 보다 연장시키려는 시도로서 리세스채널을 갖는 반도체소자를 형성하고자 하는 시도가 이루어지고 있으며, 더욱이 유효채널길이를 더욱 더 증가시킬 수 있는 구형(sphere-typed) 리세스채널을 갖는 반도체소자에 대한 연구도 활발하게 시도되고 있다.
도 1은 일반적인 구형 리세스채널을 갖는 반도체소자의 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.
도 1 및 도 2를 참조하면, 반도체기판(100)의 활성영역(120)은 트랜치 소자분리막(110)에 의해 한정된다. 반도체기판(100)의 활성영역(120)에는 전구 형상으로 이루어진 구형 리세스채널용 트랜치(130)가 배치된다. 구형 리세스채널용 트랜치(130)에는 게이트절연막(140)이 배치된다. 게이트절연막(140) 위에는 게이트스택(150)이 배치된다. 이 게이트스택(150)은 구형 리세스채널용 트랜치(130)를 매립하는 폴리실리콘막패턴(151), 텅스텐실리사이드막패턴(152) 및 게이트 하드마스크막패턴(153)이 순차적으로 적층되는 구조를 갖는다.
이와 같은 구형 리세스채널에 있어서, 구형 리세스채널용 트랜치(130)의 임 계치수(CD; Critical Dimension)는 트랜지스터의 채널길이를 좌우하는 파라메타(parameters)이므로 엄격하게 제어되어야 한다. 그러나 구형 리세스채널용 트랜치(130)를 형성한 후에 위에서 아래로 찍은 샘(SEM; Scanning Electron Microscope)으로는 구형 리세스채널용 트랜치(130)의 임계치수(CD)를 정확하게 측정할 수 없는데, 그 이유는 반도체기판(100)이 불투명물질인 실리콘으로 이루어져 있기 때문이다. 따라서 구형 리세스채널용 트랜치(130)의 임계치수(CD)를 정확하게 측정하기 위해서는, 구형 리세스채널용 트랜치(130)가 만들어진 웨이퍼를 절단하여 구형 리세스채널용 트랜치(130)의 단면이 노출되도록 한 후, 노출된 단면의 임계치수(CD)를 측정하여야 한다. 그러나 이와 같은 방법은 측정을 위한 웨이퍼가 낭비되는 등 복잡한 절차 및 비용증대와 같은 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 웨이퍼의 절단 없이 구형 리세스채널용 트랜치의 임계치수를 정확하게 측정할 수 있는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법은, 제1 영역 및 제2 영역을 갖는 반도체기판의 상기 제1 영역에 트랜치 소자분리막을 형성하면서, 상기 제2 영역에 임계치수를 알고 있는 측정용 트랜치를 형성하는 단계; 상기 제1 영역에 1차 구형 리세스채널용 트랜치를 형성하는 단계; 상기 1차 구형 리세스채널용 트랜치 하부에 대한 이방성식각을 수행하여 2차 구형 리세스채널용 트랜치를 형성하되, 상기 측정용 트랜 치도 상기 이방성식각에 의한 수평방향으로의 식각이 이루어지도록 하는 단계; 및 상기 수평방향으로의 식각이 이루어진 측정용 트랜치의 임계치수를 측정하고, 상기 측정용 트랜치의 임계치수와 비교하여 상기 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법은, 반도체기판의 제1 영역 및 제2 영역에 제1 트랜치 및 임계치수를 알고 있는 제2 트랜치를 형성하는 단계; 상기 제1 트랜치 및 제2 트랜치를 절연막으로 매립하여 제1 매립절연막 및 제2 매립절연막을 형성하는 단계; 상기 제1 및 제2 매립절연막이 형성된 반도체기판 위에 상기 제1 영역은 덮고 상기 제2 영역은 노출시키는 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각차단막으로 한 식각으로 상기 제2 매립절연막을 일정 두께만큼 제거하는 단계; 상기 하드마스크막패턴을 패터닝하여 상기 제1 영역 중 구형 리세스채널이 형성될 영역을 노출시킨 후, 식각을 수행하여 1차 구형 리세스채널용 트랜치를 형성하는 단계; 상기 1차 구형 리세스채널용 트랜치를 갖는 반도체기판 전면에 산화막을 형성하는 단계: 상기 산화막에 대한 블랑켓 식각을 수행하여 상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치 내의 상기 제2 매립절연막의 표면을 노출시키는 단계; 상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치에 의해 노출된 반도체기판에 대한 이방성식각을 수행하여, 상기 1차 구형 리세스채널용 트랜치 하부의 2차 구형 리세스채널용 트랜치 및 상기 제2 트랜치가 수평방향으로 식각되어 만들어지는 제3 트랜치를 형성하는 단계; 및 상기 제3 트랜치의 임계치수를 측정하고, 상기 제2 트랜치의 임계치수와 비교하여 상기 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 영역은 셀 영역이고, 상기 제2 영역은 스크라이브 영역인 것이 바람직하다.
상기 제2 트랜치는 라인 형태를 갖는 것이 바람직하다.
상기 하드마스크막패턴은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 1차 구형 리세스채널용 트랜치를 형성하는 단계는, 상기 하드마스크막패턴 위에 포토레지스트막을 형성하는 단계; 상기 포토레지스트막을 패터닝하여 상기 제1 영역 중 구형 리세스채널이 형성될 영역에 대응되는 하드마스크막패턴 표면을 노출시키는 포토레지스트막패턴을 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 상기 하드마스크막패턴의 노출부분 및 반도체기판의 노출부분을 순차적으로 식각하여 1차 구형 리세스채널용 트랜치를 형성하는 단계; 및 상기 포토레지스트막패턴을 제거하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법은, 반도체기판의 제1 영역 및 제2 영역에 제1 트랜치 및 임계치수를 알고 있는 제2 트랜치를 형성하는 단계; 상기 제1 트랜치 및 제2 트랜치를 절연막으로 매립하여 제1 매립절연막 및 제2 매립절연막을 형성하는 단계; 상기 제1 및 제2 매립절연막이 형성된 반도체기판 위에 상기 제1 영역은 덮고 상기 제2 영역은 노출시키는 포토레지스트막패턴을 형성하는 단계; 상 기 포토레지스트막패턴을 식각차단막으로 한 식각으로 상기 제2 매립절연막을 일정 두께만큼 제거하는 단계; 상기 포토레지스트막패턴을 제거하는 단계; 상기 제1 영역에 구형 리세스채널용 트랜치가 형성될 영역을 노출시키는 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴에 의해 노출되는 반도체기판을 식각하여 1차 구형 리세스채널용 트랜치를 형성하는 단계; 상기 1차 구형 리세스채널용 트랜치를 갖는 반도체기판 전면에 산화막을 형성하는 단계: 상기 산화막에 대한 블랑켓 식각을 수행하여 상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치 내의 상기 제2 매립절연막의 표면을 노출시키는 단계; 상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치에 의해 노출된 반도체기판에 대한 이방성식각을 수행하여, 상기 1차 구형 리세스채널용 트랜치 하부의 2차 구형 리세스채널용 트랜치 및 상기 제2 트랜치가 수평방향으로 식각되어 만들어지는 제3 트랜치를 형성하는 단계; 및 상기 제3 트랜치의 임계치수를 측정하고, 상기 제2 트랜치의 임계치수와 비교하여 상기 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 영역은 셀 영역이고, 상기 제2 영역은 스크라이브 영역인 것이 바람직하다.
상기 제2 트랜치는 라인 형태를 갖는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법을 설명하기 위하여 나타내 보인 도면들이다. 여기서 도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.
먼저 도 3 및 도 4를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(200) 위에 소자분리용 트랜치 형성을 위한 제1 하드마스크막패턴(211) 및 임계치수 측정을 위한 제2 하드마스크막패턴(212)을 형성한다. 여기서 제1 영역(A)은 구형 리세스채널을 갖는 셀 어레이 트랜지스터가 형성되는 셀영역(cell area)이고, 제2 영역(B)은 소자형성이 이루어진 후 다이소팅(die sorting)시 절단이 이루어지는 스크라이브 영역(scribe area)이다. 제1 하드마스크막패턴(211) 및 제2 하드마스크막패턴(212)은 하나의 마스크를 사용하여 동시에 형성할 수 있으며, 패드산화막패턴 및 패드질화막패턴이 순차적으로 적층되는 구조로 형성할 수 있다. 앞서 언급한 바와 같이, 제1 하드마스크막패턴(211)은 제1 영역(A)에 소자분리용 트랜치 형성을 위한 것이며, 제2 하드마스크막패턴(212)은 구형 리세스채널용 트랜치의 임계치수를 위한 것이다. 따라서 제2 하드마스크막패턴(212)에 의해 한정되는 반도체기판(200)의 노출부분에 대한 임계치수, 즉 인접한 제2 하드마스크막패턴(212) 사이의 폭(w1)은 이미 알고 있는 치수이다.
다음에 도 5를 참조하면, 상기 하드마스크막패턴(도 3 및 도 4의 210)을 식각마스크로 한 식각으로 반도체기판(200)의 노출부분을 일정 깊이 식각하여 제1 영역(A) 및 제2 영역(B)에 각각 제1 트랜치(221) 및 제2 트랜치(222)를 형성한다. 여 기서 제2 트랜치(222)는 인접한 제2 하드마스크막패턴(212) 사이의 폭(w1)과 동일한 폭을 갖는다. 다음에 제1 트랜치(221) 및 제2 트랜치(222)가 매립되도록 전면에 매립절연막을 형성하고, 화학적기계적평탄화와 같은 평탄화를 수행하여 하드마스크막패턴(도 3 및 도 4의 210)을 노출시킨다. 다음에 하드마스크막패턴(도 3 및 도 4의 210)을 제거하여, 제1 트랜치(221)를 매립하는 제1 매립절연막(231)과 제2 트랜치(222)를 매립하는 제2 매립절연막(232)을 형성한다. 여기서 제1 매립절연막(231)은 트랜치 소자분리막이고, 제2 매립절연막(232)은 임계치수 측정을 위해 사용되는 막이다.
다음에 도 6을 참조하면, 전면에 하드마스크막용 물질막으로서, 예컨대 폴리실리콘막을 형성하고, 소정의 제1 레티클(251)을 이용한 패터닝을 수행하여 제1 영역(A)은 덮고 제2 영역(B)은 노출시키는 하드마스크막패턴(240)을 형성한다. 여기서 상기 제1 레티클(251)은, 쿼츠와 같은 투명기판(253)과, 이 투명기판(253) 위에서 제1 영역(A)에 대응되는 영역에 형성되는 광차단패턴(255)을 구비한다. 다음에 상기 하드마스크막패턴(240)을 식각차단막으로 한 식각으로 제2 영역(B)에서 노출되는 제2 매립절연막(232)의 상부 일부를 제거한다. 이때 식각은 제2 매립절연막(232)의 일부만 제거되도록, 제2 매립절연막(232)과 반도체기판(200) 사이에 충분한 식각선택비를 갖는 조건으로 수행한다.
다음에 도 7을 참조하면, 전면에 포토레지스트막을 형성한다. 그리고 소정의 제2 레티클(252)을 이용한 노광 및 현상을 수행하여, 제1 영역(A)의 구형 리세스채널이 형성될 부분에 대응하는 하드마스크막패턴(240) 표면을 노출시키는 포토레지 스트막패턴(250)을 형성한다. 상기 제2 레티클(253)은, 쿼츠와 같은 투명기판(254)과, 이 투명기판(254) 위에서 제1 영역(A)의 구형 리세스채널이 형성될 영역을 제외한 나머지 영역에 대응되는 영역에 형성되는 광차단패턴(256)을 구비한다.
다음에 도 8을 참조하면, 상기 포토레지스트막패턴(도 7의 250)을 식각마스크로 한 식각으로, 반도체기판(200)의 제1 영역(A)에 구형 리세스채널용 트랜치가 형성될 영역을 노출시키는 하드마스크막패턴(241)을 형성한다. 다음에 이 하드마스크막패턴(241) 및 포토레지스트막패턴(도 7의 250)을 식각마스크로 한 식각으로 반도체기판(200)의 제1 영역(A)의 노출부분을 일정 깊이로 식각하여 1차 구형 리세스채널용 트랜치(260)를 형성한다. 다음에 포토레지스트막패턴(도 7의 250)을 제거한다. 이 과정동안 반도체기판(200)의 제2 영역(A)은 포토레지스트막패턴(도 7의 250)에 의해 덮여있으므로 영향을 받지 않는다. 상기 1차 구형 리세스채널용 트랜치(260)를 형성한 후에는 전면에 2차 구형 리세스채널용 트랜치 형성을 위한 절연막, 예컨대 산화막(270)을 형성한다.
다음에 도 9를 참조하면, 상기 산화막(270)에 대한 블랑켓 식각(blanket etch)을 수행하여, 제1 영역(A)의 하드마스크막패턴(241) 상부에 있는 산화막(270)과 1차 구형 리세스채널용 트랜치(260) 표면 위에 있는 산화막(270)을 제거한다. 이때 상기 블랑켓 식각에 의해, 제2 영역(A)의 반도체기판(200) 표면 위에 있는 산화막(270)과 제2 매립절연막(232) 표면 위에 있는 산화막(270)도 함께 제거된다. 따라서 상기 산화막(270)은, 제1 영역(A)에서는 하드마스크막패턴(241) 및 1차 구형 리세스채널용 트랜치(260)의 측벽에 남게 되고, 제2 영역(B)에서는 제2 트랜치 (222)의 측벽에만 남게 된다.
다음에 도 10을 참조하면, 전면에 반도체기판(200)에 대한 등방성 식각을 수행한다. 그러면 제1 영역(A)에는 2차 구형 리세스채널용 트랜치(262)가 만들어지고, 제2 영역(B)에는 제2 트랜치(222)보다 넓은 폭(w2)을 갖는 제3 트랜치(264)가 만들어진다. 상기 등방성 식각이 이루어지는 동안, 제1 영역(A)에 있는 산화막(270)은 남는 반면, 제2 영역(B)에 있는 산화막(270)은 모두 제거되는데, 그 이유는 1차 리세스채널용 트랜치(260)의 폭은 상대적으로 좁은 반면, 제2 트랜치(222)의 폭은 상대적으로 넓기 때문이다. 즉 제2 트랜치(222)의 측벽에 있는 산화막(270)은, 제2 트랜치(222)의 넓은 폭으로 인하여 충분한 식각가스의 유입으로 반도체기판(200)에 대한 등방성 식각에 의해 모두 제거된다. 이와 함께 제2 영역(B)의 반도체기판(200) 표면도 일정 두께만큼 제거되어 표면의 단차는 낮아질 수 있다.
이후 상기 제2 영역(B)에 형성된 제3 트랜치(264)의 폭(w2)을 측정한 후에, 제2 트랜치(222)의 폭(w1)과 비교함으로써, 2차 구형 리세스채널용 트랜치(262)의 임계치수를 판단할 수 있다. 구체적으로 제3 트랜치(264)의 폭(w2)과 제2 트랜치(222)의 폭(w1) 사이의 차이는, 2차 구형 리세스채널용 트랜치(262) 형성을 위한 반도체기판(200)에 대한 이방성식각에 의해 수평방향으로 반도체기판(200)이 제거된 폭을 나타내며, 따라서 이 값을 근거로 제1 영역(A)에 대해서도 2차 구형 리세스채널용 트랜치(262)의 임계치수를 파악할 수 있다.
도 11 내지 도 18은 본 발명의 다른 실시예에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법을 설명하기 위하여 나타내 보인 도면들이다. 여기서 도 12는 도 11의 선 ⅩⅡ-ⅩⅡ'를 따라 절단하여 나타내 보인 단면도이다.
먼저 도 11 및 도 12를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(300) 위에 소자분리용 트랜치 형성을 위한 제1 하드마스크막패턴(311) 및 임계치수 측정을 위한 제2 하드마스크막패턴(312)을 형성한다. 여기서 제1 영역(A)은 구형 리세스채널을 갖는 셀 어레이 트랜지스터가 형성되는 셀영역(cell area)이고, 제2 영역(B)은 소자형성이 이루어진 후 다이소팅(die sorting)시 절단이 이루어지는 스크라이브 영역(scribe area)이다. 제1 하드마스크막패턴(311) 및 제2 하드마스크막패턴(312)은 하나의 마스크를 사용하여 동시에 형성할 수 있으며, 패드산화막패턴 및 패드질화막패턴이 순차적으로 적층되는 구조로 형성할 수 있다. 앞서 언급한 바와 같이, 제1 하드마스크막패턴(311)은 제1 영역(A)에 소자분리용 트랜치 형성을 위한 것이며, 제2 하드마스크막패턴(312)은 구형 리세스채널용 트랜치의 임계치수를 위한 것이다. 따라서 제2 하드마스크막패턴(312)에 의해 한정되는 반도체기판(300)의 노출부분에 대한 임계치수, 즉 인접한 제2 하드마스크막패턴(312) 사이의 폭(w1)은 이미 알고 있는 치수이다.
다음에 도 13을 참조하면, 상기 하드마스크막패턴(도 11 및 도 12의 310)을 식각마스크로 한 식각으로 반도체기판(300)의 노출부분을 일정 깊이 식각하여 제1 영역(A) 및 제2 영역(B)에 각각 제1 트랜치(321) 및 제2 트랜치(322)를 형성한다. 여기서 제2 트랜치(322)는 인접한 제2 하드마스크막패턴(312) 사이의 폭(w1)과 동일한 폭을 갖는다. 다음에 제1 트랜치(321) 및 제2 트랜치(322)가 매립되도록 전면에 매립절연막을 형성하고, 화학적기계적평탄화와 같은 평탄화를 수행하여 하드마 스크막패턴(도 11 및 도 12의 310)을 노출시킨다. 다음에 하드마스크막패턴(도 11 및 도 12의 310)을 제거하여, 제1 트랜치(321)를 매립하는 제1 매립절연막(331)과 제2 트랜치(322)를 매립하는 제2 매립절연막(332)을 형성한다. 여기서 제1 매립절연막(331)은 트랜치 소자분리막이고, 제2 매립절연막(332)은 임계치수 측정을 위해 사용되는 막이다.
다음에 도 14를 참조하면, 전면에 포토레지스트막을 형성하고, 소정의 제1 레티클(351)을 이용한 패터닝을 수행하여 제1 영역(A)은 덮고 제2 영역(B)은 노출시키는 포토레지스트막패턴(341)을 형성한다. 여기서 상기 제1 레티클(351)은, 쿼츠와 같은 투명기판(353)과, 이 투명기판(353) 위에서 제1 영역(A)에 대응되는 영역에 형성되는 광차단패턴(355)을 구비한다.
다음에 도 15를 참조하면, 상기 포토레지스트막패턴(도 14의 351)을 식각차단막으로 한 식각으로 제2 영역(B)에서 노출되는 제2 매립절연막(332)의 상부 일부를 제거한다. 이때 식각은 제2 매립절연막(332)의 일부만 제거되도록, 제2 매립절연막(332)과 반도체기판(300) 사이에 충분한 식각선택비를 갖는 조건으로 수행한다. 상기 식각이 이루어진 후에는 포토레지스트막패턴(도 14의 351)을 제거한다. 그리고 전면에 하드마스크막(342)을, 예컨대 폴리실리콘막으로 형성한다.
다음에 도 16을 참조하면, 하드마스크막(342) 위에 포토레지스트막을 형성한다. 그리고 소정의 제2 레티클(352)을 이용한 노광 및 현상을 수행하여, 제1 영역(A)의 구형 리세스채널이 형성될 부분에 대응하는 하드마스크막(342) 표면과, 제2 영역(B)의 하드마스크막(342) 표면 모두를 노출시키는 포토레지스트막패턴(350)을 형성한다. 상기 제2 레티클(353)은, 쿼츠와 같은 투명기판(354)과, 이 투명기판(354) 위에서 제1 영역(A)의 구형 리세스채널이 형성될 영역 및 제2 영역(B)을 제외한 나머지 영역에 대응되는 영역에 형성되는 광차단패턴(356)을 구비한다.
다음에 도 17을 참조하면, 상기 포토레지스트막패턴(도 16의 350)을 식각마스크로 한 식각으로, 반도체기판(300)의 제1 영역(A)에 구형 리세스채널용 트랜치가 형성될 영역을 노출시키는 하드마스크막패턴(343)을 형성한다. 다음에 이 하드마스크막패턴(343) 및 포토레지스트막패턴(도 16의 350)을 식각마스크로 한 식각으로 반도체기판(300)의 제1 영역(A)의 노출부분을 일정 깊이로 식각하여 1차 구형 리세스채널용 트랜치(360)를 형성한다. 다음에 포토레지스트막패턴(도 16의 350)을 제거한다. 상기 1차 구형 리세스채널용 트랜치(360) 형성을 위한 식각이 이루어지는 동안, 제2 영역(B)에서 노출되어 있던 하드마스크막패턴(343)도 함께 제거된다. 다음에 상기 1차 구형 리세스채널용 트랜치(360)를 형성한 후에는 전면에 2차 구형 리세스채널용 트랜치 형성을 위한 절연막, 예컨대 산화막(370)을 형성한다.
다음에 도 18을 참조하면, 상기 산화막(370)에 대한 블랑켓 식각(blanket etch)을 수행하여, 제1 영역(A)의 하드마스크막패턴(343) 상부에 있는 산화막(370)과 1차 구형 리세스채널용 트랜치(360) 표면 위에 있는 산화막(370)을 제거한다. 이때 상기 블랑켓 식각에 의해, 제2 영역(A)의 반도체기판(300) 표면 위에 있는 산화막(370)과 제2 매립절연막(332) 표면 위에 있는 산화막(370)도 함께 제거된다. 따라서 상기 산화막(370)은, 제1 영역(A)에서는 하드마스크막패턴(343) 및 1차 구형 리세스채널용 트랜치(360)의 측벽에 남게 되고, 제2 영역(B)에서는 제2 트랜치 (322)의 측벽에만 남게 된다. 다음에 전면에 반도체기판(300)에 대한 등방성 식각을 수행한다. 그러면 제1 영역(A)에는 2차 구형 리세스채널용 트랜치(362)가 만들어지고, 제2 영역(B)에는 제2 트랜치(322)보다 넓은 폭(w2)을 갖는 제3 트랜치(364)가 만들어진다. 상기 등방성 식각이 이루어지는 동안, 제1 영역(A)에 있는 산화막(370)은 남는 반면, 제2 영역(B)에 있는 산화막(370)은 모두 제거되는데, 그 이유는 1차 리세스채널용 트랜치(360)의 폭은 상대적으로 좁은 반면, 제2 트랜치(322)의 폭은 상대적으로 넓기 때문이다. 본 실시예에 있어서도, 제2 영역(B)의 반도체기판(300) 표면이 일정 두께만큼 제거되어 표면의 단차는 낮아질 수 있다.
이후 상기 제2 영역(B)에 형성된 제3 트랜치(364)의 폭(w2)을 측정한 후에, 제2 트랜치(322)의 폭(w1)과 비교함으로써, 2차 구형 리세스채널용 트랜치(362)의 임계치수를 판단할 수 있다. 구체적으로 제3 트랜치(364)의 폭(w2)과 제2 트랜치(322)의 폭(w1) 사이의 차이는, 2차 구형 리세스채널용 트랜치(362) 형성을 위한 반도체기판(300)에 대한 이방성식각에 의해 수평방향으로 반도체기판(300)이 제거된 폭을 나타내며, 따라서 이 값을 근거로 제1 영역(A)에 대해서도 2차 구형 리세스채널용 트랜치(362)의 임계치수를 파악할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 구형 리세스채널용 트랜치의 임계치수 측정방법에 의하면, 셀영역과 인접한 스크라이브 영역에 임계치수가 측정된 측정용 트랜치를 형성한 후, 셀영역에 구형 리세스채널용 트랜치 형성을 위한 식각시 상기 측정용 트랜치도 함께 이방성식각이 이루어지도록 함으로써, 웨이퍼의 절 단 없이 구형 리세스채널용 트랜치의 임계치수를 판단할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (9)
- 제1 영역 및 제2 영역을 갖는 반도체기판의 상기 제1 영역에 트랜치 소자분리막을 형성하면서, 상기 제2 영역에 임계치수를 알고 있는 측정용 트랜치를 형성하는 단계;상기 제1 영역에 1차 구형 리세스채널용 트랜치를 형성하는 단계;상기 1차 구형 리세스채널용 트랜치 하부에 대한 이방성식각을 수행하여 2차 구형 리세스채널용 트랜치를 형성하되, 상기 측정용 트랜치도 상기 이방성식각에 의한 수평방향으로의 식각이 이루어지도록 하는 단계; 및상기 수평방향으로의 식각이 이루어진 측정용 트랜치의 임계치수를 측정하고, 상기 측정용 트랜치의 임계치수와 비교하여 상기 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함하는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 반도체기판의 제1 영역 및 제2 영역에 제1 트랜치 및 임계치수를 알고 있는 제2 트랜치를 형성하는 단계;상기 제1 트랜치 및 제2 트랜치를 절연막으로 매립하여 제1 매립절연막 및 제2 매립절연막을 형성하는 단계;상기 제1 및 제2 매립절연막이 형성된 반도체기판 위에 상기 제1 영역은 덮고 상기 제2 영역은 노출시키는 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴을 식각차단막으로 한 식각으로 상기 제2 매립절연막을 일정 두께만큼 제거하는 단계;상기 하드마스크막패턴을 패터닝하여 상기 제1 영역 중 구형 리세스채널이 형성될 영역을 노출시킨 후, 식각을 수행하여 1차 구형 리세스채널용 트랜치를 형성하는 단계;상기 1차 구형 리세스채널용 트랜치를 갖는 반도체기판 전면에 산화막을 형성하는 단계:상기 산화막에 대한 블랑켓 식각을 수행하여 상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치 내의 상기 제2 매립절연막의 표면을 노출시키는 단계;상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치에 의해 노출된 반도체기판에 대한 이방성식각을 수행하여, 상기 1차 구형 리세스채널용 트랜치 하부의 2차 구형 리세스채널용 트랜치 및 상기 제2 트랜치가 수평방향으로 식각되어 만들어지는 제3 트랜치를 형성하는 단계; 및상기 제3 트랜치의 임계치수를 측정하고, 상기 제2 트랜치의 임계치수와 비교하여 상기 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함하는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 제2항에 있어서,상기 제1 영역은 셀영역이고, 상기 제2 영역은 스크라이브 영역인 것을 특징 으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 제2항에 있어서,상기 제2 트랜치는 라인 형태를 갖는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 제2항에 있어서,상기 하드마스크막패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 제2항에 있어서, 상기 1차 구형 리세스채널용 트랜치를 형성하는 단계는,상기 하드마스크막패턴 위에 포토레지스트막을 형성하는 단계;상기 포토레지스트막을 패터닝하여 상기 제1 영역 중 구형 리세스채널이 형성될 영역에 대응되는 하드마스크막패턴 표면을 노출시키는 포토레지스트막패턴을 형성하는 단계;상기 포토레지스트막패턴을 식각마스크로 상기 하드마스크막패턴의 노출부분 및 반도체기판의 노출부분을 순차적으로 식각하여 1차 구형 리세스채널용 트랜치를 형성하는 단계; 및상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 반도체기판의 제1 영역 및 제2 영역에 제1 트랜치 및 임계치수를 알고 있는 제2 트랜치를 형성하는 단계;상기 제1 트랜치 및 제2 트랜치를 절연막으로 매립하여 제1 매립절연막 및 제2 매립절연막을 형성하는 단계;상기 제1 및 제2 매립절연막이 형성된 반도체기판 위에 상기 제1 영역은 덮고 상기 제2 영역은 노출시키는 포토레지스트막패턴을 형성하는 단계;상기 포토레지스트막패턴을 식각차단막으로 한 식각으로 상기 제2 매립절연막을 일정 두께만큼 제거하는 단계;상기 포토레지스트막패턴을 제거하는 단계;상기 제1 영역에 구형 리세스채널용 트랜치가 형성될 영역을 노출시키는 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴에 의해 노출되는 반도체기판을 식각하여 1차 구형 리세스채널용 트랜치를 형성하는 단계;상기 1차 구형 리세스채널용 트랜치를 갖는 반도체기판 전면에 산화막을 형성하는 단계:상기 산화막에 대한 블랑켓 식각을 수행하여 상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치 내의 상기 제2 매립절연막의 표면을 노출시키는 단계;상기 1차 구형 리세스채널용 트랜치의 바닥 및 상기 제2 트랜치에 의해 노출 된 반도체기판에 대한 이방성식각을 수행하여, 상기 1차 구형 리세스채널용 트랜치 하부의 2차 구형 리세스채널용 트랜치 및 상기 제2 트랜치가 수평방향으로 식각되어 만들어지는 제3 트랜치를 형성하는 단계; 및상기 제3 트랜치의 임계치수를 측정하고, 상기 제2 트랜치의 임계치수와 비교하여 상기 2차 구형 리세스채널용 트랜치의 임계치수를 판단하는 단계를 포함하는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 제7항에 있어서,상기 제1 영역은 셀영역이고, 상기 제2 영역은 스크라이브 영역인 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
- 제7항에 있어서,상기 제2 트랜치는 라인 형태를 갖는 것을 특징으로 하는 구형 리세스채널용 트랜치의 임계치수 측정방법.
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Family
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| FPAY | Annual fee payment |
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