KR20060136127A - 낸드 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 액티브 영역 및 필드 영역을 확정하기 위해 니플을 갖는 소자분리막을 반도체 기판 내에 형성하는 단계와, 상기 액티브 영역의 상기 반도체 기판의 일부를 제거하여 리세스를 형성하는 단계와, 상기 리세스를 포함하는 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 필드 영역의 상기 제1 폴리실리콘막 및 터널 산화막을 제거하는 단계와, 상기 제1 폴리실리콘막 상부에 유전체막, 제2 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막 및 제1 폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함한다.
이와 같은 본 발명은 액티브 영역을 제거하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시키고, 셀 전류를 증가시킬 수 있다. 이로 인해, 센싱 타임이 감소되어 리드 속도를 증가시킬 수 있고, 리드 속도가 증가된 낸드 플래쉬 메모리 소자의 제조가 가능하다.
소자분리막의 단면적, 센싱 타임, 셀 전류
Description
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하드 마스크막
14 : 감광막 16 : 트렌치
18 : 산화막 20 : 소자분리막
22 : 제1 감광막 패턴 24 : 리세스
26 : 터널 산화막 28 : 제1 폴리실리콘막
30 : 제2 감광막 패턴 32 : 플로팅 게이트
34 : 유전체막 36 : 컨트롤 게이트
a : 액티브 영역 b : 필드 영역
T : 개구부
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 액티브 영역의 식각하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시키기 위한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
낸드 플래쉬 메모리 소자의 고집적화로 인하여 소자의 세부적인 회로 구성을 위한 다양한 패턴의 크기는 서브 마이크론(sub micron) 이하로 빠르게 진행되고 있으며, 미세화되어짐에 따라 기존의 각종 공정들의 어려움이 점차 가중되고 있다. 소자의 제조에 있어, 소자분리막 형성시 일정한 셀 전류(cell current)가 유지되어야만 소자가 정상적으로 리드(read)되었을 때, 정상적인 센싱(sensing) 성능을 발휘할 수 있다. 기존 방식에 따른 소자분리막 형성방법에 대해 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(1) 상부에 질화막 및 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 이용하여 질화막 및 반도체 기판(1)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후, 연마하여 평탄화 시킨다. 질화막을 제거하여 니플을 갖는 소자분리막(2)을 형성한다.
그러나, 소자가 점차 집적화되어가면서 상기와 같은 기존의 방식으로 소자분리막을 형성하면, 일정한 셀 전류를 유지하기 위해 다른 제반 공정이 소요됨으로 일정한 셀 전류를 유지하기엔 어려움이 가중된다. 소자분리막의 선폭이 감소함에 따라 도 1에서 보여주는 소자분리막(2)과 소자분리막(2) 사이의 액티브 구조는 낸드 플래쉬 메모리 소자의 전류 증가를 위해 효과적이지 못하다. 이로 인해, 셀 전류는 감소되어 식 1에서 보여주는 것 처럼 리드시 센싱 타임을 증가시켜 리드 속도를 감소시키게 된다. 식 1에서 CBL은 비트 라인 캐패시턴스를, VCC는 동작 전원을, ICell은 셀 전류를 나타낸다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 액티브 영역의 식각하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시켜 셀 전류를 증가시키기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 액티브 영역 및 필드 영역을 확정하기 위해 니플을 갖는 소자분리막을 반도체 기판 내에 형성하는 단계와, 상기 액티브 영역의 상기 반도체 기판의 일부를 제거하여 리세스를 형성하는 단계와, 상기 리세스를 포함하는 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 필드 영역의 상기 제1 폴리실리콘막 및 터널 산화막을 제거하는 단계와, 상기 제1 폴리실리콘막 상부에 유전체막, 제2 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막 및 제1 폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 하드 마스크막(12) 및 감광막(14)을 형성한다. 하드 마스크막(12)은 SiON 또는 질화막을 이용하여 형성하고, 감광막(14)은 ArF를 이용하여 형성한다.
도 2b를 참조하면, 감광막(14)을 노광 및 현상 공정을 실시하여 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 이용하여 하드 마스크막(12) 및 반도체 기판(10)의 일부를 식각하여 트렌치(16)를 형성한다. 트렌치(16)가 매립되도록 전체 구 조 상부에 산화막(18)을 형성한다.
도 2c를 참조하면, 도 2c는 도 3a의 선 A-A를 절취한 상태의 단면도이다. 도 2b의 공정이후 산화막(18)을 CMP 공정을 실시하여 제거한 후, 잔류된 하드 마스크막(12)을 제거하여 니플을 갖는 소자분리막(20)을 형성한다. 질화막인 하드 마스크막(12)은 H3PO4 또는 HF+NH4F를 적절한 비율로 혼합하여 습식 식각 공정을 통해 액티브 영역(a)에 어택(attack)이 최소화 되도록 균일하게 제거한다. 소자분리막(20)이 형성된 부분을 필드 영역(b)이라 하고, 소자분리막(20)과 소자분리막(20) 사이의 영역을 액티브 영역(a)이라고 한다. 일부 액티브 영역(a) 및 필드 영역(b) 상부에 제1 감광막 패턴(22)을 형성한다. 제1 감광막 패턴(22)은 쉽게 작은 사이즈의 패턴을 만들 수 있는 RFP(Resist Flow Process), RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 또는 PEAT(Post Exposure Amine Treatment) 등의 방법으로 제1 감광막 패턴(22)을 형성한다. 제1 감광막 패턴(22)에 의해 개구부(T)가 도 3a의 레이아웃도에 도시된 바와 같이 형성된다.
도 2d를 참조하면, 제1 감광막 패턴(22)을 마스크로 이용하여 액티브 영역(a)의 일부를 일정 깊이로 식각하여 리세스(24)를 형성한 후, 제1 감광막 패턴(22)을 제거한다. 리세스(24) 포함하는 전체 구조 상부에 터널 산화막(26)을 형성한다. 액티브 영역(a) 상부를 식각하여 리세스(24)를 형성함으로써, 액티브 영역(a)의 단면적을 증가시킬 수 있다.
도 2e를 참조하면, 터널 산화막(26) 상부에 제1 폴리실리콘막(28)을 형성한 후, 제1 폴리실리콘막(28) 상부에 제2 감광막 패턴(30)을 형성한다.
도 2f를 참조하면, 도 2f는 도 3b의 선 B-B를 절취한 상태의 단면도이다. 도 2e의 공정이후 제2 감광막 패턴(30)을 마스크로 이용하여 소자분리막(20) 상부의 제1 폴리실리콘막(28) 및 터널 산화막(26)을 식각한 후, 제2 감광막 패턴(30)을 제거한다.
도 2g를 참조하면, 도 2g는 도 3c의 선 C-C를 절취한 상태의 단면도이다. 도 2f의 공정이후 제1 폴리실리콘막(28) 상부에 유전체막(34), 제2 폴리실리콘막 및 텅스텐 실리사이드막을 형성한 후, 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막(34) 및 제1 폴리실리콘막(28)를 식각하여 게이트를 형성한다. 이로 인해, 제1 폴리실리콘막(28)으로 이루어진 플로팅 게이트(32)와 텅스텐 실리사이드막 및 제2 폴리실리콘막으로 이루어진 컨트롤 게이트(36)가 형성된다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.
도 3a를 참조하면, 도 2c의 단면도를 참고하여 설명한다. a는 액티브 영역을, b는 필드 영역을, 22는 감광막 패턴을 나타낸다. T는 개구부로써, 감광막 패턴(22)에 의해 나타난다.
도 3b를 참조하면, 도 2f의 단면도를 참고하여 설명한다. a는 액티브 영역을, b는 필드 영역을, 24는 감광막 패턴(22)에 의해 리세스된 것을 나타내고, 32는 제1 폴리실리콘막 및 터널 산화막을 식각하여 형성된 플로팅 게이트를 나타낸다.
도 3c를 참조하면, 도 2g의 단면도를 참고하여 설명한다. a는 액티브 영역을, b는 필드 영역을, 24는 감광막 패턴(22)에 의해 리세스된 것을 나타내고, 36은 제2 폴리실리콘막 및 텅스텐 실리사이드막으로 이루어진 컨트롤 게이트를 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 액티브 영역을 일부 식각하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시켜 셀 전류를 증가시킬 수 있고, 소자분리막의 단면적의 증가로 패턴 축소 또는 오버레이 관점에서 유리하다. 이로 인해, 센싱 타임이 감소되어 리드 속도를 증가시킬 수 있고, 리드 속도가 증가된 낸드 플래쉬 메모리 소자의 제조가 가능하다.
Claims (7)
- 액티브 영역 및 필드 영역을 확정하기 위해 니플을 갖는 소자분리막을 반도체 기판 내에 형성하는 단계;상기 액티브 영역의 상기 반도체 기판의 일부를 제거하여 리세스를 형성하는 단계;상기 리세스를 포함하는 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 필드 영역의 상기 제1 폴리실리콘막 및 터널 산화막을 제거하는 단계;상기 제1 폴리실리콘막 상부에 유전체막, 제2 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 단계; 및상기 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막 및 제1 폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 니플을 갖는 소자분리막 형성 공정은상기 반도체 기판 상부에 하드 마스크막 및 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 상기 하드 마스크막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후, 연마하여 평탄화 시키는 단계; 및상기 하드 마스크막을 제거하여 상기 액티브 영역 및 필드 영역을 확정하기 위한 상기 니플을 갖는 소자분리막을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 하드 마스크막은 SiON 또는 질화막을 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제3항에 있어서, 상기 하드 마스크막이 질화막일 경우 상기 하드마스크막은 H3PO4 또는 HF+NH4F를 혼합하여 습식 식각 공정을 통해 제거하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 리세스 형성시 사용하는 감광막 패턴은 RFP, RELACS 또는 PEAT 등의 방법을 이용하여 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 폴리실리콘막으로 이루어진 플로팅 게이트를 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드막 및 제2 폴리실리콘막으로 이루어진 컨트롤 게이트를 형성하는 낸드 플래쉬 메모리 소자의 제조방법.
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