TWI678725B - 半導體元件及其關鍵尺寸的定義方法 - Google Patents

Abstract

一種半導體元件，包括：半導體基材、電路單元以及一個對位標記(align mark)。電路單元位於半導體基材上。對位標記位於半導體基材之中，包括第一部分以及第二部分，分別鄰接於電路單元的相反兩側；且第一部分和第二部分之間，具有平行第一方向的第一預設距離。

Description

半導體元件及其關鍵尺寸的定義方法

本揭露書是有關於一種積體電路(Integrated Circuit，IC)及其製作方法。特別是有關於一種半導體元件關鍵尺寸的定義方法。

隨著積體電路之半導體元件的關鍵尺寸(critical dimension)朝向製造技術的極限縮小，積體電路製程對於光阻的製造及微影(photolithography)圖形處理的精度要求也越來越嚴格。由於，半導體元件的關鍵尺寸很難在微影製程中直接進行量測。目前的做法係採用位於切割道(scribe lines)上，由光阻材料所構成的關鍵尺寸棒(Critical Dimension bar，CD bar)來為參考基準，模擬光阻在曝光顯影後的圖案尺寸變化趨勢，以間接定義出的半導體元件的關鍵尺寸。

然而，當用來定義半導體元件的光阻圖案與關鍵尺寸棒的光阻層寬度和厚度差距過大時，在微影製程之後會因為光阻材質的收縮率(shrinkage rate)不同，而有不同的變化趨勢，若沒有進一步的 量測很可能導致半導體元件的關鍵尺寸變異過大，降低半導體元件的製程良率和可靠度。

因此，有需要提供一種先進的半導體元件關鍵尺寸的定義方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種半導體元件，此半導體元件包括：半導體基材、一個電路單元以及一個對位標記。電路單元位於半導體基材上。對位標記位於基材之中，包括第一部分以及第二部分，分別鄰接於電路單元的相反兩側；且第一部分和第二部分之間，具有平行第一方向的第一預設距離。

本說明書的另一實施例揭露一種半導體元件之關鍵尺寸的定義方法。此方法包括下述步驟：首先，提供一個半導體基材，其包含有一個預設區域。於基材之中形成一個對位標記，使對位標記包括第一部分以及第二部分，分別鄰接於預設區域的相反兩側；且與預設區之間分別具有平行第一方向的第一預設距離。在形成對位標記的同時，在預設區域上形成一個電路單元。

根據上述實施例，本說明書是在提供一種半導體元件關鍵尺寸的定義方法，係在基材之預設區域上形成電路單元時，同步於基材中形成一個對位標記，分別鄰接於電路單元的相反兩側；且第一部分和第二部分之間，具有平行一方向的預設距離。可以藉由對位標記的定位，將用來形成電路單元的光阻精準 的形成在第一部分和第二部分之間，以確保電路單元關鍵尺寸落在可容許的誤差範圍內，以增進半導體元件的製程良率和可靠度。

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100、200、300‧‧‧半導體元件

101‧‧‧基材

101a‧‧‧預設區域

104‧‧‧記憶層

105‧‧‧通道層

107‧‧‧第一凹室

108‧‧‧第二凹室

107a‧‧‧第一凹室中心點

108a‧‧‧第二凹室中心點

109‧‧‧光阻層

109a‧‧‧光阻層的第一邊緣

109b‧‧‧光阻層的第二邊緣

110‧‧‧多層堆疊結構

110a‧‧‧貫穿開口

111-115‧‧‧犧牲層

116‧‧‧絕緣材料

117、119‧‧‧蝕刻製程

118‧‧‧光阻修整製程

120‧‧‧第一導體層

121-126‧‧‧絕緣層

127‧‧‧第二導電層

128‧‧‧記憶體陣列

128a‧‧‧記憶胞

129‧‧‧接觸插塞

130‧‧‧第一開口

130a‧‧‧第一開口的中心點

131‧‧‧第二開口

131a‧‧‧第二開口的中心點

136‧‧‧階梯狀接觸結構

133、233、333‧‧‧對位標記

233a、333a‧‧‧第三部分

233b、333b‧‧‧第四部分

h、b、c、d、e‧‧‧距離

al、ar、ab、ar、f、g‧‧‧寬度

X、Y、Z‧‧‧軸

第1A圖至第11圖係根據本說明書的一實施例所繪示之製作半導體元件的製程結構剖面示意圖；第2圖係根據本說明書的一實施例，繪示具有第11圖所示之結構的半導體元件結構上視圖；第3圖係根據本說明書另一實施例所繪示半導體元件結構上視圖；以及第4圖係根據本說明書又一實施例所繪示的半導體元件結構上視圖。

本說明書是提供一種半導體元件關鍵尺寸的定義方法，可改善習知半導體元件的製程可靠度。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1I圖，第1A圖至第1I圖係根據本說明書的一實施例所繪示之製作半導體元件100的製程結構剖面示意圖。在本實施例之中，半導體元件100係一種具有垂直通道的記憶體元件。製作半導體元件100的方法包括下述部驟：首先，提供一個半導體基材101。其中，基材101包含有一個預設區域101a。在本說明書的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。

之後，於半導體基材101上一個第一導體層120；並且在第一導體層120上形成一個多層堆疊結構110，覆蓋於預設區域101a上，且向外延伸超過預設區域101a。在本說明書的一些實施例中，第一導體層120可以是位於半導體基材101中的n型摻雜區域。多層堆疊結構110包括交錯堆疊的複數個犧牲層111-115和複數個絕緣層121-126。其中，犧牲層111-115和絕緣層121-126係相互平行，並且沿著Z軸方向彼此交錯堆疊在第 一導體層120上。絕緣層126位於多層堆疊結構110的頂層，絕緣層121位於多層堆疊結構110的最底層，且與第一導體層120直接接觸(如第1A圖所繪示)。

在本說明書的一些實施例中，犧牲層111-115和絕緣層121-126可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，所製作而成。而且，犧牲層111-115和絕緣層121-126的材料必須不同。例如，犧牲層111-115可以是由含矽氮化物(nitride)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。絕緣層121-126可以由與犧牲層111-115不同的介電材料，例如矽氧化物、碳化矽(silicon carbide)、矽酸鹽或上述之任一組合，所構成。在本實施例中，犧牲層111-115係由厚度實質為520埃的氮化矽所構成。絕緣層121-126係由厚度實質為280埃的二氧化矽(SiO₂)所構成。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個貫穿開口110a，貫穿多層堆疊結構110，藉以將一部分的第一導體層120暴露於外。在本說明書的一些實施例中，形成貫穿開口110a的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構110之中形成多個沿著Z軸方向向下延伸的貫穿孔，將位於貫穿開口110a之底面的一部分第 一導體層120，以及用來作為貫穿開口110a之側壁的一部分絕緣層121-126和犧牲層111-115暴露出來。

之後，於貫穿開口110a的側壁上依序形成記憶層104和通道層105，並使記憶層104夾設於通道層105和經由貫穿開口110a暴露於外的一部分犧牲層111-115之間。之後並在貫穿開口110a之中填充絕緣材料116(如第1B圖所繪示)。在本說明書的一些實施中，記憶層104包括，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構(但不以此為限)。通道層105可以由矽、鍺或其他摻雜或無摻雜之半導體材質所構成。絕緣材料116可以是，矽氧化物、碳化矽、矽酸鹽或上述之任一組合。

然後，對多層堆疊結構110進行另一個開口蝕刻製程。在多層堆疊結構110中向外延伸超過預設區域101b的部分形成至少一個第一凹室107和一個第二凹室108，使第一凹室107和第二凹室108分別鄰接於預設區域101b平行X軸方向的相反兩側；並且使第一凹室107的中心點107a和第二凹室108的中心點108a之間具有一個平行於X軸方向的預設距離h。在本說明書的一些實施例中，第一凹室107和第二凹室108皆由多層堆疊結構110的上表面向下延伸，至少穿過最高層的絕緣層126以及最高層的犧 牲層115(如第1C圖所繪示)。在本實施例中，第一凹室107和第二凹室108可以是二相互平行的條狀開口，分別具有垂直X軸方向的長軸。

之後，形成一個圖案化光阻層109，覆蓋位於預設區域101b中的一部分多層堆疊結構110。並且使第一凹室107和第二凹室108分別距離光阻層109的第一邊緣109a和第二邊緣109b實質小於5微米(micro meter，μm)。其中，第一邊緣109a和第二邊緣109b實質平行Z軸方向(如第1D圖所繪示)。在本說明書的一些實施例中，光阻層109的厚度實值大於5微米。

接著，以光阻層109為罩幕，對多層堆疊結構110進行蝕刻製程117。移除未被光阻層109所覆蓋的最高絕緣層126和最高犧牲層115，將一部分次高絕緣層125暴露於外；並且使第一凹室107和第二凹室108向下延伸，至少穿過次高層的絕緣層125以及次高層的犧牲層114(如第1E圖所繪示)。

後續，進行光阻修整製程118，移除一部分光阻層109，使第一邊緣109a和第二邊緣109b向後退縮，而將一部分剩餘的最高絕緣層126以暴露出來(如第1F圖所繪示)；再對多層堆疊結構110進行另一蝕刻製程119。移除未被光阻層109所覆蓋的一部分最高絕緣層126、最高犧牲層115、次高絕緣層125和次高犧牲層114，將一部分絕緣層124暴露於外；並且使第一凹室107和第二凹室108向下延伸，至少穿過絕緣層124以及犧牲層113(如第1G圖所繪示)。

重複上述光阻修整製程118和蝕刻製程119，直到將一部分的第一導體層120暴露於外才停止，藉以形成環繞在堆疊結構110周邊，往外漸次下降的一個階梯狀(step profile)接觸結構136。並形成一第一開口130和第二開口131分別鄰接階梯狀接觸結構136平行X軸方向的相反兩側，且由暴露於外的第一導體層120表面延伸進入基材101之中。在本實施例中，第一開口130和第二開口131的中心點130a和131a分別與第1B圖所繪示的第一凹室107和第二凹室108的中心點107a和108a重疊。換言之，第一開口130和第二開口131的中心點130a和131a平行X軸方向的距離實質為h；階梯狀結構136分別與第一開口130和第二開口131之間的距離實質小於5微米(如第1H圖所繪示)。

形成階梯狀接觸結構136之後，移除剩餘的犧牲層111-115。在本實施例之中，係採用磷酸(H₃PO₄)溶液將剩餘的犧牲層111-115予以移除。再藉由沉積製程，例如低壓化學氣相沉積製程，形成複數個第二導電層127填充於被移除之剩餘犧牲層111-115原來的位置上，進而在每一個第二導電層127、記憶層104和通道層105重疊的區域形成一個記憶胞128a，而在多層堆疊結構110中形成記憶體陣列128。後續，於形成複數個接觸插塞129,分別與階梯狀結構136上的每一個第二導電層127電性接觸，並且經由一連串後段製程(未繪示)形成如第1I圖所繪示，具有立體記憶體陣列128(電路單元)的半導體元件100。

請參照第2圖，第2圖係根據本說明書的一實施例，繪示具有第1I圖所示之結構的半導體元件100上視圖。其中，第一開口130和第二開口131和第一凹室107和第二凹室108一樣，可以是二條狀開口，分別具有垂直X軸方向的長軸，分別用來作為形成階梯狀接觸結構136之對位標記133的第一部分和第二部分。其中第一開口130具有平行X軸方向實質為al的寬度；第二開口131具有平行X軸方向實質為at的寬度；階梯狀接觸結構136與第一開口130和該第二開口131之間，分別具有平行X軸方向實質為b和c的距離；記憶體陣列128具有平行X軸方向實質為g的寬度；且g+al/2+ar/2+b+c實質等於第一凹室107的中心點107a和第二凹室108的中心點108a之間的預設距離h。在本實施例中，距離b和c實質小於500微米；預設距離h大於2500微米，亦即實值大於單一元件記憶胞(記憶胞128a)的尺寸。

由於，用來形成對位標記133的第一凹室107和第二凹室108，係與立階梯狀接觸結構136同時形成。因此，在製程中可以藉由，例如線上掃描式電子顯微鏡(in-line Scanning Electron Microscope，in-line SEM)的實際量測，來確保形成階梯狀接觸結構136之光阻109的覆蓋位置以及關鍵尺寸是否落在可容許的誤差範圍內。以防止光阻的覆蓋位置以及關鍵尺寸偏差，導致接觸插塞129落著於第二導電層127的接觸位置出現偏離，導致半導體元件100失效，進而改善半導體元件100製程的良率和可靠度。

但值得注意的是，對位標記的形式並不以此為限，在本說明書的另一些實施例中，半導體元件還可以包含其他部分。例如請參照第3圖，第3圖係根據本說明書的另一實施例所繪示半導體元件200結構上視圖。其中，半導體元件200的結構大致與半導體元件100相似，差別僅在於半導體元件200的對位標記233還包括一個第三部分233a和一個第四部分233b，分別鄰接於階梯狀接觸結構136平行於Y軸方向的相反兩側；且第三部分233a和第四部分233b二者的中心點之間，具有一個平行於Y軸方向的預設距離k。

在本實施例中，第三部分233a和第四部分233b可以是二條狀開口，分別具有平行X軸方向的長軸。第三部分233a具有平行Y軸方向實質為ab的寬度；第四部分233b具有平行Y軸方向實質為at的寬度；階梯狀接觸結構136與第三部分233a和第四部分233b，分別具有平行Y軸方向實質為d和e的距離；記憶體陣列128具有平行Y軸方向實質為f的寬度；且f+ab/2+at/2+d+e實質等於第三部分233a和第四部分233b二者的中心點之間的預設距離k。在本實施例中，距離d和e實質小於500微米；預設距離k實值大於2500微米，亦即實值大於單一元件記憶胞(記憶胞128a)的尺寸。

例如請參照第4圖，第4圖係根據本說明書又一實施例所繪示的半導體元件300結構上視圖。其中，半導體元件300的結構大至與半導體元件200相似，差別僅在於半導體元件300的對 位標記333的第三部分333a和第四部分333b，分別與用來做為第一部分的第一開口130以及用來做為第二部分的第二開口131相互連結，形成一個環繞立體記憶體陣列128(電路單元)和階梯狀接觸結構136的環狀開口。其中，對位標記333用來做為第一部分的第一開口130和用來做為第二部分的第二開口131以及第三部分333a和第四部分333b分別實質地對稱於階梯狀接觸結構136。

根據上述實施例，本說明書是在提供一種半導體元件關鍵尺寸的定義方法，係在基材之預設區域上形成電路單元時，同步於基材中形成一個對位標記，分別鄰接於電路單元的相反兩側；且第一部分和第二部分之間，具有平行一方向的預設距離。可以藉由對位標記的定位，將用來形成電路單元的光阻精準的形成在第一部分和第二部分之間，以確保電路單元關鍵尺寸落在可容許的誤差範圍內，以增進半導體元件的製程良率和可靠度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (8)

1. 一種半導體元件，包括：一半導體基材；一電路單元，位於該半導體基材上，該電路單元包括一記憶體陣列，且該記憶體陣列包括：一多層堆疊結構(multi-layers stack)，包括交錯堆疊於該半導體基材上的複數個導體層和複數個絕緣層；複數個記憶胞，形成於該些導體層之上；以及一接觸結構，由該多層堆疊結構往外側延伸，且與該些導體層電性接觸；以及一對位標記(align mark)，位於該半導體基材之中，包括一第一部分以及一第二部分，分別鄰接於該電路單元的相反兩側；且該第一部分和該第二部分之間，具有平行一第一方向的一第一預設距離。
2. 如申請專利範圍第1項所述之半導體元件，其中該第一部分以及該第二部分分別為一第一開口和一第二開口，延伸進入該半導體基材中；該接觸結構包括由該多層堆疊結構往外漸次下降的一階梯狀(step profile)結構；且該第一預設距離係分別由該第一開口的一第一中心點量測至該第二開口的一第二中心點。
3. 如申請專利範圍第2項所述之半導體元件，其中該第一開口具有平行該第一方向實質為al的一寬度；該第二開口具有平行該第一方向實質為ar的一寬度；該階梯狀結構與該第一開口和該第二開口之間，分別具有平行該第一方向實質為b和c的一距離；該記憶胞陣列具有平行該第一方實質為g的一寬度；且g+al/2+ar/2+b+c實質等於該第一預設距離。
4. 如申請專利範圍第3項所述之半導體元件，其中b和c實質小於500微米(micro meters，μm)且該第一預設距離實值大於2500微米。
5. 如申請專利範圍第2項所述之半導體元件，其中該階梯狀結構分別與該第一開口和該第二開口之間具有實質小於5微米的一距離。
6. 如申請專利範圍第1項所述之半導體元件，其中該對位標記包括一第三部分以及一第四部分，分別鄰接於該電路單元的相反兩側；該第三部分與該第四部分之間，具有平行一第二方向的一第二預設距離；且該第一方向實質垂直該第二方向。
7. 一種半導體元件之關鍵尺寸(Critical Dimension，CD))的定義方法，包括：提供一半導體基材包括一預設區域；於該半導體基材之中形成一對位標記，使該對位標記包括一第一部分以及一第二部分分別鄰接於該預設區域的相反兩側；且該第一部分和該第二部分之間具有平行一第一方向的一第一預設距離；以及形成該對位標記的同時，在該預設區域上形成一電路單元，其中形成該電路單元的步驟，包括：形成一多層堆疊結構，至少覆蓋於該預設區域上，其中該多層堆疊結構包括交錯堆疊的複數個犧牲層和複數個絕緣層；形成複數個記憶胞於複數個導電層之上；以及形成一接觸結構，由該多層堆疊結構往外側延伸，且與該些導電層電性接觸。
8. 如申請專利範圍第7項所述之半導體元件之關鍵尺寸的定義方法，其中形成該電路單元的步驟，更包括：依序形成一記憶層和一通道層，穿過該些犧牲層和該些絕緣層，並使該記憶層夾設於該通道層與該些犧牲層之間；移除該些犧牲層；以及於該些犧牲層的位置上，形成該些導電層，以於該些導電層、該記憶層和該通道層的每一重疊處(intersection points)形成一記憶胞陣列。