KR20100076704A - 반도체 소자의 배선 및 형성 방법 - Google Patents

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Abstract

본 발명의 일 관점은, 비트 라인(bit line)의 레이아웃(layout)에 사선 방향으로 교차되게 연장되는 활성 영역의 레이아웃을 얻은 후, 반도체 기판 상에 제1절연층, 식각 정지층 및 제2절연층의 스택(stack)을 형성하고, 콘택홀을 형성한다. 콘택홀을 채우는 제1마스크(mask)층을 형성하고, 제2절연층의 일부분을 상기 비트 라인의 레이아웃(layout) 형상을 따라 노출하는 제1마스크 패턴을 상기 콘택홀을 채우는 필러(filler)를 수반하여 형성한다. 노출된 제2절연층 부분을 선택적으로 식각하여 트렌치(trench)를 형성한 후, 제1마스크 패턴 및 필러를 선택적으로 제거한다. 트렌치의 측벽 및 콘택홀 측벽 상에 스페이서를 형성하고, 콘택홀을 채우는 비트 라인 콘택 및 트렌치를 부분적으로 채워 스페이서의 상단 측부를 노출하게 비트 라인을 형성한 후, 비트 라인 상에 트렌치를 메워 스페이서와 잇대어지고 비트 라인의 상측을 보호하는 캡층(capping layer)을 형성하는 반도체 소자의 배선 형성 방법을 제시한다.
6F2, 비트 라인, 다마신, SAC

Description

반도체 소자의 배선 및 형성 방법{Wire structure of semiconductor device and manufacturing method therefor}
본 발명은 반도체 소자에 관한 것으로, 특히, 비트 라인(bit line)을 포함하는 배선 구조 및 형성 방법에 관한 것이다.
반도체 소자의 집적도를 증가시키기 위해, 웨이퍼(wafer) 또는 반도체 기판의 제한된 면적 내에 보다 많은 회로 패턴들을 집적시키기 위해 셀 레이아웃(cell layout)을 변경시키고자 하는 노력들이 제시되고 있다. 디램(DRAM) 소자의 경우 트랜지스터(transistor) 소자들이 구현되는 활성 영역(active region)들의 배치 형태를 8F2 셀 레이아웃에서 6F2 셀 레이아웃으로 변경하고자 하는 노력들이 시도되고 있다.
디램 소자는 워드 라인(word line) 및 비트 라인(bit line)이 상호 직교하게 배치되게 구성되는 데, 8F2 셀 레이아웃의 경우 워드 라인에 직교하는 방향으로 장축이 연장된 장방형의 활성 영역(active region)들이 반복 배치되고 있다. 이에 비해, 6F2 셀 레이아웃은 워드 라인에 대해 사선으로 교차되게 장축이 연장된 활성 영 역들이 반복 배치되게 된다. 이에 따라, 비트 라인과 이웃하는 비트 라인 간의 간격이 8F2 셀 레이아웃의 경우에 비해 축소되게 되어, 보다 좁은 면적 내에 메모리 셀(memory cell)이 구현될 수 있다.
도 1 및 도 2는 6F2 셀 레이아웃에서의 비트 라인(bit line)을 보여주는 평면도 및 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 사선 패턴으로 활성 영역(11)을 설정하는 소자분리 영역(15)을 얕은트렌치소자분리(STI: Shallow Trench Isolation) 구조로 형성한다. 이때, 사선 패턴의 활성 영역(11)은 비트 라인(30)에 직각이 아닌 각도, 예컨대, 대략 27°각도로 교차되는 사선 방향으로 연장되는 패턴으로 배치된다. 이러한 활성 영역(11)에 대략 63°정도 각도로 사선 방향으로 교차되는 게이트(gate)를 포함하는 워드 라인(WL)을 형성하여 트랜지스터 구조(도시되지 않음)를 구성한다. 또한, 비트 라인(BL: 30)은 비트 라인 콘택(contact: 20)을 통해 활성 영역(11)에 전기적으로 연결되게 배치된다.
디램 소자의 메모리 셀은 하나의 트랜지스터와 하나의 커패시터(capacitor: 도시되지 않음)를 포함하여 구성되고, 커패시터는 비트 라인(30)의 상측에 적층되게 구성된다. 비트 라인 콘택(20)의 아래층에는, 도 2에 제시된 바와 같이, 반도체 기판(10)과 비트 라인(30)을 절연하는 제1절연층(41)이 도입되고, 제1절연층(41)을 관통하여 커패시터의 스토리지 노드(storage node) 또는 하부 전극에 전기적으로 연결될 스토리지 노드 콘택 패드(storage node contact pad: 51)와 비트 라인(30) 에 전기적으로 연결될 비트 라인 콘택 패드(BL contact pad: 55)가 도입된다. 비트 라인 콘택(20)은 제2절연층(43)을 관통하게 형성되고, 비트 라인(30)을 덮게 제3절연층(45)이 도입된다.
비트 라인(30) 상측에 커패시터의 스토리지 노드가 형성되고, 이러한 스토리지 노드와 스토리지 노드 콘택 패드(51)를 연결할 스토리지 노드 콘택(61)이 비트 라인(30) 사이를 관통하여 형성되게 된다. 이때, 비트 라인(30)과 비트 라인(30) 사이의 제1간격(D1)이 디자인 룰(design rule)의 축소에 의해 매우 협소하게 되므로, 비트 라인 콘택(61)을 위한 콘택홀(contact hole)은 자기정렬콘택(SAC: Self Aligned Contact)으로 형성될 수 있다. SAC 과정으로 스토리지 노드 콘택(61)이 형성됨에 따라, 스토리지 노드 콘택홀을 형성할 때, 비트 라인(30)의 상측의 캡층(capping layer: 37) 및 측벽에 부착되는 스페이서(spacer: 39)는 이러한 식각에 저항하는 식각 장벽의 역할을 하게 된다.
스토리지 노드 콘택(61)과 비트 라인 콘택(20)이 절연되게 하기 위해서, 비트 라인(30)의 라인 형상의 제1부분(31)에 비해, 비트 라인 콘택(20)에 중첩되는 비트 라인 콘택(30)의 제2부분(35)은 보다 넓은 선폭을 가지게 설계된다. 즉, 비트 라인 콘택(30)의 제2부분(35)은, 스토리지 노드 콘택(61)과 비트 라인 콘택(30)이 제2간격(D2)을 가지게 유도하도록 보다 넓은 선폭으로 설계된다. 이에 따라, 비트 라인(30)의 평면 레이아웃은 도 1에 제시된 바와 같이 제2부분(35)이 넓은 선폭을 가지고 제1부분(31)이 좁은 선폭을 가지는 도그본(dog bone) 형상으로 설계된다.
비트 라인(30)과 이웃하는 다른 비트 라인(30)의 이격 제1간격(D1)이 보다 크게 확보되게, 비트 라인(30)의 제1부분(31)은 좁은 선폭을 가지게 설계된다. 디자인 룰이 40㎚ 대로 축소됨에 따라, 비트 라인(30)과 이웃하는 다른 비트 라인(30) 간의 신호 간섭을 억제하고, 비트 라인(30)들 사이를 채우게 형성되는 제3절연층(45)의 채움 특성(gap filling)을 보다 안정되게 유도하기 위해서이다. 그런데, 이와 같이 도그본 형상을 가지게 비트 라인(30)을 설계함에 따라, 이러한 비트 라인(30)을 포토리소그래피(photolithography) 과정으로 반도체 기판(10) 상에 전사하기가 점차 어려워지고 있다. 비트 라인(30)이 보다 선폭이 큰 제2부분(35)을 중간 중간 배치한 도그본 형상으로 설계되므로, 이러한 도그본 형상을 정교하게 반도체 기판(10) 상으로 정확히 전사하기는 상당히 어려워지고 있다. 이에 따라, 이러한 도그본 형상으로 비트 라인(30)을 패터닝하는 공정 마진(margin)을 확보하기가 어려워, 식각 과정 후에 비트 라인(30)과 비트 라인(30)이 단락되는 불량이 유발될 수 있다.
디자인 룰이 40㎚ 이하로 축소됨에 따라 설계된 형상으로 비트 라인(30)이 반도체 기판(10) 상으로 정교하게 전사되기가 어려워, 비트 라인(30)의 제1부분(31)이 설계 의도된 선폭을 가지게 구현되기가 어려워지고 있고, 이에 따라, 후속되는 스토리지 노드 콘택(61)을 형성하는 SAC 과정에서 캡층(37) 및 스페이서(39)가 식각 장벽으로 역할하기가 어려워지고 있다. 이에 따라, 스토리지 노드 콘택(61)과 비트 라인(30) 사이에 단락(short)이 유발될 수 있어, 공정 마진(margin)의 확보가 어려워지고 있다. 더욱이, 캡층(37)과 잇대어지는 스페이서(39)의 상측 부분이 완만한 곡선의 프로파일(profile)을 가지게 형성되므로, 이 러한 어깨 부위(shoulder part)가 SAC 식각 시 소실되어 비트 라인(30)이 노출되는 불량이 유발될 수 있다.
따라서, 비트 라인(30)이 설계된 형상에 보다 정확하게 부합되는 형상으로 패터닝할 수 있는 방법의 개발이 요구되고, 또한, 후속되는 스토리지 노드 콘택(61) 형성 시 SAC 식각에 의한 소실에 의한 단락 발생을 억제할 수 있는 방법의 개발이 요구되고 있다.
본 발명은 6F2 셀 레이아웃에서 비트 라인의 패터닝 공정 마진을 확보할 수 있는 반도체 소자의 배선 및 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 비트 라인(bit line)의 레이아웃(layout)에 사선 방향으로 교차되게 연장되는 활성 영역의 레이아웃을 얻는 단계; 반도체 기판에 상기 활성 영역을 설정하는 소자분리 영역을 형성하는 단계; 상기 반도체 기판 상에 제1절연층, 식각 정지층 및 제2절연층의 스택(stack)을 형성하는 단계; 상기 활성 영역의 일부에 중첩되게 상기 스택을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀을 채우는 제1마스크(mask)층을 상기 제2절연층 상에 형성하는 단계; 상기 제1마스크층을 패터닝하여 상기 제2절연층의 일부분을 상기 비트 라인의 레이아웃(layout) 형상을 따라 노출하는 제1마스크 패턴을 상기 콘택홀을 채우는 필러(filler)를 수반하여 형성하는 단계; 상기 제1마스크 패턴 및 상기 필러를 식각 마스크로 노출된 상기 제2절연층 부분을 선택적으로 식각하여 상기 식각 정지층 표면을 바닥에 노출하고 상기 콘택홀에 일부가 중첩되는 트렌치(trench)를 형성하는 단계; 상기 제1마스크 패턴 및 상기 필러를 선택적으로 제거하는 단계; 상기 트렌치의 측벽 및 상기 콘택홀 측벽 상에 스페이서를 형성하는 단계; 상기 콘택홀을 채우는 비트 라인 콘택 및 상기 트렌치를 부분적으로 채워 상기 스페이서의 상단 측부를 노출하게 상기 비트 라인을 형성하는 단계; 및 상기 비트 라인 상에 상기 트렌치를 메워 상기 스페이서와 잇대어지고 상기 비트 라인의 상측을 보호하는 캡층(capping layer)을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법을 제시한다.
상기 비트 라인은 상기 활성 영역과 교차되는 부분의 선폭과 상기 교차되는 부분으로부터 외곽으로 연장되는 부분의 선폭이 대등한 직선 라인(strait line)으로 설정될 수 있다.
상기 소자분리 영역은 상기 활성 영역이 6F2 셀 레이아웃(cell layout)에 따라 다수 개가 배치되게 형성될 수 있다.
상기 제1절연층 하부에 상기 활성 영역과 상기 비트 라인 콘택을 전기적으로 연결시키는 비트 라인 콘택 패드(pad)를 형성하는 단계를 더 포함할 수 있다.
상기 콘택홀을 형성하는 단계는 상기 제1절연층 상에 카본(a-carbon)층을 포함하는 제2마스크층 및 실리콘산질화물(SiON)을 포함하는 제1계면분리층을 형성하는 단계; 상기 제1계면분리층 상에 상기 비트 라인 및 상기 활성 영역이 교차되는 부분을 노출하는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각 마스크로 상기 제2마스크층을 선택적으로 식각하여 제2마스크 패턴을 형성하는 단계; 및 상기 제2마스크 패턴을 식각 마스크로 상기 제1절연층에 선택적 식각을 수행하여 상기 콘택홀을 형성하는 단계를 포함할 수 있다.
상기 제2마스크 패턴 상에 카본(a-carbon)을 재증착하여 상기 제1마스크층을 형성하는 단계를 더 포함할 수 있다.
상기 제1마스크층은 카본(a-carbon)층을 포함하여 형성될 수 있다.
상기 제1마스크층을 패터닝하는 단계는 상기 제1마스크층 상에 실리콘산질화물(SiON)을 포함하는 제2계면분리층을 형성하는 단계; 상기 제2계면분리층 상에 상기 비트 라인의 레이아웃 부분을 노출하는 제2포토레지스트 패턴을 형성하는 단계; 및 상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1마스크층을 선택적으로 식각하여 상기 제1마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 제2포토레지스트 패턴은 노출 부분의 선폭이 상기 콘택홀의 선폭에 대등하게 형성될 수 있다.
상기 스페이서를 형성하는 단계는 상기 트렌치의 측벽 및 상기 콘택홀 측벽 상에 스페이서층을 형성하는 단계; 및 상기 스페이서층을 상기 트렌치의 바닥 부분의 상기 식각 정지층 및 상기 콘택홀의 바닥이 노출되게 에치백(etch back)하는 단계를 포함할 수 있다.
상기 비트 라인을 형성하는 단계는 상기 트렌치 바닥 및 상기 콘택홀을 바닥을 덮는 장벽 금속층을 형성하는 단계; 상기 장벽 금속층 상에 텅스텐(W)을 포함하는 금속층을 증착하는 단계; 및 상기 금속층을 에치백(etch back)하여 상기 스페이서의 상단 측부를 노출시키는 단계를 포함할 수 있다.
상기 캡층(capping layer)을 형성하는 단계는 상기 트렌치를 메우는 실리콘 질화물을 포함하는 제3절연층을 증착하는 단계; 및 상기 제3절연층을 화학기계적연마(CMP)를 포함하여 평탄화하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점은, 비트 라인(bit line)의 레이아웃(layout)에 사선 방향으로 교차되게 연장되는 활성 영역의 레이아웃을 얻는 단계; 반도체 기판에 상기 활성 영역을 설정하는 소자분리 영역을 형성하는 단계; 상기 반도체 기판 상에 제1절연층, 식각 정지층 및 제2절연층의 스택(stack)을 형성하는 단계; 상기 활성 영역의 일부에 중첩되게 상기 스택을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀을 채우는 제1마스크(mask)층을 상기 제2절연층 상에 형성하는 단계; 상기 제1마스크층을 패터닝하여 상기 제2절연층의 일부분을 상기 비트 라인의 레이아웃(layout) 형상을 따라 노출하는 제1마스크 패턴을 상기 콘택홀을 채우는 필러(filler)를 수반하여 형성하는 단계; 상기 제1마스크 패턴 및 상기 필러를 식각 마스크로 노출된 상기 제2절연층 부분을 선택적으로 식각하여 상기 식각 정지층 표면을 바닥에 노출하고 상기 콘택홀에 일부가 중첩되는 트렌치(trench)를 형성하는 단계; 상기 제1마스크 패턴 및 상기 필러를 선택적으로 제거하는 단계; 상기 트렌치의 측벽 및 상기 콘택홀 측벽 상에 스페이서를 형성하는 단계; 상기 콘택홀을 채우는 비트 라인 콘택 및 상기 트렌치를 부분적으로 채워 상기 스페이서의 상단 측부를 노출하게 상기 비트 라인을 형성하는 단계; 상기 비트 라인 상에 상기 트렌치를 메워 상기 스페이서와 잇대어지고 상기 비트 라인의 상측을 보호하는 캡층(capping layer)을 형성하는 단계; 상기 캡층 및 상기 스페이서를 식각 장벽으로 이용하는 자기정렬콘택(SAC) 식각 과정을 상기 제2절연층에 수행하여 상기 스택을 관통하는 스토리지 노드 콘택홀(storage node contact hole)을 형성하는 단계; 및 상기 스토리지 노드 콘택홀을 채우는 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법을 제시한다.
상기 스토리지 노드 콘택홀(storage node contact hole)을 형성하는 단계는 상기 제2절연층 상에 상기 비트 라인 다수 개를 직교하는 라인(line) 형태의 오프닝부(opening part)를 가지는 제3마스크 패턴을 형성하는 단계; 및 상기 제3마스크 패턴에 의해 노출된 상기 제2절연층 부분을 선택적으로 식각하는 단계를 포함할 수 있다.
상기 스토리지 노드 콘택을 형성하는 단계는 상기 스토리지 노드 콘택홀을 채우는 도전층을 증착하는 단계; 및 상기 도전층을 화학기계적연마(CMP)를 포함하여 평탄화하여 노드 분리하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점은, 활성 영역을 설정하는 소자분리 영역이 형성된 반도체 기판; 상기 반도체 기판 상에 적층된 제1절연층, 식각 정지층 및 제2절연층의 스택(stack); 상기 활성 영역에 사선 방향으로 교차되게 연장되는 레이아웃(layout)을 가지게 상기 제2절연층 부분이 상기 식각 정지층 표면을 노출하게 식각되어 형성된 트렌치(trench)를 부분적으로 채우는 비트 라인(bit line); 상기 활성 영역의 일부에 중첩되게 상기 스택을 관통하는 콘택홀을 채워 상기 비트 라인에 중첩되는 비트 라인 콘택(bit line contact); 상기 비트 라인 상측을 보호하게 상기 트렌치를 메워 상기 제2절연층과 대등한 높이의 상측 표면을 가지는 캡층(capping layer); 및 상기 트렌치의 측벽과 상기 비트 라인의 사이 및 상기 콘택홀 측벽과 상기 비트 라인 콘택과의 사이에 도입되고 상측 단부가 상기 캡층과 잇대어진 스페이서(spacer)를 포함하는 반도체 소자의 배선체를 제시한다.
상기 스페이서는 상기 트렌치 및 상기 콘택홀의 측면 프로파일(profile)과 대등한 수직한 프로파일의 외측면을 가질 수 있다.
상기 스페이서의 상측 단부의 외주 크기는 하측 단부의 외주 크기와 대등한 크기를 가질 수 있다.
본 발명의 실시예는 본 발명은 6F2 셀 레이아웃에서 비트 라인의 패터닝 공정 마진을 확보할 수 있는 반도체 소자의 배선 및 형성 방법을 제시할 수 있다.
본 발명의 실시예는 6F2 셀 레이아웃의 활성 영역에 접속되는 비트 라인(BL) 구조를 이중 다마신(dual damascene) 과정을 이용하여 형성하여, 비트 라인 콘택의 측벽을 감싸는 제1스페이서 및 비트 라인의 측벽을 감싸는 제2스페이서를 구현한다. 제1스페이서에 도입에 의해 비트 라인이 비트 라인 콘택과 대등한 선폭을 가지는 직선(strait line)으로 형성되게 유도할 수 있어, 비트 라인의 식각 패터닝 공정 마진을 보다 크게 확보할 수 있다.
비트 라인의 레이아웃을 도그본 형상이 아닌 직선 형상으로 구현할 수 있어, 비트 라인을 웨이퍼 또는 반도체 기판 상에 전사하는 포토리소그래피 과정에서의 노광 및 현상 시 공정 마진을 보다 크게 확보할 수 있고, 이에 수반되는 선택적 식각 과정에서의 식각 공정 마진을 보다 크게 확보할 수 있다. 비트 라인 콘택이 제1스페이서에 의해 보다 유효하고 안정되게 격리될 수 있으므로, 비트 라인과 비트 라인 콘택의 선폭이 상호 대등하게 유지시킬 수 있어, 비트 라인 콘택의 선폭을 보 다 크게 유지시킬 수 있다. 이에 따라, 비트 라인 콘택의 저항 감소를 구현할 수 있다.
또한, 제1 및 제2스페이서에 의해 스토리지 노드 콘택과 비트 라인 사이 및 스토리지 노드 콘택과 비트 라인 콘택 사이의 단락 발생을 보다 유효하게 억제할 수 있어, 다수의 콘택들을 내포하는 라인(line) 형태의 오프닝(opening)부를 도입하는 라인형 SAC 과정으로 다수의 스토리지 콘택들을 형성할 수 있다. 이에 따라, 스토리지 콘택 노드를 형성하는 SAC 과정의 공정 마진을 보다 크게 확보할 수 있다.
도 3 내지 도 23은 본 발명의 실시예에 따른 반도체 소자의 배선 및 형성 방법을 보여주는 도면들이다.
도 3 및 도 4를 참조하면, 반도체 기판(100)에 트랜지스터 등과 같은 소자가 형성될 활성 영역(active region: 101)을 6F2 셀 레이아웃(cell layout)에 따르게 배치한다. 활성 영역(101)은 직선 라인(strait line)으로 연장되는 비트 라인(bit line: 230)에 대해 사선 방향으로 교차되게 연장되는 레이아웃 형상으로 배치된다. 활성 영역(101)을 설정하는 소자분리영역(105)은, 도 3의 A - A' 절단선을 따르는 단면을 보여주는 도 4에 제시된 바와 같이, STI 소자분리 구조로 형성될 수 있다. 도 3의 A - A' 절단선은 비트 라인 콘택(210) 부분의 단면 형상을 보여주기 위해서 설정되고 있으며, B - B' 절단선은 비트 라인 콘택(210)이 배치되지 않은 다른 부분에서의 비트 라인(230)의 단면 형상을 보여주기 위해 설정된다.
비트 라인(230)과 활성 영역(105)이 교차되는 지점에 전기적 접속을 위한 비트 라인 콘택(210)이 배치된다. 본 발명의 실시예에서는 비트 라인 콘택(210)의 레이아웃과 비트 라인(230)의 레이아웃이 대등한 선폭을 가지게 설정된다. 비트 라인 콘택(210)에 중첩되는 비트 라인(230) 부분이, 비트 라인 콘택(210)에 비해 큰 선폭을 가지지 않고 대등한 선폭을 가지게 설계되므로, 비트 라인 콘택(210)의 선폭의 활성 영역(105)의 선폭 보다 큰 선폭으로 설정될 수 있다. 이와 같이 비트 라인 콘택(210)이 보다 큰 선폭 크기로 설정되므로, 비트 라인 콘택(210)과 활성 영역(105) 간의 접촉 저항 및 비트 라인 콘택(210)과 비트 라인(230) 간의 접촉 저항을 감소시킬 수 있다.
비트 라인(230)이 직선 라인 형상으로 설정되므로, 비트 라인(230)과 이웃하여 이격되는 비트 라인(230)의 형상은 라인 및 스페이스(line and space)의 반복 형상으로 배치되게 된다. 이러한 반복 형상은 패턴의 규칙성을 높여주는 효과를 유도할 수 있으므로, 설계된 비트 라인(230)의 레이아웃을 반도체 기판(100) 상으로 전사하는 포토리소그래피 과정에서 보다 높은 해상력을 유도할 수 있다. 이에 따라, 포토리소그래피 과정에서의 노광 공정 마진의 개선을 유도할 수 있어, 반도체 기판(100) 상에 실제 형성되는 패턴은 설계된 비트 라인(230)의 레이아웃을 보다 정교하게 따르게 형성될 수 있다.
도 3에 제시된 바와 같은 레이아웃(layout)을 실제 반도체 기판(100) 또는 웨이퍼 상에 구현하기 위해서, 도 4에 제시된 바와 같이, 반도체 기판(100) 상에 활성 영역(101)을 설정하는 소자분리영역(105)을 절연층을 포함하여 형성하고, 활 성 영역(101) 상에 게이트(gate: 도시되지 않음) 등을 형성하여 디램(DRAM) 소자의 메모리 셀을 구성하는 트랜지스터를 구현한다.
이후에, 반도체 기판(100)의 활성 영역(101)에 전기적으로 접속되는 콘택 패드(contac pad: 110)들을 게이트들 사이를 관통하여 지나게 형성한다. 이러한 콘택 패드(110)들은 반도체 기판(100)을 덮는 하부 절연층(120)을 관통하게 형성되며, 비트 라인 콘택(도 3의 210)에 정렬되는 위치의 비트 라인 콘택 패드(111)와, 비트 라인(도 3의 230) 좌우로 노출되는 활성 영역(101) 부분들에 정렬되는 스토리지 노드 콘택 패드(storage node contact pad: 113)들로 형성된다. 스토리지 노드 콘택 패드(113)는 비트 라인(230)들 사이를 관통하게 지나게 도입되는 스토리지 노드 콘택(도시되지 않음)을 통해 커패시터(capacitor)의 스토리지 노드에 전기적으로 접속되게 된다. 이러한 콘택 패드(110)는 도전성 폴리실리콘층(polysilicon layer)을 증착하고, 화학기계적연마(CMP: Chemical Mechanical Polishing)하여 노드 분리하여 형성된다.
콘택 패드(110)들을 전기적으로 절연하는 제1절연층(130)을 실리콘산화물(SiO2)과 같은 절연 물질을 증착하여 형성하고, 제1절연층(130) 상에 식각 정지층(etch stopper: 140)을 형성한다. 식각 정지층(140)은 실리콘산질화물(SiON)과 같이 제1절연층(130)과 다른 식각율을 가져 식각 선택비를 구현할 수 있는 절연 물질을 증착하여 형성될 수 있다. 식각 정지층(140) 상에 비트 라인(도 3의 230)을 패터닝(patterning)하기 위한 몰드(mold)를 제공할 제2절연층(150)을 실리콘산화물 과 같은 절연 물질을 증착하여 형성한다.
제1절연층(130), 식각 정지층(140) 및 제2절연층(150)의 적층 스택(stack)을 순차적으로 증착한 후, 이러한 적층 스택을 관통하는 콘택홀(contact hole)을 형성하는 데 식각 마스크(etch mask)로 이용될 제1마스크층(160)을 증착한다. 제1마스크층(160)은 하드 마스크(hard mask)를 제공하는 층으로 형성되며, 제1 및 제2절연층(130, 150) 등이 실리콘산화물을 포함하여 형성되는 것을 고려하여 실리콘 산화물에 대해 식각 선택비를 가지는 절연 물질, 예컨대, 카본층(a-carbon layer)을 포함하여 형성한다. 카본층을 포함하여 제1마스크층(160)을 형성할 때, 카본층과 포토레지스트(photoresist) 간의 혼합 작용 또는 반응을 방지하기 위한 제1계면분리층(170)을 형성한다. 제1계면분리층(170)은 실리콘산화물과 식각 선택비를 가질 수 있는 실리콘산질화물(SiON)을 증착하여 형성될 수 있다.
도 5를 참조하면, 제1계면분리층(170) 상에 제1포토레지스트 패턴(171)을 형성한다. 제1포토레지스트 패턴(171)은 비트 라인(도 3의 230)과 활성 영역(도 3의 101)이 교차되는 부분, 즉, 비트 라인 콘택(도 3의 210)이 형성될 부분을 노출하는 오프닝(opening)부를 가지는 패턴으로 형성된다. 이때, 제1포토레지스트 패턴(171)은 도 3의 비트 라인 콘택(210)의 레이아웃을 노광 전사하여 형성된다.
도 6을 참조하면, 제1포토레지스트 패턴(171)을 식각 마스크로 하부의 제1마스크층을 선택적 식각하여 제1마스크 패턴(160)으로 패터닝한다. 제1마스크 패턴(160)을 식각 마스크로 하부의 제2절연층(150), 식각 정지층(140) 및 제1절연층(130)을 순차적으로 식각하여 비트 라인 콘택 패드(111)를 노출하는 콘택홀(211) 을 형성한다. 콘택홀(211)은 비트 라인 콘택(도 3의 210)의 형상을 제공하게 된다.
도 7을 참조하면, 콘택홀(211)을 비트 라인 콘택(도 3의 210)으로 채우기 이전에, 콘택홀(211)을 채우는 제2마스크층(180)을 증착한다. 제1마스크 패턴(160)의 잔류하는 부분을 선택적으로 제거한 후 제2마스크층(180)을 증착할 수 있으며, 경우에 따라 제1마스크 패턴(160)이 카본층인 경우 잔류하는 부분 상에 제2마스크층(180)을 카본층으로 증착할 수도 있다. 이러한 제2마스크층(180)의 카본층 상에 후속되는 포토레지스트와의 반응을 억제하기 위한 제2계면분리층(190)을 실리콘산질화물을 포함하여 형성한다.
도 8을 참조하면, 제2계면분리층(190) 상에 제2포토레지스트 패턴(175)을 형성한다. 제2포토레지스트 패턴(175)은 도 3의 비트 라인(230)의 레이아웃을 따르는 부분을 여는 오프닝부를 가지게 형성된다. 비트 라인(230)은 직선 라인 형상으로 설정되므로, 비트 라인(230)의 레이아웃을 따르는 오프닝부를 가지는 제2포토레지스트 패턴(175)을 패터닝하는 노광 및 현상 과정에서 노광 해상력의 개선을 구현할 수 있다. 비트 라인(230)이 라인 및 스페이스 형상으로 규칙적인 배열로 배치되므로, 이러한 형상을 전사하는 포토리소그래피 과정에서 보다 높은 패턴 형상의 충실도를 구현할 수 있다. 따라서, 제2포토레지스트 패턴(175)은 설계된 비트 라인(230)의 형상을 보다 정교하게 따르는 패턴으로 형성될 수 있어, 40㎚ 이하의 디자인 룰의 소자에서 요구되는 미세한 패턴으로 제2포토레지스트 패턴(175)은 형성될 수 있다.
도 9를 참조하면, 제2포토레지스트 패턴(175)을 식각 마스크로 하부의 제2마 스크층(180)을 선택적 식각하여 제2마스크 패턴(181)으로 패터닝한다. 이때, 콘택홀(211)을 채우는 제2마스크층(180) 부분은 필러(filler: 183)로 잔류하게 된다.
도 10 및 도 11을 참조하면, 제2마스크 패턴(181) 및 필러(183)를 식각 마스크로 노출된 제2절연층(150) 부분을 선택적으로 식각한다. 이때, 식각은 식각 정지층(140)의 표면이 노출될 때까지 수행되어, 제2절연층(150)을 관통하는 트렌치(231)가 형성된다. 이러한 트렌치(231)는 도 3의 비트 라인(230)의 레이아웃을 따라 비트 라인 콘택(210)을 위한 콘택홀(211)에 중첩되게 형성된다. 트렌치(231)는 비트 라인(도 3의 230)의 형상을 부여하는 몰드로서 형성된다. 콘택홀(211)은 필러(183)에 의해 차단되어 식각 과정으로부터 보호되고 있으므로, 콘택홀(211)의 프로파일(profile)은 초기에 형성된 형상으로 유지될 수 있다.
트렌치(231)가 형성된 후, 식각 마스크로 이용된 제2마스크 패턴(181) 및 필러(183)를 선택적으로 제거한다. 제2마스크 패턴(181) 및 필러(183)를 이루는 제2마스크층(180)은 카본층을 포함하여 형성되므로, 산소 플라즈마(O2 plasma)를 이용한 애슁(ashing) 과정으로 제2마스크 패턴(181) 및 필러(183)는 스트립(strip)되어 제거될 수 있다.
도 12 및 도 13을 참조하면, 트렌치(231) 및 콘택홀(211)의 측벽에 스페이서(220)를 부착한다. 스페이서(220)는 실리콘질화물(Si3N4)과 같이 실리콘산화물에 대해 식각 선택비를 가지는 절연 물질을 증착한 후, 이방성 식각 또는 에치백(etch back)하여 형성될 수 있다. 이러한 스페이서(220)는 트렌치(231)의 측벽을 덮게 형 성되는 부분인 제1스페이서(221)와 제1스페이서(221)에 이어져 콘택홀(211)의 측벽을 덮게 형성되는 부분인 제2스페이서(223)를 포함하여 형성될 수 있다. 이러한 스페이서(220)에 의해서 콘택홀(211) 및 트렌치(231)의 측벽으로 노출되던 제1절연층(130) 및 제2절연층(140)의 측벽이 차단되게 된다.
도 14 및 도 15를 참조하면, 콘택홀(211)의 바닥 및 트렌치(231)의 바닥 상에 장벽 금속층(barrier metal layer: 232)을 형성한다. 장벽 금속층(232)은 티타늄(Ti) 또는 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하는 층으로 형성될 수 있다. 이러한 장벽 금속층(232)을 증착한 후, 에치백(etch back)하여 트렌치(231) 및 콘택홀(211)의 바닥 부분에 장벽 금속층(232)이 잔류하게 한다.
장벽 금속층(232) 상에 텅스텐(W)층과 같은 도전층(233)을 증착한 후, 도전층(233)을 에치백(etch back)하여 도전층(233)의 표면이 트렌치(231)를 완전히 채우지 않고 부분적으로 채우게 리세스(recess)시킨다. 이에 따라, 도전층(233) 워 상측에 오목한 형상이 유도되게 한다. 도전층(233)이 트렌치(231)를 부분적으로 채우게 패터닝하고, 도전층(233) 상에 트렌치(231) 메우는 캡층(capping layer; 225)을 형성한다. 캡층(225)은 실리콘질화물과 같은 실리콘산화물과 식각 선택비를 가지는 절연 물질을 증착한 후, 화학기계적연마(CMP)를 이용하여 평탄화하여 형성된다. 캡층(225)은 스페이서(220)와 잇대어져 도전층(233)을 보호하는 역할을 한다.
트렌치(231)를 채우는 도전층(233) 부분은 비트 라인(230)으로 형성되고, 콘택홀(221)을 채우는 도전층(233)의 다른 부분은 비트 라인 콘택(210)으로 형성된다.
본 발명의 실시예에서는 비트 라인(230)의 형상이 트렌치(231)의 형상을 따라 형성되므로, 텅스텐층을 선택적으로 식각하는 과정이 요구되지 않는다. 따라서, 텅스텐층을 식각할 때 수반되는 완만한 측벽 프로파일(profile)을 배제하여 비트 라인(230)의 측벽 프로파일이 수직한 프로파일 가지게 유도할 수 있다. 선택적 식각이 아닌 트렌치(231)의 도입에 의해 비트 라인(230)이 패터닝되므로, 비트 라인(230)과 비트 라인(230) 간의 이격 간격을 보다 균일되게 구현할 수 있으며, 비트 라인(230)들 간의 전기적 격리 또한 보다 신뢰성있게 구현할 수 있다.
도 16은 의 평면도를 도 17 및 도 18과 함께 참조하면, 비트 라인(230)을 지나 하부의 스토리지 노드 콘택 패드(113)에 전기적으로 연결되는 스토리지 노드 콘택(310)을 형성하기 위해서, SAC 과정에 의한 스토리지 노드 콘택홀을 형성하는 과정을 수행한다. 이때, 스토리지 노드 콘택홀은 개개의 스토리지 노드 콘택(310)에 대해 독립된 콘택홀을 형성하는 식각 과정으로 형성될 수도 있지만, 도 16에 제시된 바와 같은 라인(line)형 오프닝부(330)를 가지는 제3포토레지스트 패턴(331)을 도입하는 라인형 SAC 과정으로 형성될 수 있다.
비트 라인(230)의 캡층(225) 상에 버퍼층(buffer layer; 350)을 형성한다. 이러한 버퍼층(350)은 생략될 수 있으나 SAC 과정에서 수행되는 노드 분리 과정의 CMP에서 하부의 비트 라인(230)에의 손상을 억제하기 위해서 도입될 수 있다. 이러한 버퍼층(350)은 실리콘산화물층을 포함하여 형성될 수 있다. 버퍼층(350) 상에 도 16의 라인형 오프닝부(330)를 가지는 제3포토레지스트 패턴(331)을 형성한다. 라인형 오프닝부(330)는 다수의 스토리지 노드 콘택(310)들이 배열되는 부분을 노 출하게 라인형 또는 밴드(band) 형태로 설정되며, 다수의 비트 라인(230)을 가로지르게 설정된다. 라인형 오프닝부(330)를 가지게 제3포토레지스트 패턴(331)을 형성함으로써, 제3포토레지스트 패턴(331)의 노광 시 라인 및 스페이스 형상의 규칙적 배열을 패턴 전사하게 되므로 노광 해상력의 개선을 유도하여 보다 정교하게 형상의 제3포토레지스트 패턴(331)을 구현할 수 있다.
도 19 및 도 20을 참조하면, 제3포토레지스트 패턴(331)을 식각 마스크로 이용하여 노출된 버퍼층(350) 부분 및 하부의 제2절연층(150), 식각 정지층(140), 제1절연층(130) 부분을 계속 식각하여 스토리지 노드 콘택 패드(113)를 노출하는 스토리지 노드 콘택홀(311)들을 형성한다. 이때, 선택적 식각에 의해서 노출되는 캡층(225) 및 스페이서(220)는 선택적 식각을 억제 및 방지하는 장벽층으로 작용하여, 스토리지 노드 콘택홀(311)이 이러한 캡층(225) 및 스페이서(220)를 측벽에 노출하게 형성되도록 한다. 비트 라인(230)의 측벽에 부착된 제1스페이서(221)와 비트 라인 콘택(210)의 측벽에 부착된 제2스페이서(223)에 의해, 선택적 식각 시 비트 라인(230)과 비트 라인 콘택(210)은 선택적 식각에 격리되어 노출되지 않게 된다.
트렌치(231)의 측벽에 부착되게 스페이서(220)가 부착되므로, 스페이서(220)의 외측벽 프로파일은 실질적으로 수직한 프로파일을 가지게 된다. 이러한 스페이서(220)의 구조 형상은, 도 2의 제시된 스페이서(39)가 상측 단부에 완만한 경사를 가지는 프로파일을 가져 이러한 부부의 두께가 상대적으로 취약하고, 이에 따라 이러한 어깨 부위에 식각이 이루어져 소실되는 현상에 의해 비트 라인(31)과 스토리 지 노드 콘택이 단락되는 현상이 유발되는 현상을 억제하게 된다.
이후에 제3포토레지스트 패턴(331)을 선택적으로 제거한다.
도 21 및 도 22를 참조하면, 스토리지 노드 콘택홀(311)을 채우는 도전층을 증착한 후, 도전층을 평탄화하는 노드 분리 과정을 수행한다. 노드 분리 과정은 도전층을 CMP하여 하부의 캡층(225)의 상측 표면이 노출되게 하는 과정으로 수행된다. 이러한 CMP에 의해서 도전층은 개개의 스토리지 노드 콘택홀(311)을 채우는 스토리지 노드 콘택(310)들로 분리되게 된다. 이때, 스페이서(220)의 외측벽이 실질적으로 수직한 프로파일을 가지게 형성되므로, 스토리지 노드 콘택(310) 또한 수직한 측벽 프로파일을 가지게 형성된다.
도 23을 참조하면, 스토리지 노드 콘택(310)에 전기적으로 연결되는 커패시터의 스토리지 노드(420)를 형성한다. 스토리지 노드(420)는 커패시터의 용량 증대를 위해 실린더(cylinder) 형상을 가지게 형성될 수 있다. 이러한 스토리지 노드(420) 상에 유전층(도시되지 않음) 및 플레이트 노드(plate node: 도시되지 않음)가 형성되어 커패시터가 구현된다. 스토리지 노드(420)를 형성하기 이전에, 스토리지 노드 콘택(310)과 스토리지 노드(420)를 전기적으로 연결하는 랜딩 패드(landing pad: 410)가 제3절연층(410)을 관통하게 형성될 수 있다. 이러한 랜딩 패드(410)는 스토리지 노드(420)와 스토리지 노드 콘택의 중첩이 어긋날 때, 이러한 어긋나는 정도를 완화하는 버퍼(buffer)로 도입될 수 있다.
본 발명의 실시예에서는 비트 라인(230) 및 비트 라인 콘택(210)을 형성할 때, 트렌치(231) 및 콘택홀(211)을 이용하여 패터닝함으로써, 비트 라인(230)을 선 택적 식각하는 과정을 배제할 수 있다. 텅스텐과 같이 식각에 의해서 수직한 측벽 프로파일을 얻기 힘든 비트 라인(230)을 위한 금속층을 패터닝할 때 식각 과정을 배제시킬 수 있어, 비트 라인(230)이 설계된 레이아웃에 보다 부합되는 형상을 가지게 패터닝하는 것이 가능하다. 또한, 비트 라인(230)과 비트 라인 콘택(210)이 모두 스페이서(220)에 의해 격리 보호되고 있어, 후속되는 스토리지 노드 콘택홀(311)을 SAC 식각하는 과정에서 침식되거나 손실되는 것을 억제할 수 있다. 또한, 이러한 스페이서(220)에 의해 스토리지 노드 콘택(310)과 비트 라인(230) 및 비트 라인 콘택(210) 간의 전기적 격리를 보다 신뢰성있게 구현할 수 있다.
도 1 및 도 2는 6F2 셀 레이아웃(cell layout)에서의 비트 라인(bit line)을 보여주는 평면도 및 단면도이다.
도 3 내지 도 23은 본 발명의 실시예에 따른 반도체 소자의 배선 및 형성 방법을 보여주는 도면들이다.

Claims (17)

  1. 비트 라인(bit line)의 레이아웃(layout)에 사선 방향으로 교차되게 연장되는 활성 영역의 레이아웃을 얻는 단계;
    반도체 기판에 상기 활성 영역을 설정하는 소자분리 영역을 형성하는 단계;
    상기 반도체 기판 상에 제1절연층, 식각 정지층 및 제2절연층의 스택(stack)을 형성하는 단계;
    상기 스택을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 제1마스크(mask)층을 상기 제2절연층 상에 형성하는 단계;
    상기 제1마스크층을 패터닝하여 상기 제2절연층의 일부분을 상기 비트 라인의 레이아웃(layout) 형상을 따라 노출하는 제1마스크 패턴을 상기 콘택홀을 채우는 필러(filler)를 수반하여 형성하는 단계;
    상기 제1마스크 패턴 및 상기 필러를 식각 마스크로 노출된 상기 제2절연층 부분을 선택적으로 식각하여 상기 식각 정지층 표면을 바닥에 노출하고 상기 콘택홀에 일부가 중첩되는 트렌치(trench)를 형성하는 단계;
    상기 제1마스크 패턴 및 상기 필러를 선택적으로 제거하는 단계;
    상기 트렌치의 측벽 및 상기 콘택홀 측벽 상에 스페이서를 형성하는 단계;
    상기 콘택홀을 채우는 비트 라인 콘택 및 상기 트렌치를 부분적으로 채워 상기 스페이서의 상단 측부를 노출하는 상기 비트 라인을 형성하는 단계; 및
    상기 비트 라인 상에 상기 트렌치를 메워 상기 스페이서와 잇대어지고 상기 비트 라인의 상측을 보호하는 캡층(capping layer)을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  2. 제1항에 있어서,
    상기 비트 라인은 상기 활성 영역과 교차되는 부분의 선폭과 상기 교차되는 부분으로부터 외곽으로 연장되는 부분의 선폭이 대등한 직선 라인(strait line)으로 설정되는 반도체 소자의 배선 형성 방법.
  3. 제1항에 있어서,
    상기 활성 영역은 6F2 셀 레이아웃(cell layout)에 따라 다수 개가 배치되는 반도체 소자의 배선 형성 방법.
  4. 제1항에 있어서,
    상기 제1절연층 하부에 상기 활성 영역과 상기 비트 라인 콘택을 전기적으로 연결시키는 비트 라인 콘택 패드(pad)를 형성하는 단계를 더 포함하는 반도체 소자의 배선 형성 방법.
  5. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 제1절연층 상에 카본(a-carbon)층을 포함하는 제2마스크층 및 실리콘산질화물(SiON)을 포함하는 제1계면분리층을 형성하는 단계;
    상기 제1계면분리층 상에 상기 비트 라인 및 상기 활성 영역이 교차되는 부분을 노출하는 제1포토레지스트 패턴을 형성하는 단계;
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 제2마스크층을 선택적으로 식각하여 제2마스크 패턴을 형성하는 단계; 및
    상기 제2마스크 패턴을 식각 마스크로 상기 제1절연층에 선택적 식각을 수행하여 상기 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  6. 제5항에 있어서,
    상기 제2마스크 패턴 상에 카본(a-carbon)을 재증착하여 상기 제1마스크층을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  7. 제1항에 있어서,
    상기 제1마스크층은 카본(a-carbon)층을 포함하여 형성되는 반도체 소자의 배선 형성 방법.
  8. 제1항에 있어서,
    상기 제1마스크층을 패터닝하는 단계는
    상기 제1마스크층 상에 실리콘산질화물(SiON)을 포함하는 제2계면분리층을 형성하는 단계;
    상기 제2계면분리층 상에 상기 비트 라인의 레이아웃 부분을 노출하고 상기 노출 부분의 선폭이 상기 콘택홀의 선폭에 대등하게 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 제1마스크층을 선택적으로 식각하여 상기 제1마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  9. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 트렌치의 측벽 및 상기 콘택홀 측벽 상에 스페이서층을 형성하는 단계; 및
    상기 스페이서층을 상기 트렌치의 바닥 부분의 상기 식각 정지층 및 상기 콘택홀의 바닥이 노출되게 에치백(etch back)하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  10. 제1항에 있어서,
    상기 비트 라인을 형성하는 단계는
    상기 트렌치 바닥 및 상기 콘택홀을 바닥을 덮는 장벽 금속층을 형성하는 단 계;
    상기 장벽 금속층 상에 텅스텐(W)을 포함하는 금속층을 증착하는 단계; 및
    상기 금속층을 에치백(etch back)하여 상기 스페이서의 상단 측부를 노출시키는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  11. 제1항에 있어서,
    상기 캡층(capping layer)을 형성하는 단계는
    상기 트렌치를 메우는 실리콘 질화물을 포함하는 제3절연층을 증착하는 단계; 및
    상기 제3절연층을 화학기계적연마(CMP)를 포함하여 평탄화하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  12. 비트 라인(bit line)의 레이아웃(layout)에 사선 방향으로 교차되게 연장되는 활성 영역의 레이아웃을 얻는 단계;
    반도체 기판에 상기 활성 영역을 설정하는 소자분리 영역을 형성하는 단계;
    상기 반도체 기판 상에 제1절연층, 식각 정지층 및 제2절연층의 스택(stack)을 형성하는 단계;
    상기 스택을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 제1마스크(mask)층을 상기 제2절연층 상에 형성하는 단계;
    상기 제1마스크층을 패터닝하여 상기 제2절연층의 일부분을 상기 비트 라인의 레이아웃(layout) 형상을 따라 노출하는 제1마스크 패턴을 상기 콘택홀을 채우는 필러(filler)를 수반하여 형성하는 단계;
    상기 제1마스크 패턴 및 상기 필러를 식각 마스크로 노출된 상기 제2절연층 부분을 선택적으로 식각하여 상기 식각 정지층 표면을 바닥에 노출하고 상기 콘택홀에 일부가 중첩되는 트렌치(trench)를 형성하는 단계;
    상기 제1마스크 패턴 및 상기 필러를 선택적으로 제거하는 단계;
    상기 트렌치의 측벽 및 상기 콘택홀 측벽 상에 스페이서를 형성하는 단계;
    상기 콘택홀을 채우는 비트 라인 콘택 및 상기 트렌치를 부분적으로 채워 상기 스페이서의 상단 측부를 노출하게 상기 비트 라인을 형성하는 단계;
    상기 비트 라인 상에 상기 트렌치를 메워 상기 스페이서와 잇대어지고 상기 비트 라인의 상측을 보호하는 캡층(capping layer)을 형성하는 단계;
    상기 캡층 및 상기 스페이서를 식각 장벽으로 이용하는 자기정렬콘택(SAC) 식각 과정을 상기 제2절연층에 수행하여 상기 스택을 관통하는 스토리지 노드 콘택홀(storage node contact hole)을 형성하는 단계; 및
    상기 스토리지 노드 콘택홀을 채우는 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  13. 제12항에 있어서,
    상기 스토리지 노드 콘택홀(storage node contact hole)을 형성하는 단계는
    상기 제2절연층 상에 상기 비트 라인 다수 개를 직교하는 라인(line) 형태의 오프닝부(opening part)를 가지는 제3마스크 패턴을 형성하는 단계; 및
    상기 제3마스크 패턴에 의해 노출된 상기 제2절연층 부분을 선택적으로 식각하는 단계를 포함하고,
    상기 스토리지 노드 콘택을 형성하는 단계는
    상기 스토리지 노드 콘택홀을 채우는 도전층을 증착하는 단계; 및
    상기 도전층을 화학기계적연마(CMP)를 포함하여 평탄화하여 노드 분리하는 단계를 포함하는 반도체 소자의 배선 형성 방법.
  14. 활성 영역을 설정하는 소자분리 영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 적층된 제1절연층, 식각 정지층 및 제2절연층의 스택(stack);
    상기 활성 영역에 사선 방향으로 교차되게 연장되는 레이아웃(layout)을 가지게 상기 제2절연층 부분이 상기 식각 정지층 표면을 노출하게 식각되어 형성된 트렌치(trench)를 부분적으로 채우는 비트 라인(bit line);
    상기 스택을 관통하는 콘택홀을 채워 상기 비트 라인에 중첩되는 비트 라인 콘택(bit line contact);
    상기 비트 라인 상측을 보호하게 상기 트렌치를 메워 상기 제2절연층과 대등한 높이의 상측 표면을 가지는 캡층(capping layer); 및
    상기 트렌치의 측벽과 상기 비트 라인의 사이 및 상기 콘택홀 측벽과 상기 비트 라인 콘택과의 사이에 도입되고 상측 단부가 상기 캡층과 잇대어진 스페이서(spacer)를 포함하는 반도체 소자의 배선체.
  15. 제14항에 있어서,
    상기 활성 영역은 6F2 셀 레이아웃(cell layout)에 따라 배치된 반도체 소자의 배선체.
  16. 제14항에 있어서,
    상기 스페이서는 상기 트렌치 및 상기 콘택홀의 측면 프로파일(profile)과 대등한 수직한 프로파일의 외측면을 가지는 반도체 소자의 배선체.
  17. 제14항에 있어서,
    상기 스페이서의 상측 단부의 외주 크기는 하측 단부의 외주 크기와 대등한 크기를 가지는 반도체 소자의 배선체.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130089120A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 미세 패턴들을 포함하는 반도체 소자 제조방법
US8900947B2 (en) 2012-01-31 2014-12-02 SK Hynix Inc. Semiconductor devices including conductive plugs and methods of manufacturing the same
KR20150066073A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 소자 및 이의의 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094400B1 (ko) * 2010-12-15 2011-12-15 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 및 그 제조방법
KR20120086637A (ko) * 2011-01-26 2012-08-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130065257A (ko) * 2011-12-09 2013-06-19 에스케이하이닉스 주식회사 다마신공정을 이용한 반도체장치 제조 방법
KR101994078B1 (ko) 2012-11-13 2019-07-01 삼성전자 주식회사 반도체 소자 및 그 제조 방법
TWI508278B (zh) * 2013-03-13 2015-11-11 Macronix Int Co Ltd 半導體元件及其製造方法
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
CN105514027B (zh) * 2014-10-17 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102258317B1 (ko) 2015-11-06 2021-06-01 삼성전자주식회사 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법
KR102337640B1 (ko) * 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
KR102528111B1 (ko) * 2017-11-17 2023-05-03 삼성전자주식회사 반도체 소자
CN109935588B (zh) * 2017-12-18 2020-12-29 联华电子股份有限公司 存储器及其制作方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN110797340B (zh) * 2018-08-03 2024-06-11 长鑫存储技术有限公司 半导体存储器
CN108933136B (zh) * 2018-08-22 2023-09-26 长鑫存储技术有限公司 半导体结构、存储器结构及其制备方法
CN112885782B (zh) * 2019-11-30 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
CN112992775B (zh) * 2019-12-02 2023-04-07 长鑫存储技术有限公司 半导体存储器及其形成方法
CN113113384B (zh) * 2021-03-18 2022-04-01 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN113658955B (zh) * 2021-08-12 2024-03-29 长鑫存储技术有限公司 一种半导体结构及其形成方法
CN116249342A (zh) * 2021-12-06 2023-06-09 长鑫存储技术有限公司 一种半导体结构的制备方法、半导体结构和半导体存储器
CN117476451A (zh) * 2022-07-18 2024-01-30 长鑫存储技术有限公司 半导体结构的制备方法、半导体结构和存储器
CN115346919A (zh) * 2022-08-24 2022-11-15 长鑫存储技术有限公司 一种半导体器件及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3703885B2 (ja) * 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
KR100871369B1 (ko) 2002-07-12 2008-12-02 주식회사 하이닉스반도체 반도체소자의 제조방법
US7777265B2 (en) * 2003-02-24 2010-08-17 Samsung Electronics Co., Ltd. Semiconductor device having contact barrier and method of manufacturing the same
KR100555564B1 (ko) * 2004-03-31 2006-03-03 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
KR100618907B1 (ko) 2005-07-30 2006-09-01 삼성전자주식회사 다중 반사 방지층을 포함한 반도체 구조물 및 그 구조물을이용한 ｐｒ 패턴 형성 방법 및 반도체 소자의 패턴 형성방법
KR20080097005A (ko) 2007-04-30 2008-11-04 삼성전자주식회사 반도체 메모리 소자 및 그 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8900947B2 (en) 2012-01-31 2014-12-02 SK Hynix Inc. Semiconductor devices including conductive plugs and methods of manufacturing the same
KR20130089120A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 미세 패턴들을 포함하는 반도체 소자 제조방법
KR20150066073A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 소자 및 이의의 제조 방법

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