TWI508278B - 半導體元件及其製造方法 - Google Patents
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Description
本揭露內容是有關於一種半導體元件及其製造方法，且特別是有關於一種具有導電鑲嵌結構之半導體元件及其製造方法。
在製作記憶裝置的字元線的製程中，傳統的方式是先沈積一整片的多晶矽(polysilicon)層後，接著蝕刻多晶矽層而形成多條字元線，再在字元線之間蝕刻出來的空間中填入介電材料。然而，隨著記憶裝置的縮小，字元線寬度及彼此之間的間隙也減小，以蝕刻製程製作字元線容易發生多晶矽殘留(polysilicon stringer)的問題。也就是說，字元線之間容易因為蝕刻不完全而殘留的多晶矽發生短路，導致記憶裝置的可靠性降低。
因此，設計者們無不致力於開發研究提高記憶裝置可靠性。
本揭露內容係有關於一種半導體元件及其製造方
法。半導體元件中，應用鑲嵌的方式形成導電鑲嵌結構，使得各個導電鑲嵌結構的寬度值的均勻性提升，導電鑲嵌結構之間具有良好的絕緣性，可以降低字元線之間短路的機率，並提升記憶裝置的可靠性、操作性能與其製程產率。
根據本揭露內容之一實施例，係提出一種半導體元件。半導體元件包括一基板、複數個摻雜條(doping strips)、一記憶材料層、複數個導電鑲嵌結構(conductive damascene structure)以及一介電結構。摻雜條形成於基板內。記憶材料層形成於基板上，記憶材料層包括一記憶區位於摻雜條的兩側。導電鑲嵌結構形成於記憶材料層上。介電結構形成於摻雜條上及導電鑲嵌結構之間。導電鑲嵌結構的延伸方向係垂直於摻雜條的延伸方向。
根據本揭露內容之另一實施例，係提出一種半導體元件的製造方法。半導體元件的製造方法包括以下步驟。提供一基板；形成複數個摻雜條於基板內；形成一記憶材料層於基板上，記憶材料層包括位於重摻雜條的兩側之一記憶區；形成複數個導電鑲嵌結構於記憶材料層上；以及形成一介電結構於摻雜條上及導電鑲嵌結構之間，其中導電鑲嵌結構的延伸方向係垂直於摻雜條的延伸方向。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100、200、300‧‧‧半導體元件
110‧‧‧基板
120‧‧‧摻雜條
130‧‧‧記憶材料層
130a‧‧‧記憶區
130s‧‧‧記憶材料塗佈層
140‧‧‧導電層
150、250、350‧‧‧導電鑲嵌結構
160、260、360‧‧‧介電結構
170‧‧‧金屬矽化物層
250‧‧‧端
261‧‧‧介電層
265、365、HM、HM1‧‧‧硬遮罩層
361‧‧‧第一介電層
363‧‧‧第二介電層
940、940’‧‧‧導電材料層
960a、960b、960c、960e、960g‧‧‧介電材料層
960d‧‧‧硬遮罩材料層
C‧‧‧凹孔
C1、C2‧‧‧凹陷
D1、D2‧‧‧延伸方向
HM’‧‧‧圖案化硬遮罩層
OW1、OW2‧‧‧間距
P‧‧‧電壓分佈曲線
T1~T3‧‧‧凹槽
Vt1、Vt2‧‧‧電壓分佈
W1~W4‧‧‧延伸方向
2A-2A’~2D-2D’、4A-4A’~4D-4D’、6A-6A’~6D-6D’、8A-8A’、10A-10A’、11A-11A’、12A-12A’、14A-14A’~14D-14D’、16A-16A’~16D-16D’、18A-18A’~18D-18D’、20A-20A’~20D-20D’、21A-21A’、22A-22A’、22C-22C’、23A-23A’、23C-23C’、25A-25A’~25C-25C’、27A-27A’~27D-27D’、28A-28A’、29A-29A’、31A-31A’~31B-31B’、33A-33A’~33D-33D’‧‧‧剖面線
第1圖繪示根據第一實施例之半導體元件之上視圖。
第2A圖繪示沿第1圖之剖面線2A-2A’之剖面圖。
第2B圖繪示沿第1圖之剖面線2B-2B’之剖面圖。
第2C圖繪示沿第1圖之剖面線2C-2C’之剖面圖。
第2D圖繪示沿第1圖之剖面線2D-2D’之剖面圖。
第3圖繪示根據第二實施例之半導體元件之上視圖。
第4A圖繪示沿第3圖之剖面線4A-4A’之剖面圖。
第4B圖繪示沿第3圖之剖面線4B-4B’之剖面圖。
第4C圖繪示沿第3圖之剖面線4C-4C’之剖面圖。
第4D圖繪示沿第3圖之剖面線4D-4D’之剖面圖。
第5圖繪示根據第三實施例之半導體元件之上視圖。
第6A圖繪示沿第5圖之剖面線6A-6A’之剖面圖。
第6B圖繪示沿第5圖之剖面線6B-6B’之剖面圖。
第6C圖繪示沿第5圖之剖面線6C-6C’之剖面圖。
第6D圖繪示沿第5圖之剖面線6D-6D’之剖面圖。
第7圖至第20D圖繪示依照本發明之第一實施例之半導體元件之製造方法示意圖。
第21A圖至第27D圖繪示依照本發明之第二實施例之半導體元件之製造方法示意圖。
第28A圖至第33D圖繪示依照本發明之第三實施例之半導體元件之製造方法示意圖。
第34圖繪示根據一實施例之半導體元件的一電壓分佈曲線(Vt distribution curve)圖。
以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。
第一實施例
第1圖繪示根據第一實施例之半導體元件100之上視圖，第2A圖繪示沿第1圖之剖面線2A-2A’之剖面圖，第2B圖繪示沿第1圖之剖面線2B-2B’之剖面圖，第2C圖繪示沿第1圖之剖面線2C-2C’之剖面圖，第2D圖繪示沿第1圖之剖面線2D-2D’之剖面圖。
請參照第1及2A~2D圖。半導體元件100包括基板110、複數個摻雜條(doping strips)120、記憶材料層130、複數個導電鑲嵌結構(conductive damascene structure)150、以及介電結構160。摻雜條120形成於基板110內。記憶材料層130形成於基板110上，記憶材料層130包括一記憶區130a，記憶區130a位於摻雜條120的兩側。導電鑲嵌結構150形成於記憶材料層130上。介電結構160形成於摻雜條120上及導電鑲嵌結構150之間。導電鑲嵌結構140的延伸方向D1係垂直於摻雜條120的延伸方向D2。
實施例中，半導體元件100更可包括複數個導電層140，導電層140形成於導電鑲嵌結構150和記憶材料層130之間。如第1及2A~2D圖所示，導電層140形成於記憶材料層130上，各個導電鑲嵌結構150形成於對應的導電層140上。
實施例中，基板110的材質例如是P型矽或N型矽，
摻雜條120例如是N型摻雜區(N type doping region，N+)或P型摻雜區(P type doping region，P+)，摻雜條120的材質例如包括砷(As)、二氟化硼離子(BF2 +
)或磷。一實施例中，半導體元件例如是一記憶裝置，摻雜條120係為位元線。
實施例中，記憶材料層130可具有多層結構，例如是ONO複合層或ONONO複合層或BE-SONOS複合層，或是包括例如由氧化矽與氮化矽交錯堆疊形成的ONO結構。記憶材料層130亦可為單一材料層，包括氮化矽或氧化矽例如二氧化矽、氮氧化矽。記憶材料層130用來捕捉(trapping)電子。
實施例中，如第1和2A~2B圖所示，各個導電鑲嵌結構150形成於並直接接觸對應的導電層140，導電鑲嵌結構150的寬度W1係等於導電層140的寬度W2。導電鑲嵌結構150電性連接於導電層140。一實施例中，導電層140係由多晶矽(polysilicon)或摻雜矽(doped silicon)製成，導電鑲嵌結構150係由一金屬材料製成，例如是鎢金屬。
一實施例中，半導體元件100例如是一記憶裝置，導電鑲嵌結構150例如是字元線(word line)的主要結構，經由導電層140和導電鑲嵌結構150施加工作電壓。導電鑲嵌結構150之間的介電結構160將各個導電鑲嵌結構150完全相隔開，相較於傳統以蝕刻製程製作字元線的方式，導電鑲嵌結構150(字元線)之間不會有殘留的導電材料，導電鑲嵌結構150之間不會因為未蝕刻完全而殘留的導電材料發生短路。如此一來，各個導電鑲嵌結構150(字元線)之間具有良好的絕緣性，進而提高記憶裝置的可靠性。此外，實施例中，導電鑲嵌結構150由金屬材料製成，相
較於含矽材料而言，可降低電阻，提升記憶裝置的操作性能。
實施例中，介電結構160的材質例如是氧化矽。
實施例中，如第2A和2C圖所示，半導體元件100可更包括金屬矽化物層170。金屬矽化物層170的材質例如是鈷化矽(CoSi)。金屬矽化物層170形成於摻雜條120上，可以降低摻雜條120(位元線)的電阻。
第二實施例
第3圖繪示根據第二實施例之半導體元件200之上視圖，第4A圖繪示沿第3圖之剖面線4A-4A’之剖面圖，第4B圖繪示沿第3圖之剖面線4B-4B’之剖面圖，第4C圖繪示沿第3圖之剖面線4C-4C’之剖面圖，第4D圖繪示沿第3圖之剖面線4D-4D’之剖面圖。本實施例之半導體元件200與前述第一實施例之半導體元件100不同之處在於導電鑲嵌結構250及介電結構260的設計，其餘相同之處不再重複敘述。
如第3和4A~4D圖所示，實施例中，導電鑲嵌結構的250的寬度W3小於導電層140的寬度W4。如此一來，導電鑲嵌結構的250之間的距離更大，更有利於降低導電鑲嵌結構250之間發生短路的可能性，進而提高半導體元件200的可靠性。
如第4B圖所示，實施例中，導電鑲嵌結構250的一端250a埋置(embedded)於導電層140中。如此一來，可以降低導電鑲嵌結構250疊合(overlay)至導電層140上的誤差，降低導電鑲嵌結構250之間發生短路的可能性，進而提高半導體元件200的可靠性。
一實施例中，如第4A~4D圖所示，介電結構260可包括介電層261和硬遮罩層265，介電層261的材質和硬遮罩層265的材質可以相同或不同。介電層261將各個導電層140隔開，硬遮罩層265將各個導電鑲嵌結構150隔開。一實施例中，如第4D圖所示，導電鑲嵌結構250的一端250a埋置於介電結構260的介電層261中。
第三實施例
第5圖繪示根據第三實施例之半導體元件300之上視圖，第6A圖繪示沿第5圖之剖面線6A-6A’之剖面圖，第6B圖繪示沿第5圖之剖面線6B-6B’之剖面圖，第6C圖繪示沿第5圖之剖面線6C-6C’之剖面圖，第6D圖繪示沿第5圖之剖面線6D-6D’之剖面圖。本實施例之半導體元件300與前述第一實施例之半導體元件100不同之處主要在於導電鑲嵌結構350及介電結構360的設計，其餘相同之處不再重複敘述。
如第5和6A~6D圖所示，實施例中，半導體元件300包括基板110、摻雜條120、記憶材料層130、複數個導電鑲嵌結構350、以及介電結構360。摻雜條120形成於基板110內。記憶材料層130形成於基板110上，記憶材料層130包括記憶區130a，記憶區130a位於摻雜條120的兩側。導電鑲嵌結構350形成於記憶材料層130上。介電結構360包括第一介電層361和第二介電層363，第一介電層361形成於摻雜條120上，第二介電層363形成於第一介電層361上及導電鑲嵌結構350之間。導電鑲嵌結構350的延伸方向D1係垂直於摻雜條120的延伸方向
D2，第一介電層361的材質和第二介電層363的材質係不同。
相較於第一實施例之半導體元件100，本實施例之半導體元件300不具有額外的導電層電性連接於導電鑲嵌結構350。一實施例中，半導體元件300例如是一記憶裝置，導電鑲嵌結構350例如是字元線(word line)的主要結構，經由導電鑲嵌結構350施加工作電壓。導電鑲嵌結構350之間的介電結構360將各個導電鑲嵌結構350完全相隔開，導電鑲嵌結構350(字元線)之間不會因為未蝕刻完全而殘留的導電材料發生短路。如此一來，各個導電鑲嵌結構350(字元線)之間具有良好的絕緣性，進而提高記憶裝置的可靠性。
實施例中，第一介電層361的材質例如是氧化物，例如是氧化矽；第二介電363層的材質例如是氮化物，例如是氮化矽。
一實施例中，半導體元件300之介電結構360可更包括硬遮罩層365。硬遮罩層365形成於第二介電層363上，硬遮罩層365的材質和第二介電層363的材質係不同。實施例中，硬遮罩層365的材質例如是氧化物，例如是氧化矽。實施例中，硬遮罩層365的材質和第一介電層361的材質例如係相同。
實施例中，導電鑲嵌結構350例如是由多晶矽製成。
實施例中，半導體元件300可更包括金屬矽化物層(未繪示)。金屬矽化物層的材質例如是鈷化矽。金屬矽化物層形成於摻雜條120上，可以降低摻雜條120(位元線)的電阻。
以下係提出實施例之一種半導體元件之製造方法，
然該些步驟僅為舉例說明之用，並非用以限縮本發明。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。需注意的是，部分上視圖中的一些元件係以透視方式或以虛線繪示以更清楚表達本發明內容。
第7圖至第20D圖繪示依照本發明之第一實施例之半導體元件100之製造方法示意圖。請參照第1圖至第2D圖及第7圖至第20D圖。
請參照第7~10B圖(第9圖繪示沿第8圖之剖面線8A-8A’之剖面示意圖，第10B圖繪示沿第10A圖之剖面線10A-10A’之剖面示意圖)，提供基板110、形成複數個摻雜條120於基板110內、以及形成記憶材料層130於基板110上，記憶材料層130包括一記憶區130位於摻雜條120的兩側。
實施例中，提供基板110以及形成摻雜條120和記憶材料層130的製造方法例如包括以下步驟。如第7圖所示，形成記憶材料塗佈層130s於基板110上，以及形成導電材料層940’於記憶材料塗佈層130s上。然後，如第8~9圖所示，移除部分導電材料層940’和記憶材料塗佈層130s以形成條狀的導電材料層940以及記憶材料層130。實施例中，例如是以蝕刻製程或溶劑掀離製程(solvent lift-off process)移除部分導電材料層940’和記憶材料塗佈層130s。然後，如第10A~10B圖所示，對基板110未被記憶材料層130覆蓋的部分進行離子佈植(ion implantation)以形成摻雜條120。此步驟中係定義位元線的位置與性質。
接著，請參照第11A~20D圖(第11B圖繪示沿第11A圖之剖面線11A-11A’之剖面示意圖，第12B圖繪示沿第12A圖
之剖面線12A-12A’之剖面示意圖，第14A圖繪示沿第13圖之剖面線14A-14A’之剖面示意圖，第14B圖繪示沿第13圖之剖面線14B-14B’之剖面示意圖，第14C圖繪示沿第13圖之剖面線14C-14C’之剖面示意圖，第14D圖繪示沿第13圖之剖面線14D-14D’之剖面示意圖，第16A圖繪示沿第15圖之剖面線16A-16A’之剖面示意圖，第16B圖繪示沿第15圖之剖面線16B-16B’之剖面示意圖，第16C圖繪示沿第15圖之剖面線16C-16C’之剖面示意圖，第16D圖繪示沿第15圖之剖面線16D-16D’之剖面示意圖，第18A圖繪示沿第17圖之剖面線18A-18A’之剖面示意圖，第18B圖繪示沿第17圖之剖面線18B-18B’之剖面示意圖，第18C圖繪示沿第17圖之剖面線18C-18C’之剖面示意圖，第18D圖繪示沿第17圖之剖面線18D-18D’之剖面示意圖，第20A圖繪示沿第19圖之剖面線20A-20A’之剖面示意圖，第20B圖繪示沿第19圖之剖面線20B-20B’之剖面示意圖，第20C圖繪示沿第19圖之剖面線20C-20C’之剖面示意圖，第20D圖繪示沿第19圖之剖面線20D-20D’之剖面示意圖)，形成複數個導電鑲嵌結構150於記憶材料層130上，以及形成介電結構160於摻雜條120上及導電鑲嵌結構150之間。
實施例中，形成介電結構160的製造方法例如包括以下步驟。如第11A~11B圖所示，沈積介電材料層960a於條狀導電材料層940之間的基板110上，接著平坦化介電材料層960a和導電材料層940的頂表面。實施例中，介電材料層960a的材質例如是氧化矽，例如是以化學機械研磨(CMP)方式進行平坦化。
然後，如第12A~12B圖所示，沈積硬遮罩層HM於介電材料層960a和導電材料層940的頂表面上，硬遮罩層HM的材質例如是氮化矽。然後，如第13及14A~14D圖所示，圖案化硬遮罩層HM以暴露出部分介電材料層960a和導電材料層940的頂表面，以形成圖案化硬遮罩層HM’。實施例中，例如是以蝕刻製程圖案化硬遮罩層HM以形成具有複數個溝槽的圖案化硬遮罩層HM’。
然後，如第15及16A~16D圖所示，根據圖案化硬遮罩層HM’蝕刻導電材料層940以形成導電層140於記憶材料層130上，圖案化硬遮罩層HM’的溝槽延伸至導電層140而暴露出記憶材料層130。另一實施例中，亦可以於此步驟中一併蝕刻露出的記憶材料層130(未繪示)。然後，如第17及18A~18D圖所示，沈積介電材料層960b於圖案化硬遮罩層HM’的溝槽中及導電層140之間的溝槽中。然後，如第19及20A~20D圖所示，移除圖案化硬遮罩層HM’以形成複數個凹槽(trench)T1於介電材料層960a和介電材料層960b中，此時的介電材料層960a和介電材料層960b形成介電結構160，介電結構160具有複數個凹槽T1，且凹槽T1的延伸方向D1係垂直於摻雜條120的延伸方向D2。
接著，請參照第1~2D圖，填入導電材料於凹槽T1內以形成複數個導電鑲嵌結構150，導電鑲嵌結構150係形成於導電層140上。至此，形成如第1~2D圖所示的半導體元件100。
一實施例中，更可在形成摻雜條120之前或之後，形成金屬矽化物層170於基板110(摻雜條120)上。實施例中，導電鑲嵌結構150係由金屬材料製成，此製程並非以製作含矽材料
的機台製作，因此製作金屬矽化物層170的步驟不會污染製作含矽材料的機台，增加了整個製程的便利性。
相較於傳統以蝕刻製程形成整個導電接觸結構(字元線)的方式，本揭露內容之實施例中，應用鑲嵌的方式形成導電鑲嵌結構150，可以使得各個導電鑲嵌結構150的寬度值變異情形降低，也就是說，各個導電鑲嵌結構的寬度值的均勻性(uniformity)提升。再者，即使以蝕刻方式製作導電層140，由於相較於傳統以蝕刻方式形成整個導電接觸結構而言，製作導電層140的蝕刻深度較低，也能改善導電層140之寬度的變異情形，進而使整個導電接觸結構(導電鑲嵌結構150結合導電層140)的寬度變異情形大幅降低。一實施例中，半導體元件100例如是記憶裝置，導電鑲嵌結構150例如是字元線的主要結構，各個字元線寬度之間的差異值減小，可以提升記憶裝置的操作性能與其製程產率。
第21A圖至第27D圖繪示依照本發明之第二實施例之半導體元件200之製造方法示意圖。請參照第3圖至第4D圖、第7圖至第11B圖及第21A圖至第27D圖。
首先，如第7~10B圖所示，提供基板110、形成複數個摻雜條120於基板110內、以及形成記憶材料層130於基板110上，記憶材料層130包括記憶區130a位於摻雜條120的兩側。
接著，請同時參照第11A~11B圖和第21A~27D圖(第21B圖繪示沿第21A圖之剖面線21A-21A’之剖面示意圖，第22B圖繪示沿第22A圖之剖面線22A-22A’之剖面示意圖，第22C
圖繪示沿第22A圖之剖面線22C-22C’之剖面示意圖，第23B圖繪示沿第23A圖之剖面線23A-23A’之剖面示意圖，第23C圖繪示沿第23A圖之剖面線23C-23C’之剖面示意圖，第25A圖繪示沿第24圖之剖面線25A-25A’之剖面示意圖，第25B圖繪示沿第24圖之剖面線25B-25B’之剖面示意圖，第25C圖繪示沿第24圖之剖面線25C-25C’之剖面示意圖，第27A圖繪示沿第26圖之剖面線27A-27A’之剖面示意圖，第27B圖繪示沿第26圖之剖面線27B-27B’之剖面示意圖，第27C圖繪示沿第26圖之剖面線27C-27C’之剖面示意圖，第27D圖繪示沿第26圖之剖面線27D-27D’之剖面示意圖)，形成複數個導電鑲嵌結構250於記憶材料層130上，以及形成介電結構260於摻雜條120上。
實施例中，形成介電結構260的製造方法例如包括以下步驟。如第21A~21B圖所示，選擇性地形成金屬矽化物層170於摻雜條120上，沈積介電材料層960a於條狀導電材料層940之間的基板110上，接著平坦化介電材料層960a和導電材料層940的頂表面。
然後，如第22A~22C圖所示，移除部分導電材料層940以形成導電層140，導電層140和介電材料層960a之間具有多個凹孔C。實施例中，例如是以光罩蝕刻製程移除部分導電材料層940。如第22B圖所示，形成導電層140同時也完成記憶單元架構的製作。然後，如第23A~23C圖所示，形成介電材料層960c於導電層140和介電材料層960a之間的凹孔C中，接著平坦化介電材料層960a和介電材料層960c的頂表面，此時的介電材料層960a和介電材料層960c形成介電層261。
然後，如第24和25A~25C圖所示，形成硬遮罩材料層960d覆蓋整個介電材料層960a和介電材料層960c的頂表面。然後，如第26和27A~27D圖所示，移除部分硬遮罩材料層960d以形成複數個凹槽T2，此時係形成具有凹槽T2的硬遮罩層265，介電層261和硬遮罩層265形成介電結構260。介電結構260具有複數個凹槽T2，且凹槽T2的延伸方向D1係垂直於摻雜條120的延伸方向D2。實施例中，凹槽T2的寬度W3小於導電層140的寬度W4。實施例中，硬遮罩材料層960d例如包括介電材料及有機材料，以乾式蝕刻或濕式蝕刻有機材料部分而形成凹槽T2。一實施例中，如第27B圖所示，蝕刻硬遮罩材料層960d時，並進一步蝕刻一部份導電層140而形成複數個凹陷C1，使得凹槽T2連通至導電層140之凹陷C1。一實施例中，如第27D圖所示，蝕刻硬遮罩材料層960d時，並進一步蝕刻一部份介電層261而形成複數個凹陷C2。
接著，請參照第3~4D圖，填入導電材料於凹槽T2內以形成複數個導電鑲嵌結構250，導電鑲嵌結構250的寬度W3小於導電層140的寬度W4，導電鑲嵌結構250形成於導電層140上。一實施例中，導電材料係進一步填入於導電層140的凹陷C1內以形成導電鑲嵌結構250，導電鑲嵌結構250的一端250a係埋置(embedded)於導電層140中。至此，形成如第3~4D圖所所示的半導體元件200。
相較於傳統以蝕刻製程形成導電接觸結構(字元線的主要結構)的方式，本揭露內容之實施例中，應用鑲嵌的方式形成導電鑲嵌結構250，並且導電鑲嵌結構250的寬度W3小於導
電層140的寬度W4，使得各個導電鑲嵌結構250的寬度值變異情形降低，各個導電鑲嵌結構250的寬度值的均勻性提升，且各個導電鑲嵌結構250之間的距離增大。一實施例中，半導體元件200例如是記憶裝置，導電鑲嵌結構250例如是字元線的主要結構，各個字元線寬度之間的差異值減小，可以降低字元線之間短路的機率，並提升記憶裝置的操作性能與其製程產率。
第28A圖至第33D圖繪示依照本發明之第三實施例之半導體元件300之製造方法示意圖。請參照第5圖至第6D圖、第7圖至第10B圖及第28A圖至第33D圖。
首先，如第7~10B圖所示，提供基板110、形成複數個摻雜條120於基板110內、以及形成記憶材料層130於基板110上，記憶材料層130包括記憶區130a位於摻雜條120的兩側。
接著，請參照第28A圖至第33D圖(第28B圖繪示沿第28A圖之剖面線28A-28A’之剖面示意圖，第29B圖繪示沿第29A圖之剖面線29A-29A’之剖面示意圖，第31A圖繪示沿第30圖之剖面線31A-31A’之剖面示意圖，第31B圖繪示沿第30圖之剖面線31B-31B’之剖面示意圖，第33A圖繪示沿第32圖之剖面線33A-33A’之剖面示意圖，第33B圖繪示沿第32圖之剖面線33B-33B’之剖面示意圖，第33C圖繪示沿第32圖之剖面線33C-33C’之剖面示意圖，第33D圖繪示沿第32圖之剖面線33D-33D’之剖面示意圖)，形成複數個導電鑲嵌結構350於記憶材料層130上，以及形成介電結構360於摻雜條120上。
實施例中，形成介電結構360的製造方法例如包括
以下步驟。如第28A~28B圖所示(請同時參考第7~9圖)，以相似於第7~9圖所示形成條狀導電材料層940的方式形成條狀的介電材料層960e以及記憶材料層130。實施例中，介電材料層960e的材質是氮化物，例如是氮化矽。然後，如第29A~29B圖所示，沈積第一介電層361於條狀介電材料層960e之間的摻雜條120上，接著平坦化第一介電層361和介電材料層960e的頂表面。實施例中，第一介電層361的材質是氧化物，例如是氧化矽。
然後，如第30和31A~31B圖所示，形成硬遮罩層HM1及介電材料層960g覆蓋整個第一介電層361和介電材料層960e的頂表面。實施例中，介電材料層960g的材質例如是和介電材料層960e的材質相同，硬遮罩層HM1的材質例如包括金屬氧化物和可以經由氧氣移除的有機材料。
然後，如第32和33A~33D圖所示，移除部分硬遮罩層HM1、介電材料層960e和介電材料層960g以形成複數個凹槽T3，實施例中，例如是以蝕刻製程進行。此時，介電材料層960e和介電材料層960g形成第二介電層363於第一介電層361上，經蝕刻且薄化的硬遮罩層HM1形成硬遮罩層365於第二介電層363上，第一介電層361、第二介電層363和硬遮罩層365形成介電結構360。介電結構360具有複數個凹槽T3，且凹槽T3的延伸方向D1係垂直於摻雜條120的延伸方向D2。實施例中，第一介電層361的材質和第二介電層363的材質係不同，凹槽T3係位於硬遮罩層365和第二介電層363中，硬遮罩層365的材質和第二介電層363的材質係不同。
接著，請參照第5~6D圖，填入導電材料於凹槽T3
內以形成複數個導電鑲嵌結構350。導電材料係如是多晶矽。至此，形成如第5~6D圖所所示的半導體元件300。
相較於傳統以蝕刻製程形成導電接觸結構(字元線的主要結構)的方式，本揭露內容之實施例中，整個導電鑲嵌結構350完全應用鑲嵌的方式形成，因此各個導電鑲嵌結構350的寬度值變異情形大幅降低。一實施例中，半導體元件300例如是記憶裝置，導電鑲嵌結構350例如是字元線，各個字元線寬度之間的差異值減小，且可以大幅降低字元線之間因為殘留導電材料而發生短路的機率，並提升記憶裝置的操作性能與其製程產率。
第34圖繪示根據一實施例之半導體元件的一電壓分佈曲線(Vt distribution curve)圖。電壓分佈曲線P中包括多個波峰(peaks)，各個波峰具有其電壓分佈。當各個導電鑲嵌結構的寬度值變異情形降低，各個導電鑲嵌結構的寬度值的均勻性提升，電壓分佈由Vt1減小為Vt2，因此使得相鄰波峰之間的間距(product open window)由OW1增大為OW2，而可以降低半導體元件失效(fail)的機會，進而可以提升半導體元件的效能。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧基板
130‧‧‧記憶材料層
140‧‧‧導電層
250‧‧‧導電鑲嵌結構
260‧‧‧介電結構
261‧‧‧介電層
265‧‧‧硬遮罩層
W3、W4‧‧‧延伸方向
Claims (10)
- 一種半導體元件，包括：一基板；複數個摻雜條(doping strips)，形成於該基板內；一記憶材料層，形成於該基板上，該記憶材料層包括位於該些摻雜條的兩側之一記憶區；複數個導電鑲嵌結構(conductive damascene structure)，形成於該記憶材料層上；以及一介電結構，形成於該些摻雜條上及該些導電鑲嵌結構之間；其中該些導電鑲嵌結構的延伸方向係垂直於該些摻雜條的延伸方向。
- 如申請專利範圍第1項所述之半導體元件，更包括複數個導電層，形成於該些導電鑲嵌結構和該記憶材料層之間。
- 如申請專利範圍第2項所述之半導體元件，其中該些導電鑲嵌結構的寬度係小於該些導電層的寬度。
- 如申請專利範圍第1項所述之半導體元件，其中該些導電鑲嵌結構係由一金屬材料或多晶矽製成。
- 如申請專利範圍第1項所述之半導體元件，其中該介電結構包括： 一第一介電層，形成於該些摻雜條上；及一第二介電層，形成於該第一介電層上及該些導電鑲嵌結構之間；其中該第一介電層的材質係為氧化物，該第二介電層的材質係為氮化物。
- 一種半導體元件之製造方法，包括：提供一基板；形成複數個摻雜條於該基板內；形成一記憶材料層於該基板上，該記憶材料層包括位於該些摻雜條的兩側之一記憶區；形成複數個導電鑲嵌結構於該記憶材料層上；以及形成一介電結構於該些摻雜條上及該些導電鑲嵌結構之間；其中該些導電鑲嵌結構的延伸方向係垂直於該些摻雜條的延伸方向。
- 如申請專利範圍第6項所述之半導體元件之製造方法，更包括：形成複數個導電層於該記憶材料層上，其中該些導電鑲嵌結構係形成於該些導電層上。
- 如申請專利範圍第6項所述之半導體元件之製造方法，其中該介電結構具有複數個凹槽(trench)，且該些凹槽的延伸方向係垂直於該些摻雜條的延伸方向，形成該些導電鑲嵌結構之步驟 包括填入一導電材料於該些凹槽內以形成該些導電鑲嵌結構。
- 如申請專利範圍第8項所述之半導體元件之製造方法，更包括：形成複數個導電層於該記憶材料層上，其中該些導電鑲嵌結構係形成於該些導電層上，該些凹槽係連通至該些導電層之複數個凹陷，該導電材料係填入於該些凹陷內以形成該些導電鑲嵌結構，該些導電鑲嵌結構的一端係埋置(embedded)於該些導電層中。
- 如申請專利範圍第9項所述之半導體元件之製造方法，其中該些凹槽的寬度係小於該些導電層的寬度。
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