TW201351654A - 場效電晶體結構及其製造方法 - Google Patents

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Abstract

本發明提供了一種場效電晶體結構，包括：複數個淺溝槽隔離結構，形成於一半導體基板內；複數個半導體區，定義於該半導體基板內且為該些淺溝槽隔離結構所相分隔；以及一多重鰭主動區，具有一第一半導體材料，設置於該半導體基板之該些半導體區之一上。

Description

場效電晶體結構及其製造方法
本發明係關於半導體製作，且特別是關於一種場效電晶體及其製造方法。
積體電路目前已演進到具有如32奈米、28奈米與20奈米之更小特徵尺寸之眾多先進技術。於此些先進技術中，通常需使用分別具有多重鰭結構(multi-fin structure)之多個三維電晶體(3D transistors)以增強裝置表現。然而，採用上述結構之現今方法與結構中具有與裝置品質與可靠度相關之許多問題與缺點。舉例來說，由於鰭的高度係由氧化反應所定義。因此鰭的高度控制係主要地關於包括氧氣品質、蝕刻穩定度以及鰭底部氧化物形狀等因素。於另一範例中，淺溝槽隔離物沉積/回火將會產生應力，進而導致了鰭的毀損。因此變需要針對氧化物品質與鰭的毀損比例進行取捨。於又一範例中，鰭的輪廓係由一蝕刻步驟所定義而成。鰭的輪廓之良好控制便成為一挑戰，且由於鰭的蝕刻需要涵蓋包括了頂部形狀與底部形狀等不同需求，故容易造成了拔錐狀(80-87度)之鰭形狀。
因此，便需要一種多重鰭裝置結構與其製造方法，以解決上述問題，並增強表現與降低製造成本。
有鑑於此，本發明提供了一種場效電晶體結構， 包括：複數個淺溝槽隔離結構，形成於一半導體基板內；複數個半導體區，定義於該半導體基板內且為該些淺溝槽隔離結構所相分隔；以及一多重鰭主動區，具有一第一半導體材料，設置於該半導體基板之該些半導體區之一上。
於此場效電晶體結構之一實施例中，該多重鰭主 動區包括依據一第一方向排列之該第一半導體材料之複數個鰭元件，且該些鰭元件係於垂直於該第一方向之一第二方向上相分隔。
於另一實施例中，該些淺溝槽隔離結構與該半導 體基板內之該些半導體區域具有共平面之一頂面；以及該多重鰭主動區係設置於該頂面之上。
於又一實施例中，此場效電晶體結構更包括一場 效電晶體，形成於該多重鰭主動區之上。上述場效電晶體包括：一閘極，設置於該多重鰭主動區之一鰭元件上；一通道區，定義於該鰭元件內並位於該閘極之下，該通道區具有一頂部以及相對之兩側壁部；以及一源極與一汲極，形成於該鰭元件內並設置於該閘極之側邊。
於另一實施例中，該通道區之相對之該些側壁與該半導體基板之該頂面之間具有一夾角，該夾角大於90度。
於另一實施例中，該鰭元件包括具有一第一寬度之一中間部以及一第二寬度之一底部之一剖面輪廓，而該第二寬度係少於該第一寬度。於一範例中，該剖面輪廓更包括具有一第三寬度之一頂部，而該第三寬度係少於該第一寬度。於另 一範例中，相對之該些側壁係於接近該頂面時朝向彼此而傾斜。
於又一實施例中，該半導體基板包括不同於該第一半導體材料之一第二半導體材料。
於另一實施例中，該多重鰭主動區係用於P型場效電晶體；該第二半導體材料包括矽；以及該第一半導體材料係擇自由矽鍺、矽鍺碳、鍺及其組合所組成之一族群。
於又一實施例中，該多重鰭主動區係用於N型場效電晶體；該第二半導體材料包括矽；以及該第一半導體材料係擇自由磷化矽、碳化矽及其組合所組成之一族群。
於另一實施例中，此場效電晶體結構更包括複數個場效電晶體，至少部分地形成於該多重鰭主區之上，其中該些場效電晶體係設置並電性連結形成兩交叉耦合變頻器。
本發明亦提供一種鰭型場效電晶體結構，包括：複數個淺溝槽隔離結構，形成於一半導體基板內；複數個半導體區，定義於該半導體基板內且為該些淺溝槽隔離結構所相分隔；以及複數個多重鰭主動區，具有一第一半導體材料，其中此些多重鰭主動區分別設置於該半導體基板之該些半導體區之一上且該些多重鰭主動區為相分隔的。
於此鰭型場效電晶體結構之一實施例中，該些淺溝槽隔離結構與該半導體基板內之該些半導體區域具有共平面之一頂面；以及該多重鰭主動區係設置於該頂面之上。
於另一實施例中，該些多重鰭主動區分別包括依據一第一方向排列之該第一半導體材料之複數個鰭元件，且該 些鰭元件係於垂直於該第一方向之一第二方向上相分隔。
於又一實施例中，此鰭型場效電晶體結構更包括 設置於該半導體基板上之該頂面上且水平地相互分隔位於每一該些多重鰭主動區內之該些多重鰭元件之一介電材料層。
於另一實施例中，此鰭型場效電晶體結構更包括 一鰭型場效電晶體，形成於該些多重鰭元件之一上。上述鰭型場效電晶體包括：一閘極，設置於該鰭元件上；一通道區，定義於該鰭元件內並位於該閘極之下，該通道區具有一頂部以及相對之兩側壁部；以及一源極與一汲極，形成於該鰭元件內並設置於該閘極之側邊。該閘堆疊物包括一高介電常數介電材料層與設置於該高介電常數介電材料層上之一金屬電極。此些鰭元件係由磊晶成長所形成。半導體基板包括不同於該第一半導體材料之一第二半導體材料。
本發明亦提供了一種場效電晶體結構之製造方 法，包括：於一第一半導體材料之一半導體基板內形成複數個淺溝槽隔離元件，進而定義出為該些淺溝槽隔離元件所相分隔之複數個塊狀半導體區；形成一第一硬罩幕層於該半導體基板上，該第一硬罩幕層經過圖案化並具有位於該些塊狀半導體區之一內之複數個開口；以及於該第一硬罩幕層內之該些開口內之該半導體基板之上磊晶成長一第二半導體材料，進而形成具有位於該些塊狀半導體區之一內之複數個多重鰭元件之一多重鰭主動區。
於一實施例中，此方法更包括：於該磊晶成長之 後，針對該第二半導體材料施行一化學機械研磨製程；以及接 著移除該第一硬罩幕層。
於另一實施例中，該第一半導體材料為矽；以及 該第二半導體材料係不同於該第一半導體材料。
於又一實施例中，形成該第一硬罩幕層包括：形 成一介電材料層於該半導體基板之上；圖案化該介電材料層，以於該半導體基板上形成複數個介電材料島狀物；形成複數個間隔物構件於該些介電材料島狀物之數個側壁上；以及移除該些介電材料島狀物。
於另一實施例中，此方法更包括一反向製程，包 括：形成一材料層位於該半導體基板上並位於由該些間隔物元件所定義出之複數個開口之內；以及移除該些間隔物元件。
於又一實施例中，形成該材料層包括：藉由旋轉 塗佈方式形成該材料層；以及選擇地回蝕刻該材料層，以露出該些間隔物構件。
於另一實施例中，形成該材料層包括：藉由沉積 方式形成該材料層；以及針對該材料層施行一研磨製程以露出該些間隔物構件。
於又一實施例中，此方法更包括：於形成該第一 硬罩幕層之前，形成一第一介電材料於該半導體基板上以及一第二介電材料位於該第一介電材料之上；以及穿過該第一硬罩幕層之該些開口以蝕刻該第二介電材料與該第一介電層，其中該磊晶成長包括於該第一介電層與該第二介電層內之該些開口內成長該第二半導體材料。
於另一實施例中，上述蝕刻包括蝕刻該第二介電 材料之一第一蝕刻步驟與蝕刻該第一介電材料之一第二蝕刻步驟。於又一實施例中，該方法更針對該磊晶半導體鰭主動區施行一化學機械研磨製程；並接著接著移除該第二介電層。
為讓本發明之上述目的、特徵及優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧半導體結構
110‧‧‧半導體基板
112‧‧‧淺溝槽隔離元件
114、114a、114b、114c、114d、114e、114f‧‧‧半導體區
118‧‧‧頂面
119‧‧‧介電材料層
120、120a、120b‧‧‧鰭元件
122‧‧‧頂面
124‧‧‧底面
126‧‧‧側壁
130‧‧‧閘堆疊物
132‧‧‧場效電晶體
150‧‧‧半導體結構
152‧‧‧假閘堆疊物
160‧‧‧半導體結構
162、164、166、168‧‧‧剖面輪廓
170‧‧‧方法
172、174、176、178、180‧‧‧操作
182、184、186、188‧‧‧步驟
192‧‧‧硬罩幕
194‧‧‧開口
196‧‧‧第一介電層
198‧‧‧第二介電層
200、210、220、230‧‧‧半導體結構
221‧‧‧介電層
222‧‧‧第一硬罩幕
224‧‧‧第二硬罩幕
225‧‧‧圖案化阻劑層
226‧‧‧間隔物
228‧‧‧介電層
232‧‧‧第一介電層
234‧‧‧第二介電層
236‧‧‧硬罩幕
238‧‧‧圖案化阻劑層
240‧‧‧溝槽
Wfin‧‧‧寬度
Hfin‧‧‧高度
W、W1、W2、W3‧‧‧寬度
θ‧‧‧夾角
第1-2圖為一系列剖面圖，顯示了依據本發明之一或多個實施例之具有多重鰭結構之一種半導體結構的多個製造階段。
第3-5圖為一系列上視圖，顯示了依據本發明之多個實施例之具有多重鰭結構之一種半導體結構。
第6圖為一剖面圖，顯示了依據本發明之另一實施例之具有多重鰭結構之一種半導體結構。
第7a-7d圖繪示了依據本發明之多個實施例所製造出之如第7圖所示半導體結構內之鰭輪廓。
第8圖為一流程圖，顯示了依據本發明之一實施例之具有多重鰭結構之一種半導體裝置之製造方法。
第9圖為一流程圖，顯示了依據本發明之另一實施例之具有多重鰭結構之一種半導體裝置之製造方法。
第10圖為一剖面圖，顯示了依據本發明之又一實施例之具有多重鰭結構之一種半導體結構。
第11a-11g圖為一系列剖面圖，顯示了依據本發明之一或多個實施例之具有多重鰭結構之一種半導體結構的多個製造 階段。
第12a-12e圖為一系列剖面圖，顯示了依據本發明之一或多個實施例之具有多重鰭結構之一種半導體結構的多個製造階段。
第13a-13n圖為一剖面圖，顯示了依據本發明之又一實施例之具有多重鰭結構之一種半導體結構。
第14a-14h圖為一剖面圖，顯示了依據本發明之另一實施例之具有多重鰭結構之一種半導體結構。
可以理解的是，於下文中提供了用於施行本發明之不同特徵之多個不同實施例，或範例。基於簡化本發明之目的，以下描述了元件與設置情形之特定範例。然而，此些元件與設置情形僅作為範例之用而非用於限制本發明。此外，本發明於不同實施例中可能重複使用標號及/或文字。如此之重複情形係基於簡化與清楚之目的，而非用於限定不同實施例及/或討論形態內的相對關係。再者，於描述中關於於一第二元件之上或上之第一元件的形成可包括了第一元件與第二元件係為直接接觸之實施情形，且亦包括了於第一元件與第二元件之間包括了額外元件之實施情形，因而使得第一元件與第二元件之間並未直接接觸。
第1、2圖顯示了依據本發明之一或多個實施例之一半導體結構100於多個製造階段中的剖面圖。於一實施例中，此半導體結構100包括了一或多個之場效電晶體(FET)。
請參照第1圖，半導體結構100包括了一半導體基 板110。此半導體基板110包括矽。或者，此半導體基板110包括鍺、矽鍺或其他之適當半導體材料。半導體基板110亦包括如N型區域與P型區域之多個摻雜區域。於一實施例中，半導體基板110包括一磊晶半導體層。於另一實施例中，半導體基板110包括藉由一適當技術所形成之一埋設介電材料層以用於隔離之用，例如是藉由佈植氧(SIMOX)之隔離技術。於部分實施例中，半導體基板110可為位於一絕緣物上之一半導體基板，例如為一絕緣層上覆矽(SOI)結構。
於半導體基板110內可形成有多個淺溝槽隔離(STI) 元件112，進而定義出多個半導體區114，例如為半導體區114a與114b。此些半導體區域114係藉由此些淺溝槽隔離元件114所相分隔與相隔離。再者，半導體基板110的頂面與此些淺溝槽隔離元件112的頂面為共平面的，進而形成了共平面之一頂面118。於一實施例中，淺溝槽隔離元件114的形成包括：形成具有用於定義淺溝槽隔離元件區域之數個開口之一硬罩幕；穿過硬罩幕之此些開口蝕刻半導體基板110以形成數個溝槽；沉積介電材料以填入此些溝槽內；以及施行一化學機械研磨製程。於一實施例中，此些淺溝槽隔離元件112之深度介於約30-250奈米。
於一實施例中，此些淺溝槽隔離元件112的形成更 包括於化學機械研磨之後移除硬罩幕。於另一實施例中，硬罩幕包括由熱氧化法所形成之氧化矽層以及位於氧化矽上由化學氣相沉積所形成之氮化矽。於又一實施例中，於化學機械研磨之後移除硬罩幕。
於另一實施例中，上述介電材料的沉積更包括針 對溝槽施行熱氧化並接著於溝槽內填入介電材料，例如是藉由化學氣相沉積製程所形成之氧化矽。於一範例中，用於填入溝槽之此化學氣相沉積製程包括高密度化學氣相沉積(HDPCVD)。
於另一實施例中，藉由如熱氧化法或化學氣相沉 積之一技術以形成一介電材料層119於半導體基板110之頂面118上。介電材料層119可包括氧化矽、氮化矽或其他具有低介電常數之適當介電材料。於一範例中，介電層119可為用於定義出鰭元件之多個區域之一硬罩幕之一部。
可於半導體基板110之上形成如120a與120b之多 個鰭元件120。特別地，位於一半導體區上之數個鰭元件係稱為一多重鰭結構(multi-fin structure)。舉例來說，於半導體區114a(或114b)之上形成有至少兩鰭元件120a(或120b)。形成於一半導體區上之多個鰭元件120藉由淺溝槽隔離元件112而與其他鰭元件相分隔及電性絕緣。形成於如114a與114b之各半導體區域內之一半導體區上之此些鰭元件120可透過半導體基板110而相連結。
再者，此些鰭元件120係形成於頂面118之上且高 於頂面118，但此些淺溝槽隔離元件112係低於此頂面118。換句話說，此些鰭元件120係垂直地位於淺溝槽隔離元件112之上。介電材料層119分隔了於水平方向上之此些鰭元件120。由於具有低介電常數，介電材料層119的出現可降低因閘堆疊物之高介電材料介電材料所造成的鰭元件間之電容耦合 (capacitive coupling)情形。
此些鰭元件120係藉由磊晶成長一半導體材料所 形成。於一實施例中，為了產生應變效應(strained effect)與加強遷移率(mobility)，上述半導體材料係不同於半導體基板110的材料。於一實施例中，半導體基板110包括矽，而用於P型場效電晶體(p-type FET)之鰭元件120則包括擇自由矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、鍺、矽或其組合所組成族群內之一半導體材料。於一實施例中，半導體基板110包括了矽，而用於N型場效電晶體(n-type FET)之鰭元件120包括了擇自由磷化矽(silicon phosphoric)、碳化矽(silicon carbide)、矽或其組合所組成之族群內之一半導體材料。
於另一實施例中，用於P型場效電晶體之此些鰭元 件以及用於N型場效電晶體之此些鰭元件可分別地採用各別之半導體材料而。舉例來說，半導體區114a係用於N型場效電晶體，而半導體區114b係用於P型場效電晶體。於此實施例中，此些鰭元件120a包括了擇自由矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、鍺、矽或其組合所組成族群內之一第一半導體材料。此些鰭元件120包括了擇自由磷化矽(silicon phosphoric)、碳化矽(silicon carbide)、矽或其組合所組成之族群內之一第二半導體材料。
於一實施例中，上述多重鰭結構的形成包括：形 成具有用於定義鰭元件區域之多個開口之一硬罩幕；於位於硬罩幕之此些開口內之半導體基板上磊晶成長鰭元件；施行一化學機械研磨製程；以及接著移除硬罩幕。於另一實施例中，於 用於P型場效電晶體之半導體區域內之各別之鰭元件係磊晶成長第一半導體材料所形成，而用於N型場效電晶體之半導體區域內之各別鰭元件係磊晶成長第二半導體材料所形成，此些鰭元件120的形成包括各別之硬罩幕的形成以及各別之磊晶成長。舉例來說，鰭元件120a係藉由一第一程序所形成，其包括：形成定義用於鰭元件120a之開口之一第一硬罩幕；施行採用第一半導體材料之一第一磊晶成長；以及移除第一硬罩幕。而鰭元件120b係藉由一第二程序所形成，其包括：形成定義用於鰭元件120b之開口之一第二硬罩幕；施行採用第二半導體材料之一第二磊晶成長；以及移除該第二硬罩幕。
第1圖顯示了此些鰭元件輪廓之剖面圖。鰭元件之 剖面輪廓包括一頂面122、一底面124與數個側壁126。特別地，此些鰭元件120具有一高度Hfin以及一寬度Wfin。於一實施例中，此些鰭元件120分別為一長方形，而此些側壁126分別與頂面118之間具有約為90度之一夾角(intersecting angle)。
於稍後討論之其他實施例中，此些側壁可朝向各 別之鰭元件而傾斜，而此夾角可大於90度。於其他實施例中，鰭元件之剖面輪廓可包括其他形狀。於下述其他實施例中將描述形成鰭元件之其他方法。
請參照第2圖，可更藉由如濕蝕刻之一蝕刻製程削 減此些鰭元件120，以降低鰭元件的寬度。此削減製程可更經過調整以修正此些鰭元件的輪廓。半導體結構100包括形成於一或多個鰭元件120上之一閘堆疊物130。於本實施例中，閘堆疊物130係形成位於半導體區114a上之此些鰭元件120a以及位 於半導體區114b上之此些鰭元件120b之上。因而形成了多個場效電晶體。舉例來說，場效電晶體132係形成於半導體區114b內且關於一或多個鰭元件120b。於本實施例中，半導體結構100可為一靜態隨機存取記憶胞(SRAM cell)之一部。
閘堆疊物130包括了一閘介電層以及設置於閘介 電層上之一閘電極層。閘介電層包括一介電材料，例如氧化矽、高介電常數介電材料層或其組合。於另一實施例中，閘介電層包括一中間層(例如氧化矽層)與位於中間層上之一高介電常數介電材料層。閘電極層包括一導電材料，例如摻雜多晶矽層、金屬、金屬合金或其組合。
閘堆疊物130可藉由包括形成一閘介電層、形成位 於閘介電層上一閘電極層、以及圖案化閘電極層以及閘介電層以形成一或多個閘堆疊物之一程序所形成。閘堆疊物130的形成可更包括一閘置換程序(gate replacement procedure)，以替換早先形成之具有高介電常數介電材料與金屬之閘堆疊物。上述閘置換程序可包括一閘最後(gate-last)操作或一高介電常數最後(high k last)操作，即於一後續程序中替換其內之閘介電層與閘電極。
請參照第2圖，可於鰭元件上形成多個源極與汲極元件，進而形成了一或多個場效電晶體。此些源極與汲極元件可包括輕度摻雜汲極(LDD)元件以及重度摻雜之源極與汲極。舉例來說，場效電晶體132可包括位於半導體區114b內之鰭元件120b上且為閘堆疊物130所居中分隔之數個源極與汲極元件。於鰭元件之內形成有一通道，其位於閘堆疊物之下且位於 此些源極與汲極元件之間。
半導體結構100可包括其他之摻雜元件，例如摻雜 井區與摻雜通道。於本實施例中，位於半導體區114a之半導體基板110內可形成有一N型摻雜井區，而於半導體區114b之半導體基板110內可形成有一P型摻雜井區。
第3-5圖為一半導體結構150於多個製程階段內之上視圖。半導體結構150包括如第1、2圖所示之一多重鰭結構。於本實施例中，半導體結構100為半導體結構150之一部，其顯示了沿著虛線AA’之剖面圖。基於簡化目的，將於下文中採用相似描述以說明此半導體結構150。
請參照第3圖，半導體結構包括形成於半導體基板110內之數個淺溝槽隔離元件112，以定義出半導體基板110之多個半導體區114。舉例來說，此些半導體區包括一第一半導體區114a與一第二半導體區114b，以及其他之半導體區114c、114d、114e與114f。可於此些半導體區內應用多個摻雜製程，以形成具有多個摻雜井區，例如為N型井區或P型井區。於一實施例中，於半導體區114b、114c、114d與114f內形成用於N型場效電晶體之P型井區，以及於半導體區114a、114e內形成用於P型場效電晶體之N型井區。舉例來說，第一半導體區114a可用於設置一或多個N型場效電晶體，而第二半導體區係用於設置一或多個N型場效電晶體。半導體基板內可形成多個摻雜井區。舉例來說，可藉由個別之離子佈植以於第一半導體區114a內形成一N型井區，以及於第二半導體區114b內形成一P型摻雜井區。
請參照第4圖，於半導體基板110上形成多個鰭元 件120。特別地，各半導體區包括於一第一方向上(X方向)相分隔且依照垂直於第一方向之一第二方向上(Y方向)排列之多個多重鰭元件120。舉例來說，第一半導體區114a包括了依照第二方向(Y方向)排列之兩鰭元件。第二半導體區114b亦包括依照第二方向(Y方向排列)之兩鰭元件。於本實施例中，位於第一半導體區114a內之兩鰭元件包括用於適當應變效應之一第一半導體材料。位於第二半導體區114b內之兩鰭元件則包括不同於用於適當應變效應之第一半導體材料之一第二半導體材料。
請參照第5圖，於此些鰭元件120之上形成多個閘 堆疊物130。於本實施例中，閘堆疊物130係依照第一方向(X方向)排列。舉例來說，一閘堆疊物130係設置於第一半導體區114a與第二半導體區114b之上。再者，於半導體基板110之上形成有多個假閘堆疊物(dummy gate stack)152，以改善圖案密度的均勻度並增強製造整合度。於本實施例中，此些假閘堆疊物152係設置於位於半導體區114上之多個部分並部分地位於淺溝槽隔離元件之上。假閘堆疊物152係依照如閘堆疊物130之相同方向(X方向)而排列。於一實施例中，假閘堆疊物152係與閘堆疊物130於一同一製程中同時形成。
第6圖為依據本發明之多個實施例所製造出之一 半導體結構160之剖面圖。半導體結構160具有一多重鰭結構，其包括設置於為淺溝槽隔離元件112所環繞之一連續半導體區域(例如114a或114b)之多個多重鰭元件。位於相同半導體區內 之此些多重鰭元件係於第一方向(X方向)上相分隔且依照垂直於第一方向之一第二方向(Y方向)而排列。半導體結構160為第2圖所示之半導體結構100之另一實施例。
於半導體結構160中，此些鰭元件120具有包括一 頂面122、一底面124與數個側壁126之一剖面輪廓。第7圖內繪示了依據多個實施例中之此剖面輪廓。鰭元件120之剖面輪廓162具有一長方形輪廓，其具有中央部之第一寬度W1、位於頂面122之一第二寬度W2以及位於底面124之一第三寬度W3。此些寬度W1、W2與W3在此大體相同。介於底面124與側壁126間之夾角大體為一直角(或90度)。值得注意的是鰭元件120之底面係與半導體基板110之頂面118共平面。
於另一實施例中，鰭元件120之一剖面輪廓164係 具有一非長方形形狀(或一拔錐形狀)，其具有中央部之一第一寬度W1、位於頂面122之一第二寬度W2以及位於底面124之一第三寬度W3。此些寬度W1、W2、W3並不相同。特別地，W1大於W2，而W3大於W1。介於底面124與側壁126間之夾角係大於90度。於一範例中，此夾角介於約91度與約100度。
於另一實施例中，鰭元件120之剖面輪廓166具有 一非長方形形狀，其具有中央部之一第一寬度W1、位於頂面122之一第二寬度W2以及位於底面124之一第三寬度W3。在此，寬度W1、W2為大體相同。而第三寬度W3大體少於第一寬度W1(以及第二寬度W2)。特別地，剖面輪廓166具有一縮小底部，而介於底面124與側壁126間之夾角大於90度。於一範例中，此夾角介於約91度與約100度。
於又一實施例中，鰭元件120之剖面輪廓168具有 一非長方形形狀，其具有中央部之一第一寬度W1、位於頂面122之一第二寬度W2以及位於底面124之一第三寬度W3。此些寬度W1、W2、W3並不相同。第三寬度W3大體少於第一寬度W1，而第二寬度W2大體少於第一寬度W1。特別地，剖面輪廓168具有縮小底部，而介於底面124與側壁126間之夾角係大於90度。於一範例中，夾角介於約91度與約100度。
第8圖提供了製造具有多重鰭結構之半導體結構 100之一方法170之一流程圖之一實施例。此方法170於下文中將參照第1、2、8與其他圖式(例如第3-7圖)而描述。此方法170包括一操作172，其提供如一矽晶圓之一半導體基板110。
方法170包括一操作174，於半導體基板110內形成 數個淺溝槽隔離元件112而定義出為此些淺溝槽隔離元件112所分別環繞之數個連續之半導體區114。
方法170包括一操作176，形成多重鰭結構(或多重 鰭主動區)於每一半導體區114之上。此多重鰭結構包括設置於相同半導體區114內之多個鰭元件120。此些鰭元件120係於一第一方向(X方向)上相分隔，且於垂直於第一方向之一第二方向(Y方向)上依序排列。特別地，此些鰭元件120係設置於頂面118上，且於垂直於頂面之垂直方向上高於此頂面。此些淺溝槽隔離元件112係於垂直方向上設置於頂面118之下。
方法170包括一操作178，形成多個閘堆疊物130於 鰭元件120之上，而此些閘堆疊物130係用於形成多個場效電晶體。於一實施例中，此些場效電晶體包括N型電晶體與P型電晶 體。於另一實施例中，此些場效電晶體係用於形成一或多個靜態隨機存取記憶胞。每一靜態隨機存取記憶胞包括用於資料儲存之兩個交叉耦合變頻器(cross-coupled inverter)。於另一實施例中，操作178包括形成一或多個假閘堆疊物(dummy gate stack)於半導體基板110上，以增加圖案密度均勻度與增強製造品質。舉例來說，此些假閘堆疊物包括分別部分地設置於淺溝槽隔離物112上以及部分地位於半導體區114上之數個假閘極152。
方法170亦包括一操作180，形成此些場效電晶體 之多個源極與汲極元件。此些源極與汲極元件可包括輕度摻雜汲極(LDD)元件與重度摻雜之源極與汲極。舉例來說，每一場效電晶體包括形成於每一半導體區之一鰭元件上且為閘堆疊物130所置中插入之數個源極與汲極元件。於鰭元件內形成有一通道，位於閘堆疊物下，且其係定義於源極與汲極元件之間。
形成了具有多重鰭結構之多個鰭元件120之操作 176將參照第9圖之流程圖以解說依據本發明之多個實施例之操作176。第10圖為半導體結構100於依據本發明之一實施例中之一製造階段之剖面圖。操作176的描述可更參照第9、10及其他圖(如第1-8圖)。
操作176包括一步驟182，其形成一硬罩幕192於半 導體基板110上。此硬罩幕192包括用於多個鰭元件之數個開口194。特別地，此些開口194定義出形成於半導體基板110上具有多重鰭元件之一多重鰭結構。每一開口194具有一寬度W，其定義所形成之各鰭元件之寬度。硬罩幕192之厚度T則定義了 此些鰭元件之高度。
於一實施例中，硬罩幕192包括了形成於半導體基 板110上之一第一介電層196(例如氧化矽)以及形成於第一介電層上之一第二介電層198(例如氮化矽)。硬罩幕192係由一製程包括沉積與圖案化所形成。舉例來說，氧化矽之第一介電層196係由熱氧化法形成。氮化矽之第二介電層198係由化學氣相沉積所形成。舉例來說，氮化矽層係由採用六氯矽烷(HCD)、二氯甲矽烷(DCS)、雙(叔丁胺基)矽烷(BTBAS)與二矽烷(DS)之化學品之化學氣相沉積所形成。
步驟182更包括藉由包括微影製程與蝕刻製程之 一程序以圖案化硬罩幕192。於本實施例中，係於硬罩幕192之上採用包括了阻劑圖佈、軟烤、曝光後烘烤、顯影與硬烤等之微影製程以形成一圖案化阻劑層。接著，穿過圖案化阻劑層內之此些開口以蝕刻硬罩幕，進而藉由此蝕刻製程形成了一圖案化硬罩幕。採用如濕式去除或電漿灰化之一適當製程以移除圖案化阻劑層。於一範例中，此蝕刻製程包括施行一乾(或電漿)蝕刻，以移除位於圖案化阻劑層開口內之硬罩幕192。於另一實施例中，此蝕刻製程包括施行一電漿蝕刻以移除位於圖案化阻劑層之此些開口內之氮化矽層196，以及施行具有氫氟酸溶液之一濕蝕刻以移除位於開口內之氧化矽層194。
方法176包括了步驟184，其磊晶成長一半導體材 料於硬罩幕192之數個開口內。於一實施例中，此半導體材料藉由磊晶成長填滿了此些開口194。於另一實施例中，成長於開口194內之此半導體材料係不同於半導體基板110之半導體 材料。於又一實施例中，位於半導體區114a之開口194內之第一半導體材料包括矽鍺、矽鍺碳、鍺、矽或其組合。位於半導體區114b之開口194內之第二半導體材料包括磷化矽、碳化矽、矽或其組合。具有不同半導體材料之鰭元件120的形成包括：形成一圖案化阻劑層以覆蓋位於半導體區114b內之此些開口194；磊晶成長第一半導體材料於半導體區114a內之此些開口194內；移除圖案化阻劑層；以及接著於半導體區114b內之此些開口194內磊晶成長第二半導體材料，而此時於一半導體區114a可為另一圖案化阻劑層所覆蓋或選擇性地未為其所覆蓋(由於磊晶成長僅於半導體區114b內形成高於硬罩幕192之第二半導體材料，其可藉由後續研磨製程所移除)。
方法176包括一步驟186，施行如化學機械研磨之 一研磨製程，以移除高於硬罩幕192之過量磊晶成長的半導體材料並平坦化半導體結構100之表面，進而於多個半導體區114內形成具有多重鰭結構之鰭元件120，例如為第1圖所示之此些鰭元件120。
方法176更包括另一步驟188，於化學機械研磨製 程後移除硬罩幕192，形成如第1圖所示之半導體結構100。於另一實施例中，僅移除第二介電層198但於蝕刻之後仍保留第一介電層196。因此，此些鰭元件120係為第一介電層196所分隔。第一介電層196與此些鰭元件120具有一共平面，其為半導體基板110之頂面118。
用於形成鰭元件120之硬罩幕192可基於尺寸控制、鰭輪廓控制及/或其他考量而藉由其他方法形成。舉例來 說，可使用一反向(reverse-tone)製程以形成硬罩幕192，其將於下文中描述。依據多個實施例，半導體結構100可具有其他結構。
第11a-11f圖為依據本發明之多個實施例之一半導 體結構200於多個製造階段中之剖面圖。半導體結構200為半導體結構100之一實施例。半導體結構200及其製造方法將參照第11a-11f圖解說。
請參照第11a圖，提供一半導體基板110。請參照 第11b圖，於半導體基板110內形成多個淺溝槽隔離元件112，進而定義出多個半導體區114。特別地，此些半導體區114與淺溝槽隔離構件112具有一共平面。於此些半導體區114內具有多個摻雜元件。於一實施例中，於半導體區114內可藉由採用如N型摻質或P型摻質之一特定類型摻質之一離子佈植以形成一摻雜井區。於另一實施例中，可施行於通道區內一或多個摻雜製程，以形成用於如金氧半導體場效電晶體之一場效電晶體的通道。舉例來說，可針對通道區施行一抗穿透摻雜(anti-punch-through doping，ART doping)製程。於半導體基板110上形成如氧化矽之一第一介電層196。
第11c圖顯示了半導體結構200之另一實施例，其包括了兩個半導體區114a與114b，其一為具有一N型井區之一P型場效電晶體，而另一為具有一P型井區之一N型場效電晶體。如此，可分別地施行此通道摻雜製程。舉例來說，半導體區114a內包括了由一個別離子佈值所形成之一N型抗穿透摻雜輪廓，以及於半導體區114b內包括由另一個別離子佈值所形成之一P 型抗穿透摻雜輪廓。於一實施例中，此些淺溝槽隔離元件112具有介於約60-300奈米之一深度。
請參照第11d圖，於第一介電層196上形成如氮化 矽之一第二介電材料層198。第一介電層196與第二介電層198係做為硬罩幕192之用。硬罩幕192經過圖案化以形成位於硬罩幕192內之數個開口194。此些開口194定義出用於鳍元件之多個區域。於一實施例中，此些開口194更包括設置於淺溝槽隔離物上之一或多個假開口，以增加圖案均勻度或其他製程考量。於位於開口194內之半導體基板110上施行一(或多個)磊晶成長以形成一半導體材料。然而，此磊晶成長係選擇性地成長半導體材料於半導體基板110上。因此，位於淺溝槽隔離元件112上之假開口仍存在著而於其內沒有磊晶成長情形。於一實施例中，磊晶成長之鰭元件120包括矽、矽鍺、或其他適當材料。於另一實施例中，位於半導體區114a之開口194內之第一半導體材料包括了矽鍺、矽鍺碳、矽或其組合。位於半導體區114b之開口194內之第二半導體材料係不同於第一半導材料，且包括磷化矽、碳化矽、矽或其組合。
請參照第11e圖，施行如化學機械研磨之一研磨製 程，以移除過量之磊晶成長半導體材料，並形成此些鰭元件120。於本實施例中，第二介電層198係作為一研磨停止層，使得化學機械研磨製程可停止於第二介電層198處。
請參照第11f圖，藉由一或多個蝕刻製程以移除硬 罩幕層192。於本實施例中，藉由如採用熱磷酸之濕蝕刻之一蝕刻製程以僅移除第二介電層198。此些鰭元件120的高度矽由 硬罩幕192之厚度所決定。於一實施例中，鰭元件120之高度係介於15-60奈米。
請參照第11g圖，於此些鳍元件120之上形成一或 多個閘堆疊物130，以形成多個場效電晶體。閘堆疊物130包括一閘介電層與一閘電極層。閘堆疊物130的形成包括了沉積以及包括微影與蝕刻之圖案化。
第12a-12e圖顯示了依據本發明之另一實施例之一 半導體結構210於多個製造階段中之剖面圖。半導體結構210相似於半導體結構200以及另一實施例中之半導體結構100。半導體結構210具有兩種不同半導體材料之鰭元件120，其一為用於P型場效電晶體而另一為用於N型場效電晶體。半導體結構210及其製造方法將藉由第12a-12e圖而描述。基於簡化目的，將省略相似之描述情形。
如第12a圖所示，提供一半導體基板110。請參照 第12b圖，於半導體基板110上形成多個淺溝槽隔離元件112，以定義出數個半導體區114。於本實施例中，半導體結構210包括用於P型場效電晶體之一第一半導體區114a以及用於N型場效電晶體之一第二半導體區114b。特別地，半導體區114與淺溝槽隔離元件112具有共平面之一頂面。於半導體區114內形成有多個摻雜元件，例如摻雜井區與通道。於一實施例中，藉由採用N型摻質之一離子佈值以於第一半導體區114a內形成一N型摻雜井區，以及藉由採用P型摻質之一離子佈植以於第二半導體區114b內形成一P型摻雜井區。於另一實施例中，可於通道區內施行一或多個摻雜製程，以形成用於P型場效電晶體之N 型通道區以及用於N型場效電晶體之P型通道區。於本實施例中，針對位於第一半導體區114a內之N型通道區施行採用一N型摻質之一第一抗穿透製程，以及針對位於第二半導體區114b內之P型通道區施行採用一P型摻質之一第二抗穿透製程。於一實施例中，此些淺溝槽隔離元件112具有介於約60-300奈米之一深度。於半導體基板110上形成有如氧化矽之一第一介電層196。
請參照第12c圖，於第一介電層上形成如氮化矽之 一第二介電層198。第一介電層196與第二介電層198係做為硬罩幕192之用。硬罩幕192經過圖案化以於硬罩幕192內形成數個開口194。此些開口194定義出鰭元件之多個區域。於一實施例中，此些開口194更包括設置於淺溝槽隔離元件上之一或多個假開口，以增加圖案密度均勻度或其他製程考量。可施行兩次之磊晶成長，以於第一半導體區114a內形成採用第一半導體材料之鰭元件120以及於第二半導體區114b內形成採用第二半導體材料之鰭元件120。於一實施例中，第一半導體材料包括矽鍺、矽鍺碳、鍺、矽、或其組合。第二半導體材料包括磷化矽、碳化矽、矽或其組合。當磊晶成長選擇地成長半導體材料於半導體基板110上時，位於淺溝槽隔離元件112上之假開口仍保留而於其內並沒有磊晶成長情形。可施行如化學機械研磨之一平坦化製程以移除過量之磊晶材料，並形成位於第一半導體區114a內之鰭元件120以及於第二半導體區114b內之鰭元件120。於本實施例中，第二介電層198係作為一研磨蝕刻停止層之用，以使得化學機械研磨製程可停止於第二介電層198上。
請參照第12d圖，藉由如採用熱磷酸之濕蝕刻之一 蝕刻製程以移除第二介電層198。鰭元件120的高度係由硬罩幕192之厚度所決定。於一實施例中，鰭元件120之高度介於約15-60奈米。
請參照第12e圖，於鰭元件120a與120b上形成一或 多個閘堆疊物130，以形成多個場效電晶體。此些閘堆疊物130包括一閘介電層與一閘電極層。閘堆疊物130的形成包括了沉積以及包括了微影與蝕刻之圖案化。
第13a-13n圖顯示了依據本發明之一或多個實施例 之一半導體結構220於多個製造階段中之剖面圖。半導體結構220為半導體結構100之另一實施例。半導體結構220與其製造方法於下文中將參照第13a-13n圖進行解說。如前所述，用於形成鰭元件之硬罩幕可藉由尺寸控制、鰭外型控制及/或其他考量之其他方法所形成。半導體結構220之製造方法包括採用由一反向(reverse-tone)製程所形成之用於鰭元件之一硬罩幕。基於簡化目的，將省略相同描述及於此些圖式中之相同標號，因而不具有詳細顯示情形。
如第13a圖所示，首先提供一半導體基板110。請 繼續參照第13a圖，於半導體基板110上形成多個淺溝槽隔離元件112，以定義出多個半導體區114。特別地，半導體區114與淺溝槽隔離元件112具有共平面之一頂面。
請參照第13a，於半導體區114內形成多個摻雜元 件。於一實施例中，於半導體區114內藉由採用如N型摻質或P型摻質之一特定類型摻質之一離子佈值以形成一摻雜井區。於 另一實施例中，可於通道區施行一或多個摻雜製程，以形成用於如金氧半導體場效電晶體之一場效電晶體的通道。舉例來說，可於通道區施行一抗穿透摻雜製程。於半導體基板110之上形成如氧化矽之一介電層221。
請參照第13b圖，於介電層221上形成不同介電材 料之一第一硬罩幕222與一第二硬罩幕224。第一硬罩幕222則定義出所形成之鰭元件的高度。
請參照第13c圖，藉由一微影製程形成一圖案化阻 劑層225，以用於圖案化第二硬罩幕224。
請參照第13d圖，藉由一蝕刻製程並採用圖案化阻 劑層225作為一蝕刻罩幕，以圖案化第二硬罩幕224。此後藉由一濕式去除或電漿灰化而移除圖案化阻劑層225。
請參照第13e圖，藉由包括沉積與非等向性蝕刻之 一程序，於圖案化之第二硬罩幕224的側壁上形成數個間隔物226。間隔物226包括不同於第二硬罩幕224之一或多個介電材料。
請參照第13f圖，藉由一蝕刻製程以移除圖案化第 二硬罩幕224，其選擇地移除第二硬罩幕224並保留了間隔物226。
請參照第13g圖，於間隔物226與第一硬罩幕224上 形成一介電層228，其使用如底抗反射塗層或旋轉圖佈玻璃之一材料。
請參照第13h圖，藉由包括化學機械研磨與回蝕刻 之一程序以部分地移除介電層228，以露出間隔物226的頂面。
請參照第13i圖，藉由一蝕刻製程以移除間隔物 226，其選擇性地移除了間隔物226，進而形成了具有多個開口之圖案化之介電層228。
請參照第13j圖，採用介電層228作為蝕刻罩幕，並 藉由一蝕刻製程以圖案化第一硬罩幕222。此蝕刻製程穿透介電層228內之開口而選擇地蝕刻了第一硬罩幕224。於此蝕刻製程中，介電層228可部份地被消耗。
請參照第13k圖，穿透第一硬罩幕222內之開口而 蝕刻介電層221，以使得半導體基板110為此些開口所露出。藉由相同蝕刻製程或者藉由另一蝕刻製程以移除介電層228。
請參照第13l圖，施行一磊晶成長，以於位於第一 硬罩幕222之開口內之半導體基板110上成長半導體材料。此半導體材料包括矽、矽鍺或其他適當半導體材料。此磊晶成長選擇地於半導體基板110上成長半導體材料。於另一實施例中，可施行兩次磊晶成長以分別於一第一半導體區內成長用於P型場效電晶體之一第一半導體材料以及於一第二半導體區內成長用於N型場效電晶體之一第二半導體材料。第二半導體材料不同於第一半導體材料，且可包括磷化矽、碳化矽、矽或其組合。
請參照第13m圖，施行如化學機械研磨製程之一研 磨程序，以移除過量之磊晶成長的半導體材料，以形成了鰭元件120。於本實施例中，第一硬罩幕222係作為研磨停止層用，而化學機械研磨製程可停止於第一硬罩幕222處。
請參照第13n圖，接著藉由一或多次的蝕刻製程以 移除第一硬罩幕222。於本實施例中，僅藉由如濕蝕刻或採用熱磷酸之一蝕刻製程以移除第一硬罩幕222。介電層221仍殘留於介於鰭元件120之間的區域內之半導體基板110上。
可於上述方法施行之中、之前或之後施行其他製 程步驟。舉例來說，可於此些鰭元件120上形成一或多個閘堆疊物，以形成多個場效電晶體。此些閘堆疊物可包括一閘介電層與一閘電極層。閘堆疊物的形成包括了沉積與包括微影與蝕刻之圖案化。
第14a-14h圖顯示了依據本發明之一或多個實施例 之半導體結構230於多個製造階段中之剖面圖。半導體結構230為半導體結構100之另一實施例。半導體結構230與其製造方法於下文中參照第14a-14h圖進行解說。半導體結構230之製造方法包括採用由一反向(reverse-tone)製程所形成之用於鰭元件之一硬罩幕。基於簡化目的，將省略相同描述及於此些圖式中之相同標號，因而不具有詳細顯示情形。
如第14a圖所示，首先提供一半導體基板110。請 繼續參照第14A圖，於半導體基板110上形成數個淺溝槽隔離元件112，並定義出數個半導體區114。特別地，此些半導體區114與此些淺溝槽隔離元件112具有共平面之一頂面。
請參照第14a，於半導體區114內形成多個摻雜元 件。於一實施例中，於半導體區114內藉由採用如N型摻質或P型摻質之一特定類型摻質之一離子佈值以形成一摻雜井區。於另一實施例中，可於通道區施行一或多個摻雜製程，以形成用於如金氧半導體場效電晶體之一場效電晶體的通道。舉例來 說，可於通道區施行一抗穿透摻雜製程。
藉由如熱氧化法及或化學氣相沉積之適當技術， 於半導體基板110之上形成如氧化矽之一第一介電層232以及如氮化矽之一第二介電層234。於一實施例中，第一介電層232包括氧化矽且具有介於20-300埃之厚度。於另一實施例中，第二介電層234包括氮化矽且具有由鰭元件之高度所調整一厚度。
採用如化學氣相沈積之一技術以形成一適當介電 材料層之一硬罩幕236於第二介電層234上。依據一實施例，藉由包括旋轉圖佈、曝光、曝光後烘烤、顯影與其他烘烤潔淨步驟一微影製程以形成一圖案化阻劑層238，以用於圖案化此硬罩幕236。
請參照第14b圖，藉由一蝕刻製程並採用圖案化阻 劑層238作為一蝕刻罩幕，以圖案化此硬罩幕236。此後藉由一濕式去除或電漿灰化以移除圖案化阻劑層238。於圖案化之硬罩幕236的側壁上藉由包括沉積與非等向性蝕刻之一程序以形成數個間隔物226。此些間隔物226包括不同於硬罩幕236之一或多個介電材料。
請參照第14c圖，藉由一蝕刻製程以移除圖案化罩 幕236，其選擇地移除硬罩幕236並保留間隔物226。於間隔物226與第二介電層236上使用如底抗反射塗層或旋轉圖佈玻璃之一材料以形成另一介電層228。藉由包括化學機械研磨與回蝕刻之一製程以部分地移除介電層228，並露出間隔物226的頂面。
請參照第14d圖，藉由一蝕刻製程移除間隔物 226，其選擇性地移除了間隔物226，進而形成了具有多個開口之圖案化介電層228。
請參照第14e圖，藉由一蝕刻製程並採用介電層 228作為蝕刻罩幕，以圖案化第一介電層232與第二介電層234。此蝕刻製程穿透介電層228內之開口而選擇地蝕刻了第一介電層232與第二介電層234，進而於第一介電層232與第二介電層234內形成了數個開口(溝槽)。於本實施例中，此些溝槽240具有拔錐狀外型(taper profile)。
於一實施例中，此蝕刻製程包括兩步驟，以選擇 性分別地蝕刻第二介電層224與第一介電層222。特別地，此兩蝕刻步驟經過調整，以具有非等向地或等向地蝕刻效應，進而可調整此些開口240至具有一特定剖面輪廓。
於另一實施例中，上述蝕刻製程可包括三個步驟 以提供調整開口240輪廓之更多自由度，其將決定鰭元件之剖面輪廓。於又一實施例中，可利用形成於半導體基板110上之三個介電層且藉由一蝕刻製程並採用介電層228作為一蝕刻罩幕以圖案化之，其可包括三個蝕刻步驟以分別地蝕刻此三個介電層。
請參照第14f圖，藉由一蝕刻製程以移除介電層 228，圖案化之第一介電層232與第二介電層234可更經過如濕蝕刻之額外一或多個蝕刻步驟的削減與修正，以選擇地去除第一介電層或第二介電層其中之一。
請參照第14g圖，施行一磊晶製程以於第一介電層 222內之開口內之半導體基板110上成長半導體材料。此半導體材料包括矽、矽鍺或其他適當半導體材料。此磊晶成長選擇地成長半導體材料於半導體基板110上。於另一實施例中，則施行兩次磊晶成長，以分別於一第一半導體區內成長用於P型場效電晶體之一第一半導體材料以及於一第二半導體區內成長用於N型場效電晶體之一第二半導體材料。第二半導體材料不同於第一半導體材料，且可包括磷化矽、碳化矽、矽或其組合。
施行如化學機械研磨製程之一研磨程序，以移除 過量之磊晶成長的半導體材料，以形成了鰭元件120。於本實施例中，第二介電層234係作為研磨停止層用，而化學機械研磨製程可停止於第二介電層234處。
請參照第14h圖，接著藉由一或多次的蝕刻製程移 除第二介電層234。於本實施例中，於本實施例中，僅藉由如濕蝕刻或採用熱磷酸之一蝕刻製程以移除第二介電層234。第一介電層232仍殘留於介於鰭元件120之間的區域內之半導體基板110上。
可於上述方法施行之中、之前或之後施行其他製 程步驟。舉例來說，可於此些鰭元件120上形成一或多個閘堆疊物，以形成多個場效電晶體。此些閘堆疊物可包括一閘介電層與一閘電極層。閘堆疊物的形成包括了沉積與包括微影與蝕刻之圖案化。
於另一實施例中，本發明包括另一步驟以形成源 極與汲極。於一範例中，此些源極與汲極區域包括藉由多個離子佈植製程所形成之輕度摻雜汲極區(LDD)與重度摻雜之源極 與汲極區，於下文中通稱為源極與汲極區。當半導體區114包括N型場效電晶體與P型場效電晶體時，分別採用適當摻雜元素以形成用於N型場效電晶體與P型場效電晶體之源極/汲極區。於N型場效電晶體之一範例中，輕度摻雜汲極元件係藉由具有輕度摻雜劑量之一離子佈植所形成。接著，藉由介電沉積與如電漿蝕刻之非等向性蝕刻以形成數個間隔物。接著藉由具有重度摻雜劑量之離子佈植以形成重度摻雜之源極汲極元件。P型場效電晶體之此些源極與汲極構件可採用具有相反之摻雜類型之相似製程所形成。於形成用於P型場效電晶體與N型場效電晶體之多個源極與汲極元件之此步驟之一實施例中，藉由一離子佈植形成N型場效電晶體之淺摻雜汲極元件，而此時P型場效電晶體區域則為一圖案化阻劑層所覆蓋；藉由一離子佈植形成P型場效電晶體之淺摻雜汲極元件，而此時N型場效電晶體區域為一圖案化阻劑層所覆蓋；接著藉由沉積與蝕刻以形成用於N型場效電晶體閘堆疊物與P型場效電晶體閘堆疊物之間隔物。N型場效電晶體之此些源極汲極元件係藉由離子佈植所形成，而同時P型場效電晶體區域係為另一圖案化阻劑層所覆蓋；而P型場效電晶體之源極汲極元件係由一離子佈植所形成，而同時N型場效電晶體區域係為另一圖案化阻劑層所覆蓋。於一實施例中，可接著施行一高溫回火製程以活化位於源極與汲極區內之摻雜元素。
於又一實施例中，於半導體基板110上形成一層間介電層。層間介電層包括氧化矽、低介電常數介電材料、其他適當介電材料或其組合。層間介電層係由如化學氣相沉積之一 適當技術所形成。舉例來說，可施行一高密度電漿加強型化學氣相沉積以形成此層間介電層。
於又一實施例中，此方法更包括形成用於偶接多 個元件(包括多個多重鰭元件)之數個內連元件之一步驟，以形成一功能性電路。此些內連元件包括如接觸物或介層物之垂直內連物，以及如金屬導線之水平內連物。此些多個內連構件可使用包括銅、鎢、與矽化物之多種導電材料。於一實施例中，可使用鑲嵌製程以形成銅基多重膜層內連結構。於另一實施例中，使用鎢以於接觸孔內形成鎢插栓。於另一實施例中，可使用矽化物以於源極與汲極區上形成多個接觸物，藉以降低接觸電阻值。
於另一實施例中，可形成具有應變結構之一P型場效電晶體，以用於增強載子遷移率以及改善元件表現。於本實施例中，於P型場效電晶體之源極與汲極區形成矽鍺以達到一較佳應變效應。於另一實施例中，可形成具有一應變結構之一N型場效電晶體，以用於增強載子遷移率以及增強元件表現。於本實施例中，於N型場效電晶體之源極與汲極區形成碳化矽以達到較佳應變效應。
本發明適用於應用多重鰭元件以增強表現之多種應用。舉例來說，多重鰭元件可用於形成靜態隨機存取記憶胞。於其他實施例中，多重鰭元件可用於多種積體電路中，例如邏輯電路、動態隨機存取記憶體、快閃記憶體或影像感測器。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體結構
110‧‧‧半導體基板
112‧‧‧淺溝槽隔離元件
114a、114b‧‧‧半導體區
118‧‧‧頂面
119‧‧‧介電材料層
120a、120b‧‧‧鰭元件
122‧‧‧頂面
124‧‧‧底面
126‧‧‧側壁
Hfin‧‧‧高度
Wfin‧‧‧寬度

Claims (10)

  1. 一種場效電晶體結構，包括：複數個淺溝槽隔離結構，形成於一半導體基板內；複數個半導體區，定義於該半導體基板內且為該些淺溝槽隔離結構所相分隔；以及一多重鰭主動區，具有一第一半導體材料，設置於該半導體基板之該些半導體區之一上。
  2. 如申請專利範圍第1項所述之場效電晶體結構，其中該多重鰭主動區包括依據一第一方向排列之該第一半導體材料之複數個鰭元件，且該些鰭元件係於垂直於該第一方向之一第二方向上相分隔。
  3. 如申請專利範圍第2項所述之場效電晶體結構，其中：該些淺溝槽隔離結構與該半導體基板內之該些半導體區域具有共平面之一頂面；以及該多重鰭主動區係設置於該頂面之上。
  4. 如申請專利範圍第1項所述之場效電晶體結構，其中該半導體基板包括不同於該第一半導體材料之一第二半導體材料。
  5. 如申請專利範圍第1項所述之場效電晶體結構，更包括複數個場效電晶體，至少部分地形成於該多重鰭主區之上，其中該些場效電晶體係設置並電性連結形成兩交叉耦合變頻器。
  6. 一種場效電晶體結構之製造方法，包括：於一第一半導體材料之一半導體基板內形成複數個淺溝槽 隔離元件，進而定義出為該些淺溝槽隔離元件所相分隔之複數個塊狀半導體區；形成一第一硬罩幕層於該半導體基板上，該第一硬罩幕層經過圖案化並具有位於該些塊狀半導體區之一內之複數個開口；以及於該第一硬罩幕層內之該些開口內之該半導體基板之上磊晶成長一第二半導體材料，進而形成具有位於該些塊狀半導體區之一內之複數個多重鰭元件之一多重鰭主動區。
  7. 如申請專利範圍第6項所述之場效電晶體結構之製造方法，更包括：於該磊晶成長之後，針對該第二半導體材料施行一化學機械研磨製程；以及接著移除該第一硬罩幕層。
  8. 如申請專利範圍第6項所述之場效電晶體結構之製造方法，其中形成該第一硬罩幕層包括：形成一介電材料層於該半導體基板之上；圖案化該介電材料層，以於該半導體基板上形成複數個介電材料島狀物；形成複數個間隔物構件於該些介電材料島狀物之數個側壁上；以及移除該些介電材料島狀物。
  9. 如申請專利範圍第8項所述之場效電晶體結構之製造方法，更包括一反向製程，包括：形成一材料層位於該半導體基板上並位於由該些間隔物元 件所定義出之複數個開口之內；以及移除該些間隔物元件。
  10. 如申請專利範圍第6項所述之場效電晶體結構之製造方法，更包括：於形成該第一硬罩幕層之前，形成一第一介電材料於該半導體基板上以及一第二介電材料位於該第一介電材料之上；以及穿過該第一硬罩幕層之該些開口以蝕刻該第二介電材料與該第一介電層，其中該磊晶成長包括於該第一介電層與該第二介電層內之該些開口內成長該第二半導體材料。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI679684B (zh) * 2017-11-01 2019-12-11 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TWI694593B (zh) * 2018-04-17 2020-05-21 聯華電子股份有限公司 半導體記憶元件的製作方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130102399A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9564367B2 (en) * 2012-09-13 2017-02-07 Globalfoundries Inc. Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9064725B2 (en) 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US8754470B1 (en) 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9029940B2 (en) 2013-01-18 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell
US9299699B2 (en) * 2013-03-13 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate and complementary varactors in FinFET process
US9087724B2 (en) * 2013-03-21 2015-07-21 International Business Machines Corporation Method and structure for finFET CMOS
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures
US9252272B2 (en) * 2013-11-18 2016-02-02 Globalfoundries Inc. FinFET semiconductor device having local buried oxide
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136384B2 (en) 2013-12-05 2015-09-15 Stmicroelectronics, Inc. Method for the formation of a FinFET device having partially dielectric isolated Fin structure
US9601381B2 (en) 2013-12-05 2017-03-21 Stmicroelectronics (Crolles 2) Sas Method for the formation of a finFET device with epitaxially grown source-drain regions having a reduced leakage path
US9391077B2 (en) * 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
US9564530B2 (en) 2014-06-23 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US9496257B2 (en) 2014-06-30 2016-11-15 International Business Machines Corporation Removal of semiconductor growth defects
KR102347185B1 (ko) 2015-02-03 2022-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9673056B2 (en) 2015-03-16 2017-06-06 International Business Machines Corporation Method to improve finFET cut overlay
KR102318393B1 (ko) 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9799771B2 (en) * 2015-04-20 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
KR102460718B1 (ko) 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102310081B1 (ko) 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
CN107615490B (zh) * 2015-06-26 2022-02-11 英特尔公司 在牺牲核上经由包覆的晶体管鳍形成
TWI671819B (zh) 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US9330984B1 (en) * 2015-07-08 2016-05-03 International Business Machines Corporation CMOS fin integration on SOI substrate
US9805987B2 (en) * 2015-09-04 2017-10-31 International Business Machines Corporation Self-aligned punch through stopper liner for bulk FinFET
US9780199B2 (en) * 2015-09-23 2017-10-03 United Microelectronics Corp. Method for forming semiconductor device
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9805935B2 (en) 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US10468310B2 (en) * 2016-10-26 2019-11-05 Globalfoundries Inc. Spacer integration scheme for FNET and PFET devices
US10032665B2 (en) 2016-11-30 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor device
US10381348B2 (en) 2017-01-10 2019-08-13 International Business Machines Corporation Structure and method for equal substrate to channel height between N and P fin-FETs
US10020307B1 (en) * 2017-02-10 2018-07-10 Globalfoundries Inc. Integrated circuit structure including laterally recessed source/drain epitaxial region and method of forming same
TWI713219B (zh) 2017-04-24 2020-12-11 聯華電子股份有限公司 半導體元件及其製作方法
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
US10636910B2 (en) 2017-05-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method of forming the same
US10692788B2 (en) 2017-08-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Device to decrease flicker noise in conductor-insulator-semiconductor (CIS) devices
US10529617B2 (en) * 2017-09-29 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing with flexible space formed using self-aligned spacer patterning
US10872825B2 (en) 2018-07-02 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102593758B1 (ko) 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치
US10714432B1 (en) 2019-03-25 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Layout to reduce noise in semiconductor devices
US11522073B2 (en) * 2020-10-27 2022-12-06 Taiwan Semicondutor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
KR20220103460A (ko) 2021-01-15 2022-07-22 삼성전자주식회사 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
EP2073256A1 (en) * 2007-12-20 2009-06-24 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for fabricating a semiconductor device and the semiconductor device made thereof
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US8778754B2 (en) 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices
US8472227B2 (en) * 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8624320B2 (en) * 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US9105660B2 (en) * 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8481341B2 (en) * 2011-11-05 2013-07-09 Tokyo Electron Limited Epitaxial film growth in retrograde wells for semiconductor devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI679684B (zh) * 2017-11-01 2019-12-11 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TWI694593B (zh) * 2018-04-17 2020-05-21 聯華電子股份有限公司 半導體記憶元件的製作方法

Also Published As

Publication number Publication date
KR101441747B1 (ko) 2014-09-17
KR20130140523A (ko) 2013-12-24
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US8969974B2 (en) 2015-03-03
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US9196543B2 (en) 2015-11-24

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