JP2004165197A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法 Download PDFInfo
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Abstract
【課題】高速動作が求められる素子と動作信頼性が求められる素子とが同一の歪み基板上に混在する半導体集積回路装置を製造する。
【解決手段】単結晶Ｓｉからなる基板１上に酸化シリコン膜を成膜し、論理回路形成領域の酸化シリコン膜および基板１をエッチングすることによって溝部３を形成した後、溝部３の底部および側壁を含む基板１上に酸化シリコン膜４を堆積し、その酸化シリコン膜４をエッチバックすることによって溝部３の側壁に酸化シリコン膜４を残す。次いで、溝部３内にＳｉＧｅ膜５をエピタキシャル成長させ、基板１上の酸化シリコン膜およびＳｉＧｅ膜５を研磨することにより、その酸化シリコン膜を除去し、メモリ形成領域の基板１の表面高さと論理回路形成領域のＳｉＧｅ膜５の表面高さを同程度にした後に基板１上にＳｉ膜６をエピタキシャル成長させる。
【選択図】 図８
【解決手段】単結晶Ｓｉからなる基板１上に酸化シリコン膜を成膜し、論理回路形成領域の酸化シリコン膜および基板１をエッチングすることによって溝部３を形成した後、溝部３の底部および側壁を含む基板１上に酸化シリコン膜４を堆積し、その酸化シリコン膜４をエッチバックすることによって溝部３の側壁に酸化シリコン膜４を残す。次いで、溝部３内にＳｉＧｅ膜５をエピタキシャル成長させ、基板１上の酸化シリコン膜およびＳｉＧｅ膜５を研磨することにより、その酸化シリコン膜を除去し、メモリ形成領域の基板１の表面高さと論理回路形成領域のＳｉＧｅ膜５の表面高さを同程度にした後に基板１上にＳｉ膜６をエピタキシャル成長させる。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、表面に応力が加わっている半導体基板を用いた半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば単結晶シリコンからなる半導体基板（以下、単に基板と記す）上にＳｉＧｅ（シリコン・ゲルマニウム）膜をエピタキシャル成長させ、さらに、この上部にＳｉ膜（以下、歪みＳｉ膜と記す）をエピタキシャル成長させることで形成すると、ＳｉＧｅ膜上にてＳｉは、下層のＳｉＧｅの格子間隔を保ったまま成長する。Ｓｉは、本来、ＳｉＧｅよりも格子定数が小さいので、Ｓｉ膜は、ＳｉＧｅの格子間隔を保ったまま成長することによって応力が加わった状態で形成されることになる。このような方法で形成した、いわゆる歪み基板を用いてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する際に、そのＳｉ膜をＭＩＳＦＥＴのチャネル領域として用いると、Ｓｉ膜には応力が加わっていることから、電子の散乱が減少し、正孔の有効質量が減少する。そのため、電子および正孔の両者の移動度を向上することができるので、ＭＩＳＦＥＴの駆動能力を向上させることができる。
【０００３】
上記のようにＳｉＧｅ層およびＳｉ層を積層して半導体集積回路装置を形成する技術としては、たとえばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の基板を用い、基板の主面（素子形成面）上に絶縁層、ＳｉＧｅ層およびＳｉ層を順次積層した後に、その基板においてロジックＩＣなどのように高速動作が求められる素子が形成される領域では最上層のＳｉ層の主面にＭＩＳＦＥＴを形成し、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのように動作信頼性が求められる素子が形成される領域では前記絶縁層、ＳｉＧｅ層およびＳｉ層を除去した後に基板のＳｉ層の主面にＭＩＳＦＥＴを形成することによって、高速動作が求められる素子および動作信頼性が求められる素子を同一基板上に形成する技術があり、高速動作が求められる素子が形成される領域と動作信頼性が求められる素子が形成される領域との間には段差が生じている（たとえば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００１−２５７３５１号公報（第５−６頁、第１図）
【０００５】
【発明が解決しようとする課題】
本発明者は、ロジックＩＣなどの高速動作が求められる素子とＤＲＡＭなどの動作信頼性が求められる素子とが同一の歪み基板上に混在する半導体集積回路装置の製造技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００６】
すなわち、単結晶シリコンからなる基板上にＳｉＧｅ膜を成膜する際には、Ｓｉ結晶中に格子定数の異なるＧｅが組み込まれることから、ＳｉＧｅ膜中に欠陥が生じやすくなる。この欠陥がＳｉＧｅ膜の表面まで達してしまうと、ＳｉＧｅ膜上に成膜する歪みＳｉ膜の表面の平坦性が劣化してしまう不具合を生じてしまうことになる。このような表面の平坦性が劣化した歪みＳｉ膜上にＭＩＳＦＥＴのゲート絶縁膜を形成すると、ゲート絶縁膜の信頼性が低下してしまう問題が生じる。また、上記欠陥に沿って流れるリーク電流が顕在化することが懸念され、このようなリーク電流の増加に伴ってＭＩＳＦＥＴのスタンバイ電流の増加も懸念される。そのＭＩＳＦＥＴがＤＲＡＭを形成している場合には、そのスタンバイ電流の増加によりリフレッシュ動作が低下してしまう問題がある。つまり、動作信頼性が求められる素子でありながら、動作信頼性が低下してしまうという不具合を生じることになる。
【０００７】
本発明の目的は、高速動作が求められる素子と動作信頼性が求められる素子とが同一の歪み基板上に混在する半導体集積回路装置を製造できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、
（ａ）半導体基板の主面上の第１領域に形成されたＳｉＧｅ膜と、
（ｂ）前記半導体基板の主面上の第２領域に形成された第１Ｓｉ膜と、
（ｃ）前記ＳｉＧｅ膜および前記第１Ｓｉ膜上に形成された第２Ｓｉ膜と、
（ｄ）前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、
（ｅ）前記第１Ｓｉ膜および前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有するものであり、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成しているものである。
【００１１】
また、本発明は、
（ａ）半導体基板の主面の第１領域に形成された第１溝部と、
（ｂ）前記第１溝部の側壁に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜の存在下で前記第１領域にて前記第１溝部を埋め込むように形成されたＳｉＧｅ膜と、
（ｄ）前記半導体基板、前記第１絶縁膜および前記ＳｉＧｅ膜上に形成された第２Ｓｉ膜と、
（ｅ）前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、
（ｆ）前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有するものであり、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成しているものである。
【００１２】
また、本発明は、半導体基板の主面上にＳｉＧｅ膜を成膜する工程と、前記ＳｉＧｅ膜上に第２絶縁膜を形成する工程と、前記半導体基板の主面上の第１領域の前記第２絶縁膜および前記ＳｉＧｅ膜を除去し第２溝部を形成する工程と、前記第２溝部を埋め込む第１Ｓｉ膜を前記半導体基板上にエピタキシャル成長させる工程と、前記第２絶縁膜を研磨終点として前記第１Ｓｉ膜を化学的および機械的に研磨し、前記第１Ｓｉ膜の表面を平坦化する工程と、前記第２絶縁膜の除去後、前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させた後に前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程と、前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程とを含み、前記第２Ｓｉ膜は表面が平坦になるように形成するものである。
【００１３】
また、本発明は、半導体基板の主面上に第３絶縁膜を形成する工程と、前記半導体基板の主面の第１領域上の前記第３絶縁膜および前記第１領域における前記半導体基板をエッチングし第１溝部を形成する工程と、前記第１溝部の存在下において、前記第１溝部の側壁および底部を含む前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をエッチバックして前記第１溝部の底部の前記第１絶縁膜を除去し、前記第１溝部の側壁の前記第１絶縁膜を残した後に前記第１溝部を埋め込むＳｉＧｅ膜をエピタキシャル成長させる工程と、前記ＳｉＧｅ膜の存在下で前記第３絶縁膜および前記第１溝部の側壁以外の箇所に残る前記第１絶縁膜を化学的および機械的に研磨して除去した後に前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させる工程と、前記第２Ｓｉ膜形成後において前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程と、前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程とを含み、前記第２Ｓｉ膜は表面が平坦になるように形成するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態を説明する図においては、部材の構成および位置関係をわかりやすくするために、平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえば同一基板上にＤＲＡＭ（メモリ回路）とロジックＬＳＩ（論理回路）とが形成されているものである。このような本実施の形態１の半導体集積回路装置の製造工程について、図１〜図１３を用いて説明する。
【００１６】
まず、図１に示すように、単結晶Ｓｉからなる基板１を用意する。この基板１の主面（素子形成面）には、ＤＲＡＭが形成されるメモリ形成領域（第２領域）と、ロジックＬＳＩが形成される論理回路形成領域（第１領域）とが設定されている。また、メモリ形成領域は、ＤＲＡＭのメモリセルが形成されるメモリセル領域と、それ以外の周辺回路領域とに分割されている。続いて、基板１の主面上に酸化シリコン膜（第３絶縁膜）２を成膜する。
【００１７】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして論理回路形成領域の酸化シリコン膜２をエッチングする。続いて、そのフォトレジスト膜およびメモリ形成領域の酸化シリコン膜２をマスクとして基板１をエッチングすることにより、基板１に深さ２μｍ程度の溝部（第１溝部）３を形成する。
【００１８】
次に、図３に示すように、膜厚０．１μｍ程度の酸化シリコン膜（第１絶縁膜）４を溝部３の底部および側壁を含む基板１上に堆積する。続いて、図４に示すように、溝部３の底部の基板１が現れるまでその酸化シリコン膜４をエッチバックし、溝部３の側壁に酸化シリコン膜４を残す。
【００１９】
次に、図５に示すように、エピタキシャル成長によって溝部３内にＳｉＧｅ膜５を形成する。このＳｉＧｅ膜５は、ＳｉとＧｅの組成比（Ｓｉ：Ｇｅ）が、たとえば０．８：０．２程度となるように形成する。この時、溝部３の側壁には酸化シリコン膜４が形成されていることから、ＳｉＧｅ膜５は溝部３の側壁から成長せず、底部からのみ成長する。それにより、ＳｉＧｅ膜５を形成するＳｉＧｅの結晶の均一性を保つことができる。また、ＳｉＧｅ膜５を溝部３の底部からのみ成長させることにより、表面の平坦なＳｉＧｅ膜５を形成することができる。また、メモリ形成領域では、基板１は酸化シリコン膜２に覆われていることから、ＳｉＧｅ膜５の成長を抑制することができる。
【００２０】
次に、図６に示すように、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて酸化シリコン膜２およびＳｉＧｅ膜５を研磨することにより、酸化シリコン膜２を除去し、メモリ形成領域の基板１の表面高さと論理回路形成領域のＳｉＧｅ膜５の表面高さを同程度にする。ここまでの工程により、図７に示すように、平面においては、たとえばメモリ形成領域の基板１の矩形の表面を酸化シリコン膜４およびＳｉＧｅ膜５が取り囲んだ状態となる。
【００２１】
次に、図８に示すように、基板１上に厚さ０．０２μｍ程度のＳｉ膜（第２Ｓｉ膜）６をエピタキシャル成長させる。この時、論理回路形成領域においては、ＳｉＧｅ膜５の格子間隔は単結晶Ｓｉのそれより広いことから、ＳｉＧｅ膜５上に成長するＳｉ膜６は、この格子間隔の影響を受けその格子間隔が広くなり、歪みＳｉ膜となる。この格子間隔は、膜の成長が進むにつれ緩和されるが、基板の表面においてＳｉ層の格子間隔が通常のＳｉの結晶の格子間隔より広ければ、Ｓｉ膜６には引っ張り応力が印加される。そのため、論理回路形成領域においては、キャリアの移動度を上昇することができるので、後の工程において論理回路形成領域に形成されるロジックＬＳＩの動作速度を向上することが可能となる。なお、論理回路形成領域において、Ｓｉ膜６の下層は、Ｓｉより格子間隔の広い結晶であり、その表面からＳｉがエピタキシャル成長し得る層であれば良い。また、本実施の形態１においては、メモリ形成領域の基板１の表面高さと論理回路形成領域のＳｉＧｅ膜５の表面高さが同程度になっていることから、表面の平坦なＳｉ膜６を形成することができる。
【００２２】
次に、図９に示すように、たとえば基板１の主面に素子分離溝７を形成する。この素子分離溝７は、素子分離領域のＳｉ膜６、ＳｉＧｅ膜５および基板１をエッチングして深さ０．３μｍ程度の溝を形成し、続いて基板１上に酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜をＣＭＰ法で除去することによって形成する。
【００２３】
続いて、基板１の一部にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））をイオン注入し、他の一部にｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン注入してｐ型ウェル８およびｎ型ウェル９、１０を形成する。
【００２４】
次に、基板１を熱処理することによってｐ型ウェル８ｎ型ウェル９のそれぞれの表面にゲート酸化膜を形成する。続いて、そのゲート酸化膜の上部にゲート電極用の導電性膜を形成し、次いでその上部にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で窒化シリコン膜１１を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでその窒化シリコン膜１１とゲート電極用の導電性膜とをパターニングすることによって、メモリセル領域にゲート電極１２（ワード線ＷＬ）を形成し、周辺回路領域にゲート電極１３を形成し、論理回路形成領域にゲート電極１４、１５を形成する。ゲート電極用の導電性膜は、たとえばＣＶＤ法で堆積した多結晶Ｓｉ膜とスパッタリング法で堆積したＷＮ（窒化タングステン）膜とＷ（タングステン）膜との積層膜（ポリメタル膜）などによって構成する。
【００２５】
次に、ｐ型ウェル８にｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））をイオン注入して低不純物濃度のｎ−型半導体領域１６を形成し、ｎ型ウェル９にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入して低不純物濃度のｐ−型半導体領域１７を形成した後、基板１上にＣＶＤ法で窒化シリコン膜１８を堆積する。
【００２６】
次に、周辺回路領域および論理回路形成領域の窒化シリコン膜１８を異方的にエッチングしてゲート電極１３、１４、１５の側壁にサイドウォールスペーサを形成する。続いて、周辺回路領域および論理回路形成領域のそれぞれのｐ型ウェル８にｎ型の導電型を有する不純物（たとえばＡｓ）をイオン注入して高不純物濃度のｎ＋型半導体領域（ソース、ドレイン）１９を形成し、論理回路形成領域のｎ型ウェル９にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入して高不純物濃度のｐ＋型半導体領域（ソース、ドレイン）２０を形成する。ここまでの工程により、メモリセル領域にメモリセル選択用ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）Ｑｓを形成し、周辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎ１を形成し、論理回路形成領域にｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑｐを形成することができる。なお、メモリセル選択用ＭＩＳＦＥＴＱｓにおいては、ｎ−型半導体領域１６がソース、ドレインとなる。
【００２７】
ここで、図１０は、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐが形成された段階における基板１の要部平面図である。図１０に示すように、本実施の形態１においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２のそれぞれのソース、ドレインとなるｎ＋型半導体領域１９と溝部３内に残る酸化シリコン膜４とを離間するように形成する。このｎ＋型半導体領域１９と酸化シリコン膜４とが接するように形成されている場合には、酸化シリコン膜４に沿って隣接するｎ＋型半導体領域１９間でリーク電流が発生してしまう不具合が懸念される。そこで、本実施の形態１のように、ｎ＋型半導体領域１９と溝部３内に残る酸化シリコン膜４とを離間するように形成することにより、そのような不具合を防ぐことができる。本実施の形態１においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインであるｎ＋型半導体領域１９と酸化シリコン膜４との間の距離Ｘ１を０．５μｍ程度とすることを例示でき、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインであるｎ＋型半導体領域１９と酸化シリコン膜４との間の距離Ｘ２を０．５μｍ程度とすることを例示できる。なお、論理回路形成領域において、ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成されている位置とｐチャネル型ＭＩＳＦＥＴＱｐの形成されている位置とが入れ替わっている場合でも、ｐ＋型半導体領域２０と酸化シリコン膜４とを離間するように形成することにより、酸化シリコン膜４に沿って隣接するｐ＋型半導体領域２０間でリーク電流が発生してしまう不具合を防ぐことができる。
【００２８】
次に、図１１に示すように、基板１上にＣＶＤ法で酸化シリコン膜２１を堆積した後、メモリセル領域のメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ−型半導体領域１６）の上部の酸化シリコン膜２１と窒化シリコン膜１８とをドライエッチングしてコンタクトホール２２、２３を形成する。続いて、そのコンタクトホール２２、２３の内部に、ｎ型の導電型を有する不純物（たとえばＰ）がドープされた多結晶シリコンからなるプラグ２４を形成する。プラグ２４は、コンタクトホール２２、２３の内部および酸化シリコン膜２１の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、コンタクトホール２２、２３の外部の多結晶シリコン膜をＣＭＰ法で除去することによって形成することができる。
【００２９】
次に、酸化シリコン膜２１の上部にＣＶＤ法で酸化シリコン膜２５を形成した後、メモリセル領域のコンタクトホール２２の上部の酸化シリコン膜２５をエッチングしてスルーホール２６を形成する。また、周辺回路領域および論理回路形成領域の酸化シリコン膜２５、２１をエッチングしてｎ＋型半導体領域１９、ｐ＋型半導体領域２０およびゲート電極１４のそれぞれの上部にコンタクトホール２７を形成する。なお、ゲート電極１４に達するコンタクトホール２７については、後ほど図示する。
【００３０】
次に、上記スルーホール２６の内部およびコンタクトホール２７の内部にプラグ２８を形成する。プラグ２８は、スルーホール２６の内部、コンタクトホール２７の内部および酸化シリコン膜２５の上部にスパッタリング法でＴｉＮ（窒化チタン）膜とＷ膜とからなる積層膜を堆積した後、スルーホール２６の外部およびコンタクトホール２７の外部の上記積層膜をＣＭＰ法で除去することによって形成することができる。
【００３１】
続いて、基板１上に窒化シリコン膜および酸化シリコン膜を順次下層より堆積することによって絶縁膜３１を形成した後、フォトレジスト膜をマスクとして絶縁膜３１をエッチングすることによって、溝部３２〜３７を形成する。次いで、溝部３２〜３７の内部および絶縁膜３１の上部にスパッタリング法でＴｉＮ膜とＷ膜とからなる積層膜を堆積した後、溝部３２〜３７の外部の上記積層膜をＣＭＰ法で除去することによってメモリセル領域のスルーホール２６の上部にビット線ＢＬを形成し、周辺回路領域および論理回路領域のコンタクトホール２７の上部に第１層目の配線３８〜４２を形成することができる。この時、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と接続するプラグ２８およびｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方と接続するプラグ２８は、それぞれ配線３９に接続する。
【００３２】
次に、図１２に示すように、ビット線ＢＬおよび配線３８〜４２の上部にＣＶＤ法で酸化シリコン膜４４を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜４４、絶縁膜３１および酸化シリコン膜２１をエッチングすることにより、メモリセル領域のコンタクトホール２３の上部にスルーホール４５を形成する。
【００３３】
次に、上記スルーホール４５の内部にｎ型の導電型を有する不純物がドープされた多結晶シリコンからなるプラグ４６を形成する。プラグ４６は、前記コンタクトホール２２、２３の内部にプラグ２４を形成したときと同様の方法で形成する。
【００３４】
次に、酸化シリコン膜４４の上部にＣＶＤ法で窒化シリコン膜４７および酸化シリコン膜４８を順次堆積する。続いて、フォトレジスト膜をマスクにして酸化シリコン膜４８とその下層の窒化シリコン膜４７とをエッチングすることにより、スルーホール４５の上部に凹溝４９を形成する。なお、酸化シリコン膜４８をエッチングする際には、その下層の窒化シリコン膜４７をエッチングストッパとして使用し、下層の酸化シリコン膜４４が深く削れないようにする。
【００３５】
次に、凹溝４９の内部に下部電極５１を形成し、続いて下部電極５１の上部に容量絶縁膜５２および上部電極（プレート電極）５３を形成することによって、メモリセル領域に情報蓄積用容量素子Ｃを形成する。この情報蓄積用容量素子Ｃを形成するには、まず凹溝４９の内部を含む酸化シリコン膜４８の上部にｎ型の導電型を有する不純物（たとえばＰ）がドープされた多結晶シリコン膜をＣＶＤ法で堆積した後、凹溝４９の外部の多結晶シリコン膜をエッチングで除去することにより、凹溝４９の内壁に沿って下部電極５１を形成する。なお、下部電極５１は、多結晶シリコン以外の導電材料、たとえばＷ、Ｒｕ（ルテニウム）などの高融点金属や、酸化ルテニウム、酸化イリジウムなどの導電性金属酸化物を用いて形成してもよい。また、下部電極５１の表面を粗面化することによって、その表面積をさらに大きくしてもよい。
【００３６】
次に、下部電極５１の上部に薄いＴａ２Ｏ５（酸化タンタル）膜をＣＶＤ法で堆積し、続いてそのＴａ２Ｏ５膜の上部に、たとえばＣＤＶ法とスパッタリング法とを併用してＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたエッチングでＴｉＮ膜およびＴａ２Ｏ５膜をパターニングする。なお、情報蓄積用容量素子Ｃの容量絶縁膜５２は、たとえばＢＳＴ、ＳＴＯ、ＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＴ（ＰｂＬａｘＴｉ１−ｘＯ３）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電多材料で形成することもできる。また、上部電極５３は、窒化チタン以外の導電材料、たとえばＷなどを用いて形成することもできる。さらに、情報蓄積用容量素子Ｃを上記した以外の形状、たとえばフィン型などにすることもできる。
【００３７】
次に、基板１上にＣＶＤ法で酸化シリコン膜５５を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５５、その下層の酸化シリコン膜４８および絶縁膜３１をエッチングすることにより、論理回路形成領域の配線４２の上部にスルーホール５６を形成し、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方であるｎ＋型半導体領域１９に接続するプラグ２８に達するスルーホール５７を形成し、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４に接続するスルーホール５８を形成する（図１３も参照）。なお、図１３は、図１２と同じ工程時における他の断面を示したものである。
【００３８】
続いて、スルーホール５６〜５８の内部および酸化シリコン膜５５の上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、スルーホール５６〜５８の外部のこれらの膜をエッチング（またはＣＭＰ法）で除去することによって、スルーホール５６〜５８の内部にそれぞれプラグ６１〜６３を形成する。次いで、酸化シリコン膜５５の上部にスパッタリング法でＴｉ（チタン）膜、Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、配線６４〜６６を形成し、本実施の形態１の半導体集積回路装置を製造する。プラグ２８、６２、６３および配線６６によって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４は電気的に接続される（図１３参照）。
【００３９】
図１４は、本発明の実施の形態１である半導体集積回路装置の概略レイアウトを示す基板１の全体平面図である。
【００４０】
基板１の主面には、ＤＲＡＭによって構成された記憶部が形成され、その記憶部は複数のメモリアレイＭＡＲＹに分割されている。これらメモリアレイＭＡＲＹは、図１〜図１３に示したメモリセル領域に形成されるものである。メモリアレイＭＡＲＹに隣接する領域には、ワード線の選択動作を行うＸ系アドレス選択回路やビット線の選択動作を行うＹ系アドレス選択回路などの周辺回路が形成されている。これらＸ系アドレス選択回路およびＹ系アドレス選択回路は、図１〜図１３に示した周辺回路領域に形成されるものである。
【００４１】
基板１の主面の中央には、外部端子との間でデータの入出力を制御する入出力回路ＩＯや、リードバッファ回路ＲＢおよびライトバッファ回路ＷＢなどが形成されている。これら入出力回路ＩＯ、リードバッファ回路ＲＢおよびライトバッファ回路ＷＢなどは、図１〜図１３に示した論理回路形成領域に形成されるロジックＬＳＩである。
【００４２】
上記のような本実施の形態１の半導体集積回路装置によれば、基板１の論理回路形成領域とメモリセル形成領域とで、歪みＳｉ膜となるＳｉ膜６とそれ以外のＳｉ膜６とを作り分けることができる。それにより、歪みＳｉ膜となるＳｉ膜６が形成された論理回路形成領域に形成されるロジックＬＳＩにおいては、ロジックＬＳＩを形成するｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐの動作速度を高速化することができる。
【００４３】
一方、歪みＳｉ膜となっていないＳｉ膜６が形成されたメモリ形成領域に形成されるＤＲＡＭにおいては、歪みＳｉ膜であることに起因するＳｉ膜６の表面平坦性の劣化（Ｓｉ結晶の欠陥の顕在化）を防ぐことができるので、ゲート酸化膜の信頼性の低下を防ぐことができる。また、Ｓｉ膜６において、Ｓｉ結晶の欠陥の顕在化を防ぐことができるので、その欠陥に沿って流れるリーク電流の顕在化を防ぐことができる。このようなリーク電流の顕在化を防ぐことにより、メモリセル選択用ＭＩＳＦＥＴＱｓのスタンバイ電流の増加を防ぐことができるので、たとえばＤＲＡＭのリフレッシュ動作の低下を防ぐことができる。
【００４４】
すなわち、本実施の形態１によれば、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＤＲＡＭとを同一の基板１上に製造することが可能となる。
【００４５】
（実施の形態２）
本実施の形態２の半導体集積回路装置は、たとえば同一基板上にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（メモリ回路））とロジックＬＳＩとが形成されているものであり、前記実施の形態１において示した基板１（たとえば図８参照）の主面上のメモリセル領域にＳＲＡＭを形成するものである。
【００４６】
図１５に示すように、本実施の形態２においては、前記実施の形態１において図１〜図９を用いて説明した各種処理とほぼ同様の処理によって主面にｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された基板１を用いる。メモリセル領域に形成され、ｎ＋型半導体領域１９をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴＱｔ、Ｑｄは、ＳＲＡＭのメモリセルを構成するものである。ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極１２Ａ、１２Ｂ、１３、１４、１５は、前記実施の形態１で示したゲート電極１２〜１５（図９参照）と同様にポリメタル膜から形成してもよいが、本実施の形態２においては多結晶Ｓｉ膜のみから形成する場合を例示する。ゲート電極電極１２Ａ、１２Ｂ、１３、１４、１５の表面、ｎ＋型半導体領域１９の表面およびｐ＋型半導体領域２０の表面には、たとえばＣｏ（コバルト）膜を堆積した後に熱処理を施すことによって形成されたシリサイド層が形成されている。このシリサイド層を形成することにより、ゲート電極電極１２Ａ、１２Ｂ、１３、１４、１５、ｎ＋型半導体領域１９およびｐ＋型半導体領域２０と接続する配線（プラグ）との接触抵抗を低減することができる。
【００４７】
上記ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に成膜された窒化シリコン膜２１Ａおよび酸化シリコン膜２１に形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソース、ドレインとなるｎ＋型半導体領域１９およびｐ＋型半導体領域２０に達するコンタクトホール２７の内部には、前記実施の形態１において示したプラグ２８（図１１参照）と同様のプラグ２８が形成されている。なお、ゲート電極１４に達するコンタクトホール２７およびその内部に形成されたプラグ２８については、後ほど図示する。
【００４８】
窒化シリコン膜および酸化シリコン膜を順次下層より堆積することによって形成した絶縁膜３１には、前記実施の形態１にて示した溝部３２〜３７（図１１参照）と同様の溝部３２〜３７が形成され、これら溝部３２〜３７の内部にはＴｉＮ膜とＷ膜との積層膜からなる配線３８〜４３が形成されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と接続するプラグ２８およびｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方と接続するプラグ２８は、それぞれ配線３９に接続している。
【００４９】
配線３８〜４３の上部に形成された酸化シリコン膜４４Ａには、メモリセル領域の配線４３に達するコンタクトホール５６Ａ、論理回路形成領域の配線４２に達するコンタクトホール５６Ｂが形成されている。また、図１６に示すように、酸化シリコン膜４４Ａおよび絶縁膜３１を穿孔することによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方であるｎ＋型半導体領域１９に接続するプラグ２８に達するコンタクトホール５６Ｃが形成されている。また、酸化シリコン膜４４Ａ、絶縁膜３１、酸化シリコン膜２１および窒化シリコン膜２１Ａを穿孔することによって、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４に接続するコンタクトホール５６Ｄが形成されている。なお、図１６は、図１５とは異なる断面を示したものである。これらコンタクトホール５６Ａ〜５６Ｄの内部には、上記プラグ２８と同様のプラグ６１Ａ〜６１Ｄが形成されている。
【００５０】
酸化シリコン膜４４Ａの上部には、前記実施の形態１において示した配線６４〜６６（図１２および図１３参照）と同様の配線６４Ａ〜６６Ａが形成されている。また、プラグ２８、６１Ｃ、６１Ｄおよび配線６６Ａによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４は電気的に接続されている（図１６参照）。
【００５１】
図１７は、本発明の実施の形態２である半導体集積回路装置の概略レイアウトを示す基板１の全体平面図である。
【００５２】
基板１の主面には、ＳＲＡＭによって構成された記憶部が形成され、その記憶部は複数のメモリアレイＭＡＲＹ２に分割されている。これらメモリアレイＭＡＲＹ２は、図１５および図１６に示したメモリセル領域に形成されるものである。また、図示は省略するが、メモリアレイＭＡＲＹ２に隣接する領域には、ワード線の選択動作を行うＸ系アドレス選択回路やビット線の選択動作を行うＹ系アドレス選択回路などの周辺回路が形成されている。これらＸ系アドレス選択回路およびＹ系アドレス選択回路は、図１５および図１６に示した周辺回路領域に形成されるものである。
【００５３】
メモリアレイＭＡＲＹ２の周辺の領域ＩＯＡ（図１７中にてハッチングを付して示してある領域）には、たとえば外部端子との間でデータの入出力を制御する入出力回路が形成されている。この入出力回路などは、図１５および図１６に示した論理回路形成領域に形成されるロジックＬＳＩである。
【００５４】
上記のような本実施の形態２によれば、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＳＲＡＭとを同一の基板１上に製造することが可能となる。
【００５５】
（実施の形態３）
本実施の形態３の半導体集積回路装置は、たとえば同一基板上に電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；以下、フラッシュメモリ（メモリ回路）という）とロジックＬＳＩとが形成されているものであり、前記実施の形態１において示した基板１（たとえば図８参照）の主面上のメモリセル領域にフラッシュメモリを形成するものである。
【００５６】
図１８に示すように、本実施の形態３においては、前記実施の形態１において図１〜図９を用いて説明した各種処理とほぼ同様の処理によって主面にｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｃおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された基板１を用いる。メモリセル領域に形成され、ｎ＋型半導体領域１９をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴＱｃは、フラッシュメモリのメモリセルを構成するものである。ｎチャネル型ＭＩＳＦＥＴＱｃのゲート電極１２Ｃは、たとえば多結晶Ｓｉからなる浮遊ゲート電極上に層間絶縁膜を介して制御ゲート電極を積み重ねることで形成されている。その制御ゲート電極としては、たとえば下層より多結晶Ｓｉ膜およびＷＳｉｘ膜を積層したものを例示することができる。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極１３、１４、１５については、上記制御ゲート電極と同様の多結晶Ｓｉ膜およびＷＳｉｘ膜を積層したものを例示することができる。
【００５７】
上記ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｃおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に成膜された酸化シリコン膜２１に形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｃおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソース、ドレインとなるｎ＋型半導体領域１９およびｐ＋型半導体領域２０に達するコンタクトホール２７の内部には、前記実施の形態１において示したプラグ２８（図１１参照）と同様のプラグ２８が形成されている。なお、ゲート電極１４に達するコンタクトホール２７およびその内部に形成されたプラグ２８については、後ほど図示する。
【００５８】
窒化シリコン膜および酸化シリコン膜を順次下層より堆積することによって形成した絶縁膜３１には、前記実施の形態１にて示した溝部３２〜３７（図１１参照）と同様の溝部３２〜３７が形成され、これら溝部３２〜３７の内部にはＴｉＮ膜とＷ膜との積層膜からなる配線３８〜４３が形成されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と接続するプラグ２８およびｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方と接続するプラグ２８は、それぞれ配線３９に接続している。
【００５９】
配線３８〜４３の上部に形成された酸化シリコン膜４４Ａには、論理回路形成領域の配線４２に達するコンタクトホール５６Ｅが形成されている。また、図１９に示すように、酸化シリコン膜４４Ａおよび絶縁膜３１を穿孔することによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方であるｎ＋型半導体領域１９に接続するプラグ２８に達するコンタクトホール５６Ｆが形成されている。また、酸化シリコン膜４４Ａ、絶縁膜３１、酸化シリコン膜２１および窒化シリコン膜２１Ａを穿孔することによって、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４に接続するコンタクトホール５６Ｇが形成されている。なお、図１９は、図１８とは異なる断面を示したものである。これらコンタクトホール５６Ｅ〜５６Ｇの内部には、上記プラグ２８と同様のプラグ６１Ｅ〜６１Ｇが形成されている。
【００６０】
酸化シリコン膜４４Ａの上部には、前記実施の形態１において示した配線６４〜６６（図１２および図１３参照）と同様の配線６４Ｂ〜６６Ｂが形成されている。また、プラグ２８、６１Ｆ、６１Ｇおよび配線６６Ｂによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４は電気的に接続されている（図１９参照）。
【００６１】
上記したように、本実施の形態３においては、フラッシュメモリのメモリセルとなるｎチャネル型ＭＩＳＦＥＴＱｃはメモリセル領域に形成されている。また、ワード線の選択動作を行うＸ系アドレス選択回路やビット線の選択動作を行うＹ系アドレス選択回路などの周辺回路は、周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥＴＱｎ１や配線３８などから形成されている。また、外部端子との間でデータの入出力を制御する入出力回路などのロジックＬＳＩは、論理回路形成領域に形成されている。
【００６２】
上記のような本実施の形態３によれば、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるフラッシュメモリとを同一の基板１上に製造することが可能となる。
【００６３】
（実施の形態４）
本実施の形態４の半導体集積回路装置は、前記実施の形態１で説明した半導体集積回路装置と同様に、同一基板上にＤＲＡＭとロジックＬＳＩとが形成されているものである。このような本実施の形態４の半導体集積回路装置の製造工程について、図２０〜図２７を用いて説明する。
【００６４】
まず、前記実施の形態１にて図１を用いて説明した基板１と同様の基板１を用意する。次いで、基板１上にエピタキシャル成長によってＳｉＧｅ膜５を形成する。続いて、たとえばＣＶＤ法によってそのＳｉＧｅ膜５上に窒化シリコン膜５Ａを堆積する。
【００６５】
次に、図２１に示すように、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、メモリ形成領域の窒化シリコン膜５ＡおよびＳｉＧｅ膜５を除去し、溝部（第２溝部）３Ａを形成する。続いて、図２２に示すように、エピタキシャル成長によって基板１上にＳｉ膜（第１Ｓｉ膜）１Ａを堆積し、溝部３ＡをＳｉ膜１Ａで埋め込む。次いで、図２３に示すように、窒化シリコン膜５Ａを研磨終点としてＣＭＰ法によりＳｉ膜１Ａを研磨し、Ｓｉ膜１Ａの表面を平坦化する。ここまでの工程により、図２４に示すように、平面においては、たとえばメモリ形成領域のＳｉ膜１Ａの矩形の表面をＳｉＧｅ膜５（窒化シリコン膜５Ａ）が取り囲んだ状態となる。
【００６６】
次に、図２５に示すように、熱リン酸を用いて基板１上の窒化シリコン膜５Ａを除去した後、前記実施の形態１にて示したＳｉ膜６（図８参照）と同様のＳｉ膜６を基板１上にエピタキシャル成長させる。その後、前記実施の形態１において図９〜図１３を用いて説明した工程と同様の工程を経ることによって、本実施の形態４の半導体集積回路装置を製造する（図２６および図２７参照）。
【００６７】
上記のような本実施の形態４によっても、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＤＲＡＭとを同一の基板１上に製造することができるので、前記実施の形態１と同様の効果を得ることが可能である。
【００６８】
（実施の形態５）
本実施の形態５の半導体集積回路装置は、前記実施の形態２で説明した半導体集積回路装置と同様に、同一基板上にＳＲＡＭとロジックＬＳＩとが形成されているものである。
【００６９】
本実施の形態５の半導体集積回路装置は、前記実施の形態４において、図２０〜図２５を用いて説明した工程と同様の工程により種々の処理が施された基板１の主面上に、前記実施の形態２において図１５および図１６を用いて説明した各部材と同様の部材を形成することによって、基板１上にＳＲＡＭとロジックＬＳＩとを形成したものである（図２８および図２９参照）。
【００７０】
上記のような本実施の形態５によっても、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＳＲＡＭとを同一の基板１上に製造することができるので、前記実施の形態２と同様の効果を得ることが可能である。
【００７１】
（実施の形態６）
本実施の形態６の半導体集積回路装置は、前記実施の形態３で説明した半導体集積回路装置と同様に、同一基板上にフラッシュメモリとロジックＬＳＩとが形成されているものである。
【００７２】
本実施の形態６の半導体集積回路装置は、前記実施の形態４において、図２０〜図２５を用いて説明した工程と同様の工程により種々の処理が施された基板１の主面上に、前記実施の形態３において図１８および図１９を用いて説明した各部材と同様の部材を形成することによって、基板１上にフラッシュメモリとロジックＬＳＩとを形成したものである（図３０および図３１参照）。
【００７３】
上記のような本実施の形態６によっても、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるフラッシュメモリとを同一の基板１上に製造することができるので、前記実施の形態３と同様の効果を得ることが可能である。
【００７４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００７６】
すなわち、半導体基板の論理回路形成領域（第１領域）とメモリセル形成領域（第２領域）とで、歪みＳｉ膜とそれ以外のＳｉ膜とを作り分け、高速動作が求められる素子（論理回路）を歪みＳｉ膜の主面に形成し、動作信頼性が求められる素子（メモリ回路）をそれ以外のＳｉ膜の主面に形成するので、高速動作が求められる素子と動作信頼性が求められる素子とを同一の半導体基板上に製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図８】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図１１】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の概略レイアウトを示す半導体基板（チップ）の全体平面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の概略レイアウトを示す半導体基板（チップ）の全体平面図である。
【図１８】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１９】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２０】本発明の実施の形態４である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２４】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部平面図である。
【図２５】図２３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部断面図である。
【図２８】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２９】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３０】本発明の実施の形態６である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３１】本発明の実施の形態６である半導体集積回路装置の製造方法を説明する要部断面図である。
【符号の説明】
１ 基板
１Ａ Ｓｉ膜（第１Ｓｉ膜）
２ 酸化シリコン膜（第３絶縁膜）
３ 溝部（第１溝部）
３Ａ 溝部（第２溝部）
４ 酸化シリコン膜（第１絶縁膜）
５ ＳｉＧｅ膜
５Ａ 窒化シリコン膜
６ Ｓｉ膜（第２Ｓｉ膜）
７ 素子分離溝
８ ｐ型ウェル
９、１０ ｎ型ウェル
１１ 窒化シリコン膜
１２〜１５ ゲート電極
１２Ａ、１２Ｂ、１２Ｃ ゲート電極
１６ ｎ−型半導体領域
１７ ｐ−型半導体領域
１８ 窒化シリコン膜
１９ ｎ＋型半導体領域
２０ ｐ＋型半導体領域
２１ 酸化シリコン膜
２１Ａ 窒化シリコン膜
２２、２３ コンタクトホール
２４ プラグ
２５ 酸化シリコン膜
２６ スルーホール
２７ コンタクトホール
２８ プラグ
３１ 絶縁膜
３２〜３７ 溝部
３８〜４３ 配線
４４、４４Ａ 酸化シリコン膜
４５ スルーホール
４６ プラグ
４７ 窒化シリコン膜
４８ 酸化シリコン膜
４９ 凹溝
５１ 下部電極
５２ 容量絶縁膜
５３ 上部電極（プレート電極）
５５ 酸化シリコン膜
５６〜５８ スルーホール
５６Ａ〜５６Ｄ コンタクトホール
６１〜６３ プラグ
６１Ａ〜６１Ｇ プラグ
６４〜６６ 配線
６４Ａ〜６６Ａ 配線
６４Ｂ〜６６Ｂ 配線
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＩＯ 入出力回路
ＩＯＡ 領域
ＭＡＲＹ、ＭＡＲＹ２ メモリアレイ
Ｑｎ１、Ｑｔ、Ｑｄ、Ｑｃ ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ２ ｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）
ＲＢ リードバッファ回路
ＷＢ ライトバッファ回路
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、表面に応力が加わっている半導体基板を用いた半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば単結晶シリコンからなる半導体基板（以下、単に基板と記す）上にＳｉＧｅ（シリコン・ゲルマニウム）膜をエピタキシャル成長させ、さらに、この上部にＳｉ膜（以下、歪みＳｉ膜と記す）をエピタキシャル成長させることで形成すると、ＳｉＧｅ膜上にてＳｉは、下層のＳｉＧｅの格子間隔を保ったまま成長する。Ｓｉは、本来、ＳｉＧｅよりも格子定数が小さいので、Ｓｉ膜は、ＳｉＧｅの格子間隔を保ったまま成長することによって応力が加わった状態で形成されることになる。このような方法で形成した、いわゆる歪み基板を用いてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する際に、そのＳｉ膜をＭＩＳＦＥＴのチャネル領域として用いると、Ｓｉ膜には応力が加わっていることから、電子の散乱が減少し、正孔の有効質量が減少する。そのため、電子および正孔の両者の移動度を向上することができるので、ＭＩＳＦＥＴの駆動能力を向上させることができる。
【０００３】
上記のようにＳｉＧｅ層およびＳｉ層を積層して半導体集積回路装置を形成する技術としては、たとえばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の基板を用い、基板の主面（素子形成面）上に絶縁層、ＳｉＧｅ層およびＳｉ層を順次積層した後に、その基板においてロジックＩＣなどのように高速動作が求められる素子が形成される領域では最上層のＳｉ層の主面にＭＩＳＦＥＴを形成し、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのように動作信頼性が求められる素子が形成される領域では前記絶縁層、ＳｉＧｅ層およびＳｉ層を除去した後に基板のＳｉ層の主面にＭＩＳＦＥＴを形成することによって、高速動作が求められる素子および動作信頼性が求められる素子を同一基板上に形成する技術があり、高速動作が求められる素子が形成される領域と動作信頼性が求められる素子が形成される領域との間には段差が生じている（たとえば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００１−２５７３５１号公報（第５−６頁、第１図）
【０００５】
【発明が解決しようとする課題】
本発明者は、ロジックＩＣなどの高速動作が求められる素子とＤＲＡＭなどの動作信頼性が求められる素子とが同一の歪み基板上に混在する半導体集積回路装置の製造技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００６】
すなわち、単結晶シリコンからなる基板上にＳｉＧｅ膜を成膜する際には、Ｓｉ結晶中に格子定数の異なるＧｅが組み込まれることから、ＳｉＧｅ膜中に欠陥が生じやすくなる。この欠陥がＳｉＧｅ膜の表面まで達してしまうと、ＳｉＧｅ膜上に成膜する歪みＳｉ膜の表面の平坦性が劣化してしまう不具合を生じてしまうことになる。このような表面の平坦性が劣化した歪みＳｉ膜上にＭＩＳＦＥＴのゲート絶縁膜を形成すると、ゲート絶縁膜の信頼性が低下してしまう問題が生じる。また、上記欠陥に沿って流れるリーク電流が顕在化することが懸念され、このようなリーク電流の増加に伴ってＭＩＳＦＥＴのスタンバイ電流の増加も懸念される。そのＭＩＳＦＥＴがＤＲＡＭを形成している場合には、そのスタンバイ電流の増加によりリフレッシュ動作が低下してしまう問題がある。つまり、動作信頼性が求められる素子でありながら、動作信頼性が低下してしまうという不具合を生じることになる。
【０００７】
本発明の目的は、高速動作が求められる素子と動作信頼性が求められる素子とが同一の歪み基板上に混在する半導体集積回路装置を製造できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、
（ａ）半導体基板の主面上の第１領域に形成されたＳｉＧｅ膜と、
（ｂ）前記半導体基板の主面上の第２領域に形成された第１Ｓｉ膜と、
（ｃ）前記ＳｉＧｅ膜および前記第１Ｓｉ膜上に形成された第２Ｓｉ膜と、
（ｄ）前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、
（ｅ）前記第１Ｓｉ膜および前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有するものであり、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成しているものである。
【００１１】
また、本発明は、
（ａ）半導体基板の主面の第１領域に形成された第１溝部と、
（ｂ）前記第１溝部の側壁に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜の存在下で前記第１領域にて前記第１溝部を埋め込むように形成されたＳｉＧｅ膜と、
（ｄ）前記半導体基板、前記第１絶縁膜および前記ＳｉＧｅ膜上に形成された第２Ｓｉ膜と、
（ｅ）前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、
（ｆ）前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有するものであり、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成しているものである。
【００１２】
また、本発明は、半導体基板の主面上にＳｉＧｅ膜を成膜する工程と、前記ＳｉＧｅ膜上に第２絶縁膜を形成する工程と、前記半導体基板の主面上の第１領域の前記第２絶縁膜および前記ＳｉＧｅ膜を除去し第２溝部を形成する工程と、前記第２溝部を埋め込む第１Ｓｉ膜を前記半導体基板上にエピタキシャル成長させる工程と、前記第２絶縁膜を研磨終点として前記第１Ｓｉ膜を化学的および機械的に研磨し、前記第１Ｓｉ膜の表面を平坦化する工程と、前記第２絶縁膜の除去後、前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させた後に前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程と、前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程とを含み、前記第２Ｓｉ膜は表面が平坦になるように形成するものである。
【００１３】
また、本発明は、半導体基板の主面上に第３絶縁膜を形成する工程と、前記半導体基板の主面の第１領域上の前記第３絶縁膜および前記第１領域における前記半導体基板をエッチングし第１溝部を形成する工程と、前記第１溝部の存在下において、前記第１溝部の側壁および底部を含む前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をエッチバックして前記第１溝部の底部の前記第１絶縁膜を除去し、前記第１溝部の側壁の前記第１絶縁膜を残した後に前記第１溝部を埋め込むＳｉＧｅ膜をエピタキシャル成長させる工程と、前記ＳｉＧｅ膜の存在下で前記第３絶縁膜および前記第１溝部の側壁以外の箇所に残る前記第１絶縁膜を化学的および機械的に研磨して除去した後に前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させる工程と、前記第２Ｓｉ膜形成後において前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程と、前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程とを含み、前記第２Ｓｉ膜は表面が平坦になるように形成するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態を説明する図においては、部材の構成および位置関係をわかりやすくするために、平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえば同一基板上にＤＲＡＭ（メモリ回路）とロジックＬＳＩ（論理回路）とが形成されているものである。このような本実施の形態１の半導体集積回路装置の製造工程について、図１〜図１３を用いて説明する。
【００１６】
まず、図１に示すように、単結晶Ｓｉからなる基板１を用意する。この基板１の主面（素子形成面）には、ＤＲＡＭが形成されるメモリ形成領域（第２領域）と、ロジックＬＳＩが形成される論理回路形成領域（第１領域）とが設定されている。また、メモリ形成領域は、ＤＲＡＭのメモリセルが形成されるメモリセル領域と、それ以外の周辺回路領域とに分割されている。続いて、基板１の主面上に酸化シリコン膜（第３絶縁膜）２を成膜する。
【００１７】
次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして論理回路形成領域の酸化シリコン膜２をエッチングする。続いて、そのフォトレジスト膜およびメモリ形成領域の酸化シリコン膜２をマスクとして基板１をエッチングすることにより、基板１に深さ２μｍ程度の溝部（第１溝部）３を形成する。
【００１８】
次に、図３に示すように、膜厚０．１μｍ程度の酸化シリコン膜（第１絶縁膜）４を溝部３の底部および側壁を含む基板１上に堆積する。続いて、図４に示すように、溝部３の底部の基板１が現れるまでその酸化シリコン膜４をエッチバックし、溝部３の側壁に酸化シリコン膜４を残す。
【００１９】
次に、図５に示すように、エピタキシャル成長によって溝部３内にＳｉＧｅ膜５を形成する。このＳｉＧｅ膜５は、ＳｉとＧｅの組成比（Ｓｉ：Ｇｅ）が、たとえば０．８：０．２程度となるように形成する。この時、溝部３の側壁には酸化シリコン膜４が形成されていることから、ＳｉＧｅ膜５は溝部３の側壁から成長せず、底部からのみ成長する。それにより、ＳｉＧｅ膜５を形成するＳｉＧｅの結晶の均一性を保つことができる。また、ＳｉＧｅ膜５を溝部３の底部からのみ成長させることにより、表面の平坦なＳｉＧｅ膜５を形成することができる。また、メモリ形成領域では、基板１は酸化シリコン膜２に覆われていることから、ＳｉＧｅ膜５の成長を抑制することができる。
【００２０】
次に、図６に示すように、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて酸化シリコン膜２およびＳｉＧｅ膜５を研磨することにより、酸化シリコン膜２を除去し、メモリ形成領域の基板１の表面高さと論理回路形成領域のＳｉＧｅ膜５の表面高さを同程度にする。ここまでの工程により、図７に示すように、平面においては、たとえばメモリ形成領域の基板１の矩形の表面を酸化シリコン膜４およびＳｉＧｅ膜５が取り囲んだ状態となる。
【００２１】
次に、図８に示すように、基板１上に厚さ０．０２μｍ程度のＳｉ膜（第２Ｓｉ膜）６をエピタキシャル成長させる。この時、論理回路形成領域においては、ＳｉＧｅ膜５の格子間隔は単結晶Ｓｉのそれより広いことから、ＳｉＧｅ膜５上に成長するＳｉ膜６は、この格子間隔の影響を受けその格子間隔が広くなり、歪みＳｉ膜となる。この格子間隔は、膜の成長が進むにつれ緩和されるが、基板の表面においてＳｉ層の格子間隔が通常のＳｉの結晶の格子間隔より広ければ、Ｓｉ膜６には引っ張り応力が印加される。そのため、論理回路形成領域においては、キャリアの移動度を上昇することができるので、後の工程において論理回路形成領域に形成されるロジックＬＳＩの動作速度を向上することが可能となる。なお、論理回路形成領域において、Ｓｉ膜６の下層は、Ｓｉより格子間隔の広い結晶であり、その表面からＳｉがエピタキシャル成長し得る層であれば良い。また、本実施の形態１においては、メモリ形成領域の基板１の表面高さと論理回路形成領域のＳｉＧｅ膜５の表面高さが同程度になっていることから、表面の平坦なＳｉ膜６を形成することができる。
【００２２】
次に、図９に示すように、たとえば基板１の主面に素子分離溝７を形成する。この素子分離溝７は、素子分離領域のＳｉ膜６、ＳｉＧｅ膜５および基板１をエッチングして深さ０．３μｍ程度の溝を形成し、続いて基板１上に酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜をＣＭＰ法で除去することによって形成する。
【００２３】
続いて、基板１の一部にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））をイオン注入し、他の一部にｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン注入してｐ型ウェル８およびｎ型ウェル９、１０を形成する。
【００２４】
次に、基板１を熱処理することによってｐ型ウェル８ｎ型ウェル９のそれぞれの表面にゲート酸化膜を形成する。続いて、そのゲート酸化膜の上部にゲート電極用の導電性膜を形成し、次いでその上部にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で窒化シリコン膜１１を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでその窒化シリコン膜１１とゲート電極用の導電性膜とをパターニングすることによって、メモリセル領域にゲート電極１２（ワード線ＷＬ）を形成し、周辺回路領域にゲート電極１３を形成し、論理回路形成領域にゲート電極１４、１５を形成する。ゲート電極用の導電性膜は、たとえばＣＶＤ法で堆積した多結晶Ｓｉ膜とスパッタリング法で堆積したＷＮ（窒化タングステン）膜とＷ（タングステン）膜との積層膜（ポリメタル膜）などによって構成する。
【００２５】
次に、ｐ型ウェル８にｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））をイオン注入して低不純物濃度のｎ−型半導体領域１６を形成し、ｎ型ウェル９にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入して低不純物濃度のｐ−型半導体領域１７を形成した後、基板１上にＣＶＤ法で窒化シリコン膜１８を堆積する。
【００２６】
次に、周辺回路領域および論理回路形成領域の窒化シリコン膜１８を異方的にエッチングしてゲート電極１３、１４、１５の側壁にサイドウォールスペーサを形成する。続いて、周辺回路領域および論理回路形成領域のそれぞれのｐ型ウェル８にｎ型の導電型を有する不純物（たとえばＡｓ）をイオン注入して高不純物濃度のｎ＋型半導体領域（ソース、ドレイン）１９を形成し、論理回路形成領域のｎ型ウェル９にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入して高不純物濃度のｐ＋型半導体領域（ソース、ドレイン）２０を形成する。ここまでの工程により、メモリセル領域にメモリセル選択用ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）Ｑｓを形成し、周辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎ１を形成し、論理回路形成領域にｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）Ｑｐを形成することができる。なお、メモリセル選択用ＭＩＳＦＥＴＱｓにおいては、ｎ−型半導体領域１６がソース、ドレインとなる。
【００２７】
ここで、図１０は、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐが形成された段階における基板１の要部平面図である。図１０に示すように、本実施の形態１においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２のそれぞれのソース、ドレインとなるｎ＋型半導体領域１９と溝部３内に残る酸化シリコン膜４とを離間するように形成する。このｎ＋型半導体領域１９と酸化シリコン膜４とが接するように形成されている場合には、酸化シリコン膜４に沿って隣接するｎ＋型半導体領域１９間でリーク電流が発生してしまう不具合が懸念される。そこで、本実施の形態１のように、ｎ＋型半導体領域１９と溝部３内に残る酸化シリコン膜４とを離間するように形成することにより、そのような不具合を防ぐことができる。本実施の形態１においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインであるｎ＋型半導体領域１９と酸化シリコン膜４との間の距離Ｘ１を０．５μｍ程度とすることを例示でき、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインであるｎ＋型半導体領域１９と酸化シリコン膜４との間の距離Ｘ２を０．５μｍ程度とすることを例示できる。なお、論理回路形成領域において、ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成されている位置とｐチャネル型ＭＩＳＦＥＴＱｐの形成されている位置とが入れ替わっている場合でも、ｐ＋型半導体領域２０と酸化シリコン膜４とを離間するように形成することにより、酸化シリコン膜４に沿って隣接するｐ＋型半導体領域２０間でリーク電流が発生してしまう不具合を防ぐことができる。
【００２８】
次に、図１１に示すように、基板１上にＣＶＤ法で酸化シリコン膜２１を堆積した後、メモリセル領域のメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ−型半導体領域１６）の上部の酸化シリコン膜２１と窒化シリコン膜１８とをドライエッチングしてコンタクトホール２２、２３を形成する。続いて、そのコンタクトホール２２、２３の内部に、ｎ型の導電型を有する不純物（たとえばＰ）がドープされた多結晶シリコンからなるプラグ２４を形成する。プラグ２４は、コンタクトホール２２、２３の内部および酸化シリコン膜２１の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、コンタクトホール２２、２３の外部の多結晶シリコン膜をＣＭＰ法で除去することによって形成することができる。
【００２９】
次に、酸化シリコン膜２１の上部にＣＶＤ法で酸化シリコン膜２５を形成した後、メモリセル領域のコンタクトホール２２の上部の酸化シリコン膜２５をエッチングしてスルーホール２６を形成する。また、周辺回路領域および論理回路形成領域の酸化シリコン膜２５、２１をエッチングしてｎ＋型半導体領域１９、ｐ＋型半導体領域２０およびゲート電極１４のそれぞれの上部にコンタクトホール２７を形成する。なお、ゲート電極１４に達するコンタクトホール２７については、後ほど図示する。
【００３０】
次に、上記スルーホール２６の内部およびコンタクトホール２７の内部にプラグ２８を形成する。プラグ２８は、スルーホール２６の内部、コンタクトホール２７の内部および酸化シリコン膜２５の上部にスパッタリング法でＴｉＮ（窒化チタン）膜とＷ膜とからなる積層膜を堆積した後、スルーホール２６の外部およびコンタクトホール２７の外部の上記積層膜をＣＭＰ法で除去することによって形成することができる。
【００３１】
続いて、基板１上に窒化シリコン膜および酸化シリコン膜を順次下層より堆積することによって絶縁膜３１を形成した後、フォトレジスト膜をマスクとして絶縁膜３１をエッチングすることによって、溝部３２〜３７を形成する。次いで、溝部３２〜３７の内部および絶縁膜３１の上部にスパッタリング法でＴｉＮ膜とＷ膜とからなる積層膜を堆積した後、溝部３２〜３７の外部の上記積層膜をＣＭＰ法で除去することによってメモリセル領域のスルーホール２６の上部にビット線ＢＬを形成し、周辺回路領域および論理回路領域のコンタクトホール２７の上部に第１層目の配線３８〜４２を形成することができる。この時、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と接続するプラグ２８およびｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方と接続するプラグ２８は、それぞれ配線３９に接続する。
【００３２】
次に、図１２に示すように、ビット線ＢＬおよび配線３８〜４２の上部にＣＶＤ法で酸化シリコン膜４４を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜４４、絶縁膜３１および酸化シリコン膜２１をエッチングすることにより、メモリセル領域のコンタクトホール２３の上部にスルーホール４５を形成する。
【００３３】
次に、上記スルーホール４５の内部にｎ型の導電型を有する不純物がドープされた多結晶シリコンからなるプラグ４６を形成する。プラグ４６は、前記コンタクトホール２２、２３の内部にプラグ２４を形成したときと同様の方法で形成する。
【００３４】
次に、酸化シリコン膜４４の上部にＣＶＤ法で窒化シリコン膜４７および酸化シリコン膜４８を順次堆積する。続いて、フォトレジスト膜をマスクにして酸化シリコン膜４８とその下層の窒化シリコン膜４７とをエッチングすることにより、スルーホール４５の上部に凹溝４９を形成する。なお、酸化シリコン膜４８をエッチングする際には、その下層の窒化シリコン膜４７をエッチングストッパとして使用し、下層の酸化シリコン膜４４が深く削れないようにする。
【００３５】
次に、凹溝４９の内部に下部電極５１を形成し、続いて下部電極５１の上部に容量絶縁膜５２および上部電極（プレート電極）５３を形成することによって、メモリセル領域に情報蓄積用容量素子Ｃを形成する。この情報蓄積用容量素子Ｃを形成するには、まず凹溝４９の内部を含む酸化シリコン膜４８の上部にｎ型の導電型を有する不純物（たとえばＰ）がドープされた多結晶シリコン膜をＣＶＤ法で堆積した後、凹溝４９の外部の多結晶シリコン膜をエッチングで除去することにより、凹溝４９の内壁に沿って下部電極５１を形成する。なお、下部電極５１は、多結晶シリコン以外の導電材料、たとえばＷ、Ｒｕ（ルテニウム）などの高融点金属や、酸化ルテニウム、酸化イリジウムなどの導電性金属酸化物を用いて形成してもよい。また、下部電極５１の表面を粗面化することによって、その表面積をさらに大きくしてもよい。
【００３６】
次に、下部電極５１の上部に薄いＴａ２Ｏ５（酸化タンタル）膜をＣＶＤ法で堆積し、続いてそのＴａ２Ｏ５膜の上部に、たとえばＣＤＶ法とスパッタリング法とを併用してＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたエッチングでＴｉＮ膜およびＴａ２Ｏ５膜をパターニングする。なお、情報蓄積用容量素子Ｃの容量絶縁膜５２は、たとえばＢＳＴ、ＳＴＯ、ＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＴ（ＰｂＬａｘＴｉ１−ｘＯ３）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電多材料で形成することもできる。また、上部電極５３は、窒化チタン以外の導電材料、たとえばＷなどを用いて形成することもできる。さらに、情報蓄積用容量素子Ｃを上記した以外の形状、たとえばフィン型などにすることもできる。
【００３７】
次に、基板１上にＣＶＤ法で酸化シリコン膜５５を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５５、その下層の酸化シリコン膜４８および絶縁膜３１をエッチングすることにより、論理回路形成領域の配線４２の上部にスルーホール５６を形成し、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方であるｎ＋型半導体領域１９に接続するプラグ２８に達するスルーホール５７を形成し、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４に接続するスルーホール５８を形成する（図１３も参照）。なお、図１３は、図１２と同じ工程時における他の断面を示したものである。
【００３８】
続いて、スルーホール５６〜５８の内部および酸化シリコン膜５５の上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、スルーホール５６〜５８の外部のこれらの膜をエッチング（またはＣＭＰ法）で除去することによって、スルーホール５６〜５８の内部にそれぞれプラグ６１〜６３を形成する。次いで、酸化シリコン膜５５の上部にスパッタリング法でＴｉ（チタン）膜、Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって、配線６４〜６６を形成し、本実施の形態１の半導体集積回路装置を製造する。プラグ２８、６２、６３および配線６６によって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４は電気的に接続される（図１３参照）。
【００３９】
図１４は、本発明の実施の形態１である半導体集積回路装置の概略レイアウトを示す基板１の全体平面図である。
【００４０】
基板１の主面には、ＤＲＡＭによって構成された記憶部が形成され、その記憶部は複数のメモリアレイＭＡＲＹに分割されている。これらメモリアレイＭＡＲＹは、図１〜図１３に示したメモリセル領域に形成されるものである。メモリアレイＭＡＲＹに隣接する領域には、ワード線の選択動作を行うＸ系アドレス選択回路やビット線の選択動作を行うＹ系アドレス選択回路などの周辺回路が形成されている。これらＸ系アドレス選択回路およびＹ系アドレス選択回路は、図１〜図１３に示した周辺回路領域に形成されるものである。
【００４１】
基板１の主面の中央には、外部端子との間でデータの入出力を制御する入出力回路ＩＯや、リードバッファ回路ＲＢおよびライトバッファ回路ＷＢなどが形成されている。これら入出力回路ＩＯ、リードバッファ回路ＲＢおよびライトバッファ回路ＷＢなどは、図１〜図１３に示した論理回路形成領域に形成されるロジックＬＳＩである。
【００４２】
上記のような本実施の形態１の半導体集積回路装置によれば、基板１の論理回路形成領域とメモリセル形成領域とで、歪みＳｉ膜となるＳｉ膜６とそれ以外のＳｉ膜６とを作り分けることができる。それにより、歪みＳｉ膜となるＳｉ膜６が形成された論理回路形成領域に形成されるロジックＬＳＩにおいては、ロジックＬＳＩを形成するｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐの動作速度を高速化することができる。
【００４３】
一方、歪みＳｉ膜となっていないＳｉ膜６が形成されたメモリ形成領域に形成されるＤＲＡＭにおいては、歪みＳｉ膜であることに起因するＳｉ膜６の表面平坦性の劣化（Ｓｉ結晶の欠陥の顕在化）を防ぐことができるので、ゲート酸化膜の信頼性の低下を防ぐことができる。また、Ｓｉ膜６において、Ｓｉ結晶の欠陥の顕在化を防ぐことができるので、その欠陥に沿って流れるリーク電流の顕在化を防ぐことができる。このようなリーク電流の顕在化を防ぐことにより、メモリセル選択用ＭＩＳＦＥＴＱｓのスタンバイ電流の増加を防ぐことができるので、たとえばＤＲＡＭのリフレッシュ動作の低下を防ぐことができる。
【００４４】
すなわち、本実施の形態１によれば、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＤＲＡＭとを同一の基板１上に製造することが可能となる。
【００４５】
（実施の形態２）
本実施の形態２の半導体集積回路装置は、たとえば同一基板上にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（メモリ回路））とロジックＬＳＩとが形成されているものであり、前記実施の形態１において示した基板１（たとえば図８参照）の主面上のメモリセル領域にＳＲＡＭを形成するものである。
【００４６】
図１５に示すように、本実施の形態２においては、前記実施の形態１において図１〜図９を用いて説明した各種処理とほぼ同様の処理によって主面にｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された基板１を用いる。メモリセル領域に形成され、ｎ＋型半導体領域１９をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴＱｔ、Ｑｄは、ＳＲＡＭのメモリセルを構成するものである。ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極１２Ａ、１２Ｂ、１３、１４、１５は、前記実施の形態１で示したゲート電極１２〜１５（図９参照）と同様にポリメタル膜から形成してもよいが、本実施の形態２においては多結晶Ｓｉ膜のみから形成する場合を例示する。ゲート電極電極１２Ａ、１２Ｂ、１３、１４、１５の表面、ｎ＋型半導体領域１９の表面およびｐ＋型半導体領域２０の表面には、たとえばＣｏ（コバルト）膜を堆積した後に熱処理を施すことによって形成されたシリサイド層が形成されている。このシリサイド層を形成することにより、ゲート電極電極１２Ａ、１２Ｂ、１３、１４、１５、ｎ＋型半導体領域１９およびｐ＋型半導体領域２０と接続する配線（プラグ）との接触抵抗を低減することができる。
【００４７】
上記ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に成膜された窒化シリコン膜２１Ａおよび酸化シリコン膜２１に形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｔ、Ｑｄおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソース、ドレインとなるｎ＋型半導体領域１９およびｐ＋型半導体領域２０に達するコンタクトホール２７の内部には、前記実施の形態１において示したプラグ２８（図１１参照）と同様のプラグ２８が形成されている。なお、ゲート電極１４に達するコンタクトホール２７およびその内部に形成されたプラグ２８については、後ほど図示する。
【００４８】
窒化シリコン膜および酸化シリコン膜を順次下層より堆積することによって形成した絶縁膜３１には、前記実施の形態１にて示した溝部３２〜３７（図１１参照）と同様の溝部３２〜３７が形成され、これら溝部３２〜３７の内部にはＴｉＮ膜とＷ膜との積層膜からなる配線３８〜４３が形成されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と接続するプラグ２８およびｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方と接続するプラグ２８は、それぞれ配線３９に接続している。
【００４９】
配線３８〜４３の上部に形成された酸化シリコン膜４４Ａには、メモリセル領域の配線４３に達するコンタクトホール５６Ａ、論理回路形成領域の配線４２に達するコンタクトホール５６Ｂが形成されている。また、図１６に示すように、酸化シリコン膜４４Ａおよび絶縁膜３１を穿孔することによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方であるｎ＋型半導体領域１９に接続するプラグ２８に達するコンタクトホール５６Ｃが形成されている。また、酸化シリコン膜４４Ａ、絶縁膜３１、酸化シリコン膜２１および窒化シリコン膜２１Ａを穿孔することによって、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４に接続するコンタクトホール５６Ｄが形成されている。なお、図１６は、図１５とは異なる断面を示したものである。これらコンタクトホール５６Ａ〜５６Ｄの内部には、上記プラグ２８と同様のプラグ６１Ａ〜６１Ｄが形成されている。
【００５０】
酸化シリコン膜４４Ａの上部には、前記実施の形態１において示した配線６４〜６６（図１２および図１３参照）と同様の配線６４Ａ〜６６Ａが形成されている。また、プラグ２８、６１Ｃ、６１Ｄおよび配線６６Ａによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４は電気的に接続されている（図１６参照）。
【００５１】
図１７は、本発明の実施の形態２である半導体集積回路装置の概略レイアウトを示す基板１の全体平面図である。
【００５２】
基板１の主面には、ＳＲＡＭによって構成された記憶部が形成され、その記憶部は複数のメモリアレイＭＡＲＹ２に分割されている。これらメモリアレイＭＡＲＹ２は、図１５および図１６に示したメモリセル領域に形成されるものである。また、図示は省略するが、メモリアレイＭＡＲＹ２に隣接する領域には、ワード線の選択動作を行うＸ系アドレス選択回路やビット線の選択動作を行うＹ系アドレス選択回路などの周辺回路が形成されている。これらＸ系アドレス選択回路およびＹ系アドレス選択回路は、図１５および図１６に示した周辺回路領域に形成されるものである。
【００５３】
メモリアレイＭＡＲＹ２の周辺の領域ＩＯＡ（図１７中にてハッチングを付して示してある領域）には、たとえば外部端子との間でデータの入出力を制御する入出力回路が形成されている。この入出力回路などは、図１５および図１６に示した論理回路形成領域に形成されるロジックＬＳＩである。
【００５４】
上記のような本実施の形態２によれば、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＳＲＡＭとを同一の基板１上に製造することが可能となる。
【００５５】
（実施の形態３）
本実施の形態３の半導体集積回路装置は、たとえば同一基板上に電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；以下、フラッシュメモリ（メモリ回路）という）とロジックＬＳＩとが形成されているものであり、前記実施の形態１において示した基板１（たとえば図８参照）の主面上のメモリセル領域にフラッシュメモリを形成するものである。
【００５６】
図１８に示すように、本実施の形態３においては、前記実施の形態１において図１〜図９を用いて説明した各種処理とほぼ同様の処理によって主面にｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｃおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された基板１を用いる。メモリセル領域に形成され、ｎ＋型半導体領域１９をソース、ドレインとするｎチャネル型ＭＩＳＦＥＴＱｃは、フラッシュメモリのメモリセルを構成するものである。ｎチャネル型ＭＩＳＦＥＴＱｃのゲート電極１２Ｃは、たとえば多結晶Ｓｉからなる浮遊ゲート電極上に層間絶縁膜を介して制御ゲート電極を積み重ねることで形成されている。その制御ゲート電極としては、たとえば下層より多結晶Ｓｉ膜およびＷＳｉｘ膜を積層したものを例示することができる。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極１３、１４、１５については、上記制御ゲート電極と同様の多結晶Ｓｉ膜およびＷＳｉｘ膜を積層したものを例示することができる。
【００５７】
上記ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｃおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に成膜された酸化シリコン膜２１に形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｃおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソース、ドレインとなるｎ＋型半導体領域１９およびｐ＋型半導体領域２０に達するコンタクトホール２７の内部には、前記実施の形態１において示したプラグ２８（図１１参照）と同様のプラグ２８が形成されている。なお、ゲート電極１４に達するコンタクトホール２７およびその内部に形成されたプラグ２８については、後ほど図示する。
【００５８】
窒化シリコン膜および酸化シリコン膜を順次下層より堆積することによって形成した絶縁膜３１には、前記実施の形態１にて示した溝部３２〜３７（図１１参照）と同様の溝部３２〜３７が形成され、これら溝部３２〜３７の内部にはＴｉＮ膜とＷ膜との積層膜からなる配線３８〜４３が形成されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と接続するプラグ２８およびｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレインの一方と接続するプラグ２８は、それぞれ配線３９に接続している。
【００５９】
配線３８〜４３の上部に形成された酸化シリコン膜４４Ａには、論理回路形成領域の配線４２に達するコンタクトホール５６Ｅが形成されている。また、図１９に示すように、酸化シリコン膜４４Ａおよび絶縁膜３１を穿孔することによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方であるｎ＋型半導体領域１９に接続するプラグ２８に達するコンタクトホール５６Ｆが形成されている。また、酸化シリコン膜４４Ａ、絶縁膜３１、酸化シリコン膜２１および窒化シリコン膜２１Ａを穿孔することによって、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４に接続するコンタクトホール５６Ｇが形成されている。なお、図１９は、図１８とは異なる断面を示したものである。これらコンタクトホール５６Ｅ〜５６Ｇの内部には、上記プラグ２８と同様のプラグ６１Ｅ〜６１Ｇが形成されている。
【００６０】
酸化シリコン膜４４Ａの上部には、前記実施の形態１において示した配線６４〜６６（図１２および図１３参照）と同様の配線６４Ｂ〜６６Ｂが形成されている。また、プラグ２８、６１Ｆ、６１Ｇおよび配線６６Ｂによって、周辺回路領域のｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレインの一方と論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極１４は電気的に接続されている（図１９参照）。
【００６１】
上記したように、本実施の形態３においては、フラッシュメモリのメモリセルとなるｎチャネル型ＭＩＳＦＥＴＱｃはメモリセル領域に形成されている。また、ワード線の選択動作を行うＸ系アドレス選択回路やビット線の選択動作を行うＹ系アドレス選択回路などの周辺回路は、周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥＴＱｎ１や配線３８などから形成されている。また、外部端子との間でデータの入出力を制御する入出力回路などのロジックＬＳＩは、論理回路形成領域に形成されている。
【００６２】
上記のような本実施の形態３によれば、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるフラッシュメモリとを同一の基板１上に製造することが可能となる。
【００６３】
（実施の形態４）
本実施の形態４の半導体集積回路装置は、前記実施の形態１で説明した半導体集積回路装置と同様に、同一基板上にＤＲＡＭとロジックＬＳＩとが形成されているものである。このような本実施の形態４の半導体集積回路装置の製造工程について、図２０〜図２７を用いて説明する。
【００６４】
まず、前記実施の形態１にて図１を用いて説明した基板１と同様の基板１を用意する。次いで、基板１上にエピタキシャル成長によってＳｉＧｅ膜５を形成する。続いて、たとえばＣＶＤ法によってそのＳｉＧｅ膜５上に窒化シリコン膜５Ａを堆積する。
【００６５】
次に、図２１に示すように、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、メモリ形成領域の窒化シリコン膜５ＡおよびＳｉＧｅ膜５を除去し、溝部（第２溝部）３Ａを形成する。続いて、図２２に示すように、エピタキシャル成長によって基板１上にＳｉ膜（第１Ｓｉ膜）１Ａを堆積し、溝部３ＡをＳｉ膜１Ａで埋め込む。次いで、図２３に示すように、窒化シリコン膜５Ａを研磨終点としてＣＭＰ法によりＳｉ膜１Ａを研磨し、Ｓｉ膜１Ａの表面を平坦化する。ここまでの工程により、図２４に示すように、平面においては、たとえばメモリ形成領域のＳｉ膜１Ａの矩形の表面をＳｉＧｅ膜５（窒化シリコン膜５Ａ）が取り囲んだ状態となる。
【００６６】
次に、図２５に示すように、熱リン酸を用いて基板１上の窒化シリコン膜５Ａを除去した後、前記実施の形態１にて示したＳｉ膜６（図８参照）と同様のＳｉ膜６を基板１上にエピタキシャル成長させる。その後、前記実施の形態１において図９〜図１３を用いて説明した工程と同様の工程を経ることによって、本実施の形態４の半導体集積回路装置を製造する（図２６および図２７参照）。
【００６７】
上記のような本実施の形態４によっても、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＤＲＡＭとを同一の基板１上に製造することができるので、前記実施の形態１と同様の効果を得ることが可能である。
【００６８】
（実施の形態５）
本実施の形態５の半導体集積回路装置は、前記実施の形態２で説明した半導体集積回路装置と同様に、同一基板上にＳＲＡＭとロジックＬＳＩとが形成されているものである。
【００６９】
本実施の形態５の半導体集積回路装置は、前記実施の形態４において、図２０〜図２５を用いて説明した工程と同様の工程により種々の処理が施された基板１の主面上に、前記実施の形態２において図１５および図１６を用いて説明した各部材と同様の部材を形成することによって、基板１上にＳＲＡＭとロジックＬＳＩとを形成したものである（図２８および図２９参照）。
【００７０】
上記のような本実施の形態５によっても、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるＳＲＡＭとを同一の基板１上に製造することができるので、前記実施の形態２と同様の効果を得ることが可能である。
【００７１】
（実施の形態６）
本実施の形態６の半導体集積回路装置は、前記実施の形態３で説明した半導体集積回路装置と同様に、同一基板上にフラッシュメモリとロジックＬＳＩとが形成されているものである。
【００７２】
本実施の形態６の半導体集積回路装置は、前記実施の形態４において、図２０〜図２５を用いて説明した工程と同様の工程により種々の処理が施された基板１の主面上に、前記実施の形態３において図１８および図１９を用いて説明した各部材と同様の部材を形成することによって、基板１上にフラッシュメモリとロジックＬＳＩとを形成したものである（図３０および図３１参照）。
【００７３】
上記のような本実施の形態６によっても、高速動作が要求されるロジックＬＳＩと動作信頼性が求められるフラッシュメモリとを同一の基板１上に製造することができるので、前記実施の形態３と同様の効果を得ることが可能である。
【００７４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００７６】
すなわち、半導体基板の論理回路形成領域（第１領域）とメモリセル形成領域（第２領域）とで、歪みＳｉ膜とそれ以外のＳｉ膜とを作り分け、高速動作が求められる素子（論理回路）を歪みＳｉ膜の主面に形成し、動作信頼性が求められる素子（メモリ回路）をそれ以外のＳｉ膜の主面に形成するので、高速動作が求められる素子と動作信頼性が求められる素子とを同一の半導体基板上に製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図８】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図１１】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の概略レイアウトを示す半導体基板（チップ）の全体平面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の概略レイアウトを示す半導体基板（チップ）の全体平面図である。
【図１８】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１９】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２０】本発明の実施の形態４である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２４】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部平面図である。
【図２５】図２３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部断面図である。
【図２８】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２９】本発明の実施の形態５である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３０】本発明の実施の形態６である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３１】本発明の実施の形態６である半導体集積回路装置の製造方法を説明する要部断面図である。
【符号の説明】
１ 基板
１Ａ Ｓｉ膜（第１Ｓｉ膜）
２ 酸化シリコン膜（第３絶縁膜）
３ 溝部（第１溝部）
３Ａ 溝部（第２溝部）
４ 酸化シリコン膜（第１絶縁膜）
５ ＳｉＧｅ膜
５Ａ 窒化シリコン膜
６ Ｓｉ膜（第２Ｓｉ膜）
７ 素子分離溝
８ ｐ型ウェル
９、１０ ｎ型ウェル
１１ 窒化シリコン膜
１２〜１５ ゲート電極
１２Ａ、１２Ｂ、１２Ｃ ゲート電極
１６ ｎ−型半導体領域
１７ ｐ−型半導体領域
１８ 窒化シリコン膜
１９ ｎ＋型半導体領域
２０ ｐ＋型半導体領域
２１ 酸化シリコン膜
２１Ａ 窒化シリコン膜
２２、２３ コンタクトホール
２４ プラグ
２５ 酸化シリコン膜
２６ スルーホール
２７ コンタクトホール
２８ プラグ
３１ 絶縁膜
３２〜３７ 溝部
３８〜４３ 配線
４４、４４Ａ 酸化シリコン膜
４５ スルーホール
４６ プラグ
４７ 窒化シリコン膜
４８ 酸化シリコン膜
４９ 凹溝
５１ 下部電極
５２ 容量絶縁膜
５３ 上部電極（プレート電極）
５５ 酸化シリコン膜
５６〜５８ スルーホール
５６Ａ〜５６Ｄ コンタクトホール
６１〜６３ プラグ
６１Ａ〜６１Ｇ プラグ
６４〜６６ 配線
６４Ａ〜６６Ａ 配線
６４Ｂ〜６６Ｂ 配線
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＩＯ 入出力回路
ＩＯＡ 領域
ＭＡＲＹ、ＭＡＲＹ２ メモリアレイ
Ｑｎ１、Ｑｔ、Ｑｄ、Ｑｃ ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ２ ｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）
ＲＢ リードバッファ回路
ＷＢ ライトバッファ回路
ＷＬ ワード線
Claims (10)
- 半導体基板の主面上の第１領域に形成されたＳｉＧｅ膜と、前記半導体基板の主面上の第２領域に形成された第１Ｓｉ膜と、前記ＳｉＧｅ膜および前記第１Ｓｉ膜上に形成された第２Ｓｉ膜と、前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、前記第１Ｓｉ膜および前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有する半導体集積回路装置であって、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成していることを特徴とする半導体集積回路装置。
- 半導体基板の主面の第１領域に形成された第１溝部と、前記第１溝部の側壁に形成された第１絶縁膜と、前記第１絶縁膜の存在下で前記第１領域にて前記第１溝部を埋め込むように形成されたＳｉＧｅ膜と、前記半導体基板、前記第１絶縁膜および前記ＳｉＧｅ膜上に形成された第２Ｓｉ膜と、前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有する半導体集積回路装置であって、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成していることを特徴とする半導体集積回路装置。
- 請求項２記載の半導体集積回路装置において、前記第１ＭＩＳＦＥＴのソース、ドレインは、前記ＳｉＧｅ膜および前記第２Ｓｉ膜中にて前記第１絶縁膜から離間して形成されていることを特徴とする半導体集積回路装置。
- 請求項２記載の半導体集積回路装置において、前記第１絶縁膜は酸化シリコン膜であることを特徴とする半導体集積回路装置。
- 半導体基板の主面の第１領域に形成された第１溝部と、前記第１溝部の側壁に形成された第１絶縁膜と、前記第１絶縁膜の存在下で前記第１領域にて前記第１溝部を埋め込むように形成されたＳｉＧｅ膜と、前記半導体基板、前記第１絶縁膜および前記ＳｉＧｅ膜上に形成された第２Ｓｉ膜と、前記ＳｉＧｅ膜および前記第２Ｓｉ膜の存在下で前記第１領域にて前記半導体基板の主面上に形成された第１ＭＩＳＦＥＴと、前記第２Ｓｉ膜の存在下で前記第２領域にて前記半導体基板の主面上に形成された第２ＭＩＳＦＥＴとを有する半導体集積回路装置であって、前記第２Ｓｉ膜は表面が平坦になるように形成され、前記第１ＭＩＳＦＥＴは論理回路を形成し、前記第２ＭＩＳＦＥＴはメモリ回路を形成し、前記第１ＭＩＳＦＥＴのソース、ドレインは、前記ＳｉＧｅ膜および前記第２Ｓｉ膜中にて前記第１絶縁膜から離間して形成されていることを特徴とする半導体集積回路装置。
- （ａ）半導体基板の主面上にＳｉＧｅ膜を成膜する工程、
（ｂ）前記ＳｉＧｅ膜上に第２絶縁膜を形成する工程、
（ｃ）前記半導体基板の主面上の第１領域の前記第２絶縁膜および前記ＳｉＧｅ膜を除去し、第２溝部を形成する工程、
（ｄ）前記第２溝部を埋め込む第１Ｓｉ膜を前記半導体基板上にエピタキシャル成長させる工程、
（ｅ）前記第２絶縁膜を研磨終点として前記第１Ｓｉ膜を化学的および機械的に研磨し、前記第１Ｓｉ膜の表面を平坦化する工程、
（ｆ）前記第２絶縁膜を除去した後に、前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させる工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程、
（ｈ）前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程、
を含み、前記第２Ｓｉ膜は表面が平坦になるように形成することを特徴とする半導体集積回路装置の製造方法。 - （ａ）半導体基板の主面上に第３絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１領域上の前記第３絶縁膜および前記第１領域における前記半導体基板をエッチングし第１溝部を形成する工程、
（ｃ）前記第１溝部の存在下で、前記第１溝部の側壁および底部を含む前記半導体基板上に第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜をエッチバックして前記第１溝部の底部の前記第１絶縁膜を除去し、前記第１溝部の側壁の前記第１絶縁膜を残す工程、
（ｅ）前記（ｄ）工程後、前記第１溝部を埋め込むＳｉＧｅ膜をエピタキシャル成長させる工程、
（ｆ）前記ＳｉＧｅ膜の存在下で前記第３絶縁膜および前記第１溝部の側壁以外の箇所に残る前記第１絶縁膜を化学的および機械的に研磨して除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させる工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程、
（ｉ）前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程、
を含み、前記第２Ｓｉ膜は表面が平坦になるように形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項７記載の半導体集積回路装置の製造方法において、前記第１ＭＩＳＦＥＴのソース、ドレインを前記ＳｉＧｅ膜および前記第２Ｓｉ膜中にて前記第１絶縁膜から離間して形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項７記載の半導体集積回路装置の製造方法において、前記第１絶縁膜および前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
- （ａ）半導体基板の主面上に第３絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１領域上の前記第３絶縁膜および前記第１領域における前記半導体基板をエッチングし第１溝部を形成する工程、
（ｃ）前記第１溝部の存在下で、前記第１溝部の側壁および底部を含む前記半導体基板上に第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜をエッチバックして前記第１溝部の底部の前記第１絶縁膜を除去し、前記第１溝部の側壁の前記第１絶縁膜を残す工程、
（ｅ）前記（ｄ）工程後、前記第１溝部を埋め込むＳｉＧｅ膜をエピタキシャル成長させる工程、
（ｆ）前記ＳｉＧｅ膜の存在下で前記第３絶縁膜および前記第１溝部の側壁以外の箇所に残る前記第１絶縁膜を化学的および機械的に研磨して除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に第２Ｓｉ膜をエピタキシャル成長させる工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上にて前記第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程、
（ｉ）前記第１ＭＩＳＦＥＴを含む論理回路および前記第２ＭＩＳＦＥＴを含むメモリ回路を形成する工程、
を含み、前記第２Ｓｉ膜は表面が平坦になるように形成し、前記第１ＭＩＳＦＥＴのソース、ドレインを前記ＳｉＧｅ膜および前記第２Ｓｉ膜中にて前記第１絶縁膜から離間して形成することを特徴とする半導体集積回路装置の製造方法。
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