JP2006041516A - パターン形成した歪み半導体基板およびデバイス - Google Patents

パターン形成した歪み半導体基板およびデバイス Download PDF

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Abstract

【課題】 歪み領域と非歪み領域とを同一基板上に形成するための方法と構造を提供すること。
【解決手段】 基板１０１上に歪み材料および緩和材料のパターン形成工程と、歪み材料中に歪みデバイス１２９形成工程と、緩和材料中に非歪みデバイス１３１形成工程とを備えた方法を開示する。歪み材料は、引っ張り状態または圧縮状態にあるＳｉであり、緩和材料は通常状態にあるＳｉである。基板１０１上にＳｉＧｅ、ＳｉＣ、または類似の材料から成る格子定数／格子構造が一致しない緩衝層１１３、緩和層１１１を形成して、歪み材料を引っ張り状態または圧縮状態にする。別の実施形態では、歪み材料を形成するのに、炭素をドープしたシリコンまたはゲルマニウムをドープしたシリコンを使用する。この構造体はその上にパターン形成された歪み材料と非歪み材料を有する多層基板を備えている。
【選択図】 図５

Description

本発明はデバイス性能を改良した半導体デバイスを製造するための方法と構造に関し、特に基板上に歪み領域および非歪み領域から成るパターンを形成するための方法と構造に関する。
埋め込みＤＲＡＭ（embedded Dynamic Random Access Memory: ｅＤＲＡＭ）、ＡＳＩＣ（Application Specific Integrated Circuit)、およびシステム・オン・チップ（system-on-chip: ＳｏＣ）などの先端技術では、高性能の論理デバイスとメモリ・デバイスとを同一のチップ上で組み合わせる必要がある。また、一部の用途の場合、ディジタル回路とアナログ回路とを同一のチップ上に備えることも必要である。論理デバイスはエピタキシャル成長させた、緩和した（relaxed)シリコン・ゲルマニウム（ＳｉＧｅ）層上に別にエピタキシャル成長させた引っ張り歪み（strained）シリコン層の上に形成するとより良好な性能を示すことが明らかになっている。
完全に緩和したＳｉＧｅ層の格子定数はシリコンの格子定数よりも大きい。したがって、その上にシリコン層をエピタキシャル成長させると、当該シリコン層は緩和したＳｉＧｅ層のより大きな格子定数に適合するようになる。これにより、その上に形成した上記シリコン層に物理的な二軸応力が印加されることになる。上記シリコン層に印加されるこの物理的な二軸応力によって、歪みシリコン中に形成した論理デバイスの性能が向上する。
シリコン基板上のＳｉＧｅの緩和は不整合転位（misfit dislocation）を形成することにより起きる。これにより、転位が応力を解放しうるように等間隔に離間されている場合、基板を完全に緩和することが可能になる。また、不整合転位によって、基板中に、シリコンから成る余分の半平面（half-plane）が形成される。これにより、ＳｉＧｅ層の格子定数をその真正の値にすることが可能になる。このように、ＳｉＧｅ／シリコン界面全体にわたって不整合歪みを導入すると、ＳｉＧｅの格子定数はより大きくなる。
この方式の問題点は、それがきわめて厚い多層のＳｉＧｅ層を必要とする、という点である。また、ＳｉＧｅ層とエピタキシャル・シリコン層との間に形成される不整合転位は容易には制御できない不均質な核形成のために、不規則であり、密度がきわめて不均一であり、そして、制御性がきわめて悪い。したがって、シリコン層に印加される物理的な応力によって、欠陥が生じやすい。不整合密度の高い場所では、歪みシリコン層中に欠陥が形成される。これらの欠陥によって、デバイスの端子が短絡するとともに、他の漏れ電流の問題が生じる。このため、歪みシリコンの領域に論理デバイスを形成すると当該論理デバイスの性能が向上するが、ＤＲＡＭデバイスなど欠陥の影響を受けやすいデバイスの性能は、歪み領域に形成すると劣化する。また、欠陥の影響を受けやすいデバイスを歪み領域に形成すると、製造歩留りが低下する。したがって、歪みシリコン領域に高性能の論理デバイスを形成し、非歪み領域に高品質で欠陥の影響を受けやいデバイスを形成しうるようにした、歪みシリコン領域および非歪みシリコン領域を形成するための方法（および構造）が求められている。
本発明の一側面においては、電気デバイスを形成する方法を提供する。この方法は、基板上に歪み材料および非歪み（緩和）材料のパターンを形成するステップを備えている。また、この方法は、前記歪み材料中に歪みデバイスを形成するステップを備えている。さらに、この方法は、前記非歪み（緩和）材料中に非歪みデバイスを形成するステップを備えている。
本発明の別の側面においては、電気デバイスを形成する別の方法を提供する。この方法は、基板の一部分と接触させて緩衝層（buffer layer）を形成するステップを備えている。前記緩衝層は前記基板と格子定数／格子構造が一致していない。また、この方法は、前記緩衝層上に緩和層を形成するステップを備えている。さらに、この方法は、前記緩和層の上表面に歪み材料を形成するステップを備えている。前記緩和層によって前記歪み材料が引っ張り状態および圧縮状態のうちの一方の状態になっている。さらに、この方法は、前記歪み材料の近傍に非歪み（緩和）材料をパターン形成するステップを備えている。
本発明のさらに別の側面においては、電気デバイスを提供する。この電気デバイスは、基板を備えている。また、この電気デバイスは、基板上に形成された歪み材料および緩和材料のパターンを備えている。さらに、この電気デバイスは、前記歪み材料中に形成された歪みデバイスを備えている。さらに、この電気デバイスは、前記緩和材料中に形成された非歪みデバイスを備えている。
本発明のさらに別の側面においては、別の電気デバイスを提供する。この電気デバイスは、基板の一部分と接触して形成された緩衝層を備えている。前記緩衝層は前記基板とは格子定数／格子構造が一致していない。また、この電気デバイスは、前記緩衝層上に形成された緩和層を備えている。さらに、この電気デバイスは、前記緩和層の上表面に形成された歪み材料を備えている。前記緩和層によって前記歪み材料は引っ張り状態および圧縮状態のうちの一方の状態になっている。さらに、この電気デバイスは、前記歪み材料の近傍にパターン形成された非歪み材料を備えている。
本発明はその上に歪み材料および非歪み（すなわち緩和）材料のパターンが形成された基板を備えた電気デバイス、ディジタル・デバイス、半導体デバイス、その他のデバイスに関する。歪み材料は引っ張り状態または圧縮状態に置かれるが、それは下に存在する、緩和材料から成る層との間における格子定数／格子構造の相違によって決まる。そして、この緩和材料は基板の一部に接触している緩衝層の上に形成されている。
緩衝層を形成している材料はその濃度が当該層中で変動しているとともに、基板を形成している材料と格子定数／格子構造が一致していない。緩衝層が基板から離れて伸びるのにつれて当該緩衝層を形成している材料はその濃度が増大するから、通常、格子不整合（lattice mismatch）によって惹起される欠陥は実質的に消失する。また、緩衝層上に緩和層を形成すると、歪み材料が実質的に無欠陥になる程度に、欠陥がさらに低減または消失する、あるいは、低減し消失する。歪み材料中の欠陥が劇的に低減、または消失すると、そこに形成した電子デバイスまたはディジタル・デバイスはきわめて高速かつきわめて効率的に動作しうるようになる。また、ＤＲＡＭ（Dynamic Random Access Memory）などのデバイスを隣接する緩和材料中に形成しうるようになるが、それは通常、このようなデバイスが欠陥の影響をきわめて受けやすいからである。したがって、本発明の実施形態によれば、歪み論理デバイスと非歪みメモリ・デバイスとを同一基板上に並べて形成することが可能になる。
次に図１〜５を参照する。図１〜５は電気デバイス１００の一部分の断面図である。「電気デバイス」とは電気デバイス、電気機械デバイス、半導体デバイス、ディジタル・デバイス、または同様のデバイスを指す。電気デバイスの実例的な種別には次に示すものがあるが、それらに限定されない。すなわち、トランジスタ、キャパシタ、抵抗器、論理デバイス、メモリ・デバイス、コンピュータ・プロセッサ、導電路（trace)、バイア（via)、半導体ウェハ、コンピュータ・チップ、ＡＳＩＣ（application specific integrated circuit)、システム・オン・チップ（system-on-chip:ＳｏＣ）などである。図１に示すように、電気デバイス１００はパッド層１０３で覆われた基板１０１を備えている。
基板１０１は好適な任意の材料、たとえばシリコン（Ｓｉ）で形成する。別の好適な種別の基板にはゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・カーボン（炭化珪素）（ＳｉＣ）、および、次式によって定義される組成物を含有する少なくとも１つの化合物半導体から実質的に成るものがある。
ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4
（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）
他の好適な基板は次式によって定義される組成物を含有している。
ＺｎA1ＣｄA2ＳｅB1ＴｅB2
（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）
あるいは、基板は「半導体オン絶縁体（semiconductor-on-insulator）」型の構造（たとえばＳＯＩ（silicon-on-insulator）基板）を有する。一実施形態では、基板の厚さは当技術分野で既知の標準の半導体ウェハの厚さにほぼ等しくする。
パッド層１０３はその直下に存在する層が後続する任意のプロセスによって剥離されるのを防止するように機能する。後述するように、パッド層中に開口を選択的にパターニングすることにより、下に存在する基板層のすべて、または一部分を貫通する凹部を形成することができる。また、パッド層を使用すると、次に示すような特定の材料をエピタキシャル成長（および堆積）することが可能になる。すなわち、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、次式によって定義される組成物を含有する少なくとも１つの化合物半導体から実質的に成るもの、
ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4
（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）および、次式によって定義される組成物を含有したもの、
ＺｎA1ＣｄA2ＳｅB1ＴｅB2
（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）
である。これらの典型的な材料群の各々はここで説明するすべての実施形態に適用することができる。
パッド層１０３を形成する材料は使用する製造プロセスの種別に応じて変える。パッド層の典型的な材料には窒化シリコンおよび／または酸化シリコンがあるが、これらに限定されない。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）しかし、当業者が容易に理解しうるように、別の種別の材料を用いてパッド層を形成してもよい。たとえば、約２．０マイクロメートルの深さの凹部を形成する必要がある場合、パッド層の厚さは全体にわたって約０．２マイクロメートルである。この典型的な厚さはここで説明するすべての実施形態に適用することができる。
図２に、反応性イオン・エッチング・プロセスまたはドライ・エッチング・プロセスを用いてその中に形成した凹部１０５を有する基板１０１を示す。凹部１０５の正確な幅には臨界的な意義はないが、その深さは約１．０マイクロメートル〜約３．０マイクロメートルの範囲に形成する。典型的な幅は約１００マイクロメートルである。説明を目的とした、凹部のこれらの寸法はここで説明するすべての実施形態に適用することができる。その後、当技術分野で既知の任意の好適な堆積プロセスまたは成長プロセスを用いて、凹部１０５の側壁および底部１０９の上に酸化物材料または窒化物材料から成る絶縁層１０７を共形に（conformally)形成する。たとえば、絶縁層は約１ナノメートル（１０オングストローム）〜約１０ナノメートル（１００オングストローム）の厚さに形成する。この典型的な寸法はここで説明するすべての実施形態に適用することができる。絶縁層１０７を形成した後、その横方向の部分を凹部から異方性エッチング（たとえば反応性イオン・エッチング（ＲＩＥ:reactive ion etching））を用いて除去する（しかし垂直方向の部分は除去しない）。すなわち、凹部の底部１０９に形成した絶縁層１０７の部分は除去するが、凹部の側壁に形成した絶縁層はその上に残す。最終的な結果は、凹部の底部１０９が露出する一方、凹部の側壁は絶縁層１０７によって共形に（下地形状に忠実に）覆われている、ということになる。説明を目的としたこの実施形態では、図示するように、パッドの内側の露出した端部の上にも絶縁層１０７を形成する。
図３において、緩衝層１１３は基板１０１との間で格子定数／格子構造の不整合１２１を形成するが、当該不整合によって惹起される転位の大部分を抑制するするように機能している。たとえば、この緩衝層の厚さは全体にわたって約０．５マイクロメートル未満〜約２．０マイクロメートル超である。この緩衝層の上に緩和層１１１が形成されている。この緩和層１１１は比較的無欠陥のままである。たとえば、緩和層１１１の全体にわたる厚さは約０．２マイクロメートルである。これらの典型的な厚さの寸法はここで説明するすべての実施形態に適用することができる。
緩衝層１１３と緩和層１１１は凹部１０５において絶縁層１０７から成る境界内にエピタキシャル成長させる。始めに緩衝層１１３を形成した後、緩和層１１１を形成する。緩衝層１１３の成長プロセスは凹部の底部１０９から開始して上方に層を重ねるように進め、全体にわたる厚さが約０．５マイクロメートル〜約２．０マイクロメートルに到達するまで続ける。一実施形態では、引き続いて緩和層１１１の表面に半導体層（たとえばシリコン）を形成して引っ張り応力を与えるために、シリコン・ゲルマニウム（ＳｉＧｅ）を用いて緩衝層１１３と緩和層１１１を形成する。別の実施形態では、シリコン・カーボン（ＳｉＣ）を、引き続いて形成するシリコン層中に圧縮応力を与えるために用いることができる。
緩衝層１１３と緩和層１１１は化学的気相堆積法（ＣＶＤ:chemical vapor deposition) など既存の手法を用いて堆積または成長させる。たとえば、超高真空化学的気相堆積法（ＵＨＶＣＶＤ:ultra-high vacuum chemical vapor deposition) を既存の態様で用いてデバイスの形成に好適な品質のＳｉＧｅ層またはＳｉＣ層を成長させる。他の既存の手法には急熱化学的気相堆積法（ＲＴＣＶＤ:rapid thermal chemical vapor deposition、ラピッド・サーマルＣＶＤ) 、減圧化学的気相堆積法（ＬＰＣＶＤ:low-pressure chemical vapor deposition 、減圧ＣＶＤ) 、制限的反応処理ＣＶＤ（ＬＲＰＣＶＤ:limited reaction processing CVD) 、および分子線エピタキシ（ＭＢＥ:molecular beam epitaxy)がある。また、任意選択で、ＳｉＧｅまたはＳｉＣを形成する前に、凹部１０５の内壁に薄いシリコンの緩衝層（図示せず）を形成してもよい。
多層構造の緩衝層１１３は材料（たとえばＧｅ）の濃度が、凹部の底部の近傍におけるベース（base）濃度１１９から緩衝層の上表面の近傍におけるベンチマーク（benchmark)濃度１１７まで段階的に増加するような態様で構築する。濃度をこのように段階的に増加させる際には、たとえば新たな層を堆積または成長させるごとに１０％ずつ増加させるなど、任意の階段状の態様をとりうる。しかし、所望の用途と必要なコストとに応じて、任意の百分率を使用しうる。理論的には、Ｇｅの濃度は約１％未満のベース濃度から１００％のベンチマーク濃度までの範囲の値をとりうる。しかし、コストおよび他の理由から、約４０％のベンチマーク濃度を使用する。また、緩和層中に欠陥が発生するのを防止するために、緩和層１１１（すなわちＳｉＧｅを使用する場合におけるＧｅ）を形成するのに使用する材料の第２のベース濃度１１５は緩衝層１１３中のＧｅのベンチマーク濃度１１７にほぼ一致するように選定する。
図４を参照する。パッド層は除去されている。そして、絶縁層１０７から成る境界の内と外に材料（たとえばＳｉであるが、これに限定されない）の層がエピタキシャル成長され、緩和材料１２３と歪み材料１２５を形成している。材料１２３を緩和（すなわち非歪み）として記述するのは、その格子定数が基板１０１の格子定数にほぼ等しいからである。材料１２５を歪みとして記述するのは、その格子定数が緩和材料１１１を形成するのに使用する材料の格子定数とは異なるからである。したがって、歪み材料１２５と緩衝層１１３との間の界面に格子不整合１２７が生じる。緩和層１１１を形成するのに使用する材料の種別によって、歪み材料１２５は引っ張り状態または圧縮状態になる。たとえば、歪み材料１２５をＳｉで形成し、緩和層をＳｉＧｅで形成すると、歪み材料１２５は引っ張り歪み状態になる。あるいは、歪み材料１２５をＳｉで形成し、緩和層１１１をＳｉＣで形成すると、歪み材料１２５は圧縮歪み状態になる。しかし、任意の異なる２つの半導体材料を使用することができる。なぜなら、各材料の格子構造／格子定数が異なれば、圧縮歪み状態および引っ張り歪み状態のいずれか一方になるからである。一実施形態では、歪み材料１２５および緩和材料１２３の各々の、全体にわたる厚さは２０ナノメートル未満〜約１００ナノメートル超の範囲の値である。これらの典型的な厚さはここで説明する様々な実施形態で使用することができる。
図５を参照する。歪み材料１２５中および緩和材料１２３中に歪みデバイス１２９および非歪みデバイス１３１がそれぞれ形成されている。たとえば、歪みデバイス１２９は論理デバイスすなわち第１のトランジスタであり、非歪みデバイス１３１はＤＲＡＭすなわち第２のトランジスタである。
次に、図６〜１１を参照して、別の実施形態と製造方法を説明する。図６〜１１の実施形態を形成するのに使用する材料、エッチング方法、エピタキシャル成長方法、および堆積方法は上述したものと同じであるから、本発明の諸側面を不必要に不明瞭にしないように、これらの図面はさほど詳細には説明しない。
図６に、電気デバイス１００の断面を示す。電気デバイス１００はパッド層１０３によって覆われた基板１０１を備えている。図７に示すように、パッド層１０３を貫通し、基板１０１中の事前設定の深さまでエッチングして凹部１０５を形成する（これは上述した点と同じである）。その後、凹部１０５の内部を酸化物または窒化物の絶縁層１０７で共形に（下地形状に忠実に）覆う。次いで、絶縁層１０７の底部部分を除去するが、凹部の側壁に接触している部分は元のままにしておく。
図８は凹部１０５において絶縁層１０７から成る境界内に緩衝層１１３と緩和層１１１を形成する様子を示す図である。上述したように、緩衝層を形成する材料の濃度はベース濃度１１９からベンチマーク濃度１１７まで変化する。緩衝層１１３のベンチマーク濃度１１７にほぼ一致するように、緩和層１１１を形成する材料の第２のベース濃度１１５を選定する。上述したように、緩衝層１１３は格子の不一致１２１によって惹起される転位を包み込むように機能する。
図９は凹部１０５において絶縁層１０７から成る境界内かつ緩和層１１１の表面に歪み材料を個別的かつ選択的に形成する様子を示す図である。上述したように、緩和層１１１を形成するのに使用する材料の種別は歪み材料１２５に張力および圧縮力のうちのどちらを適用するのかによって決まる。
図１０はパッド層１０３を除去した後、引き続いて基板１０１を平坦化する様子を示す図である。この図には歪み材料１２５と緩和層１１１との間における格子不整合１２７も示されている。パッド層を除去するのに使用するプロセスの種別はそのような層を形成するのに使用した材料の種別によって決まる。たとえば、パッド層として窒化シリコンを使用している場合には、熱リン酸（Ｈ3 ＰＯ4 ）を使用する。使用する平坦化方法の種別としては、好適な任意の平坦化方法を用いることができる。たとえば、一実施形態では、化学機械研磨（ＣＭＰ:chemical mechanical polishing) を使用する。別の実施形態では、水素の存在下における高温リフロー・プロセスを使用する。
図１１は歪み材料１２５および基板１０１の非歪み領域に電気デバイス１２９および１３１を形成する様子を示す図である。この実施形態では、絶縁層１０７から成る境界の外側に存在する基板１０１の部分に、図４に示した緩和材料１２３が形成されている。上述したように、歪みデバイス１２９はたとえば論理デバイスすなわち第１のトランジスタであるが、これに限定されない。そして、非歪みデバイス１３１はたとえばＤＲＡＭすなわち第２のトランジスタであるが、これに限定されない。
第３の実施形態を図１２〜１６について示す。図１２はその上に下から順に緩衝層１１３、緩和層１１１、および歪み材料１２５が形成された基板１０１を備えた電気デバイス１００（すなわちシリコン・ウェハ）の断面図である。この図には基板１０１と緩衝層１１３の下面との間に形成される格子不整合１２１、および、緩和層１１１と歪み材料１２５との間に形成される格子不整合１２７も示されている。これらの層は既知の任意の方法で成長または堆積させることができる。その際、一実施形態では、緩衝層１１３の材料の濃度は歪み層に最も近い位置においてより高くし、そこから離れるにつれて徐々に低減するようにする。これにより、最終製造物における欠陥の形成をなくす、または低減させることができる。
図１３は凹部１０５を形成する様子を示す図である。凹部１０５はパッド層１０３、歪み材料１２５、緩和層１１１、および緩衝層１１３を貫通して伸びているが、基板１０１の上表面の一部をその底部としている。
図１４は凹部１０５の側壁に絶縁層１０７を形成する様子を示す図である。絶縁層１０７は上述したように、堆積プロセスまたは成長プロセスとそれに続くエッチング・プロセスとによって形成する。図１５は凹部において絶縁材料から成る境界内に選択的にエピタキシャル成長させた、当該凹部を完全に充填している緩和材料（たとえばＳｉ）を示す図てある。その後、パッド層を除去した後、基板を平坦化して歪み材料１２５、絶縁材料、および緩和材料１２３の露出表面がほぼ同一平面を形成するようにする。この実施形態では、歪み材料１２５が絶縁材料１０７から成る境界の外部に存在する一方、緩和材料１２３はその内部に存在する。すなわち、緩和材料は凹部の内部に形成する。
図１６を参照する。図１６は歪み材料１２５中に歪みデバイス１２９を形成し、緩和材料１２３中に非歪みデバイス１３１を形成する様子示す図である。図示するように、歪みデバイス１２９は絶縁材料から成る境界の外部に設け、非歪みデバイス１３１はそのような境界の内部に設ける。
第４の実施形態を図１７〜２２について示す。第４の実施形態による電気デバイス１００の断面図を図１７に示す。電気デバイス１００はその上にＳｉＧｅから成る緩衝層１１３が形成された基板１０１を備えている。別の実施形態では、ＳｉＣを形成してもよい。緩衝層の上表面は緩和層１１１（これもＳｉＧｅ（あるいはＳｉＣ）から成る）が覆っている。緩衝層とシリコン基板との間の格子不整合１２１はたとえば２％以下の範囲にある。このことが意味するのは、最下層のＳｉＧｅ緩衝層の格子定数とシリコン基板の格子定数とは約２％以下だけ相違する、ということである。これと同じ百分率はここで開示する実施形態群のいずれのものにも適用することができる。
図１８はパッド層１０３を貫通し、緩和層１１１を貫通し、緩衝層１１３を貫通して伸び、シリコン基板１０１の上表面を露出させる凹部１０５を形成する様子を示す図である。図１９は上述したように、凹部１０５の側壁に絶縁層１０７を形成した後、凹部に緩和材料１２３を形成する様子を示す図である。図２０では、パッド層は除去されており、緩和層１１１、絶縁層１０７、および緩和材料１２３の上表面は平坦化されている。その後、図２１に示すように、シリコンから成る層をエピタキシャル成長させ、上記平坦化された表面全体を覆う。
このプロセスの結果は、緩和層とシリコン層との間の格子不整合によって当該シリコン上に引っ張り歪みまたは圧縮歪みが導入され、それにより歪み材料１２５が形成される、というものである。シリコン層の別の部分と緩和材料１２３（Ｓｉ）との間における格子不整合は無視しうるから、凹部１０５の境界内には緩和（非歪み）材料１２４が形成される。この実施形態では、絶縁層１０７によって歪み材料１２５と第２の緩和材料１２４とは分離されていないのに、歪み材料１２５と非歪み材料１２４との間の横方向の歪みは緩和層１１１によって導入される歪みと比べると、わずかな値になっている。
図２２は歪み材料１２５中に歪みデバイス１２９を形成し、緩和材料１２４中に非歪みデバイス１３１を形成する様子を示している。上述したように、歪みデバイス１２９は論理デバイスであり、非歪みデバイス１３１はＤＲＡＭである。しかし、他の電気デバイス（たとえばトランジスタやキャパシタなど）を用いてもよい。
図２３〜２７はドープ・シリコンを用いて基板１０１上に歪み材料１２５を形成する様子を示す、電気デバイス１００の断面図である。図２３に示すように、シリコン基板１０１上にパッド層１０３を形成する。次いで図２４に示すように、パッド層を貫通し、基板１０１を、基板１０１の上表面から測定した値が約０．０５〜１マイクロメートルの典型的な深さまでエッチングして凹部１０５を形成する。その後、化学的気相堆積法（ＣＶＤ:chemical vapor deposition) または他の既知のプロセスを用いて、凹部１０５の側壁および底部に（酸化物材料または窒化物材料で形成された）最適な絶縁層１０７を形成する。凹部１０５の底部から絶縁層１０７を除去するエッチング・プロセスに続いて、凹部において絶縁材料１０７から成る境界内に歪み材料１２５をエピタキシャル成長させる。その際、歪み材料１２５の上表面を基板１０１の上表面とほぼ一致させるようにする。歪み材料１２５の厚さはいわゆる「臨界厚さ」未満である。この臨界厚さはそれ未満では実質的に欠陥が形成されない、歪み層の最大厚さとして定義されている。たとえば、歪み材料１２５は炭素をドープしたシリコンである。しかし、他のドープした半導体材料を使用してもよい。たとえば、シリコン基板上にゲルマニウムをドープしたシリコンを形成することにより、圧縮歪み層を形成することができる。
図２６は次に示す事項を示している。すなわち、上述したように、パッド層１０３はドライ・エッチングまたはウエット・エッチングを用いてエッチング除去されており、基板１０１の上表面は平坦化され、歪み材料１２５、絶縁層１０７、および基板１０１の上表面群とほぼ同一の平面を形成している。このように、歪み材料１２５は凹部１０５に選択的に形成され、基板１０１の非歪み領域１２６から絶縁層１０７によって分離されている。図２７に示すように、歪み材料１２５中には歪みデバイス１２９（たとえば論理デバイス）を形成し、基板１０１の非歪み領域１２６には非歪みデバイス１３１を形成する。
図２８〜３２はドープ・シリコンを用いてシリコン基板１０１上に歪み材料１２５を形成する別の方法を示す、電気デバイス１００の断面図である。まず図２８において、処理用にシリコン基板１０１を準備する。次いで図２９において、基板１０１の上表面に炭素をドープした歪み材料１２５をエピタキシャル成長させる。歪み材料１２５の厚さはいわゆる「臨界厚さ」未満である。この臨界厚さはそれ未満では実質的に欠陥が形成されない、歪み層の最大厚さとして定義されている。たとえば、歪み材料１２５は炭素をドープしたシリコンである。しかし、他のドープした半導体材料を使用してもよい。たとえば、シリコン基板上にゲルマニウムをドープしたシリコンを形成することにより、圧縮歪み層を形成することができる。
次いで図３０において、歪み材料１２５上にパターニングしたパッド層１０３を形成する。ドープ歪み材料１２５の、パッド層１０３によって覆われていない領域をエッチング・プロセスを用いて除去することにより、非歪みシリコン基板の領域を露出させる。
次いで図３１において、基板１０１の露出した領域の上に非歪み（緩和）材料１２３をエピタキシャル成長させる。その際、非歪み材料１２３の高さを歪み層１２５の高さとほぼ同じにして、実質的に平坦な上表面を形成する。非歪み材料１２３のエピタキシャル成長は任意選択である。というのは、この実施形態では歪み材料１２５がきわめて薄い（たとえば１００ナノメートル未満）からである。その後、図３２に示すように、パッド層１０３をエッチングして除去した後、歪み材料１２５中に歪みデバイス１２９を形成する。緩和材料１２３中には非歪みデバイス１３１を形成する。あるいは、緩和材料１２３を使用していない場合には、基板１０１の非歪み領域に非歪みデバイス１３１を形成する。この場合にも、歪み材料１２５が隣接する緩和材料１２３と接触しうるようにしても通常、問題は生じない。なぜなら、両材料によって導入される横方向の歪みは歪み材料１２５を形成しているドープした半導体材料によって導入される歪みよりもはるかに小さいからである。たとえば、歪み材料１２５は炭素をドープしたシリコンである。しかし、他のドープした半導体材料を使用してもよい。たとえば、シリコン基板上にゲルマニウムをドープしたシリコンを形成することにより、圧縮歪み層を形成することができる。
図３３は引っ張り歪み材料１２５Ａ、圧縮歪み材料１２５Ｂ、および非歪み材料１２３をそれぞれ備えた電気デバイス１００を示す断面図である。図示するように、これらの材料の各々は上述した手法の組み合わせを用いて基板１０１の表面に形成する。接合１３３において導入される横方向の歪みは格子不整合１２７Ａおよび格子不整合１２７Ｂによってそれぞれ導入される垂直方向の歪みに比してきわめて小さい。あるいは、これらの層群を絶縁材料によって分離してもよい。一実施形態では、引っ張り歪み材料１２５Ａはシリコン上に形成した炭素をドープしたシリコン層であり、圧縮歪み材料１２５Ｂはシリコン上に形成したゲルマニウムをドープしたシリコン層である。あるいは、引っ張り歪み材料１２５ＡはＳｉＧｅ緩衝層（図示せず）上に形成したシリコン層であり、圧縮歪み材料１２５ＢはＳｉＣ緩衝層（図示せず）上に形成したシリコン層である。たとえば層として示したが、緩和層１２３は上述するとともに、図３１と図３２を参照して説明したように、基板１０１の緩和した上表面であってもよい。たとえばこれらの層群の厚さを同一であるように示したが、それらの厚さは必ずしも同一でなくともよい。
図１〜３３は製造方法をも表すことができる、ということを理解すべきである。いずれにしても、図３４〜３９は本発明の様々な側面による装置の様々な製造方法を示している。ここでは逐次的参照番号を参照して説明するが、各方法の工程群は任意の順番で実行することができる。層を除去して凹部を形成するプロセス、層を形成するプロセス、および、他のプロセスは既知の任意の製造方法によって提供される。たとえば、ここで説明する製造プロセスは次に示すものを含むが、それらに限定されない。すなわち、化学的気相堆積法（ＣＶＤ:chemical vapor deposition) 、超高真空化学的気相堆積法（ＵＨＶＣＶＤ:ultra-high vacuum chemical vapor deposition）、反応性イオン・エッチング（ＲＩＥ:reactive ion etching)、電界エッチング、プラズマ・エッチング、ドライ・エッチングなどである。イオン・エッチングとは高エネルギのイオン化粒子を用いて固体または液体の基板の領域（群）を選択的に衝撃することにより不所望の材料を除去するプロセスのことである。プラズマ・エッチングは多くの場合、微細電子回路の製造において使用され、プラズマ中において反応種を生成し、それらの反応種を用いて不所望の材料を選択的に除去するものである。
図３４は本発明の一実施形態に従って電気デバイス１００を製造する典型的な方法を示すフローチャートを示す図である。ステップ３４０１において、パッド層で覆われた基板中に凹部をパターニングし形成する。ステップ３４０３において、凹部の側壁と底部に絶縁層を任意選択で形成する。ステップ３４０５において、凹部の底部から絶縁層の一部分を除去して基板の一部分を露出させる。ステップ３４０７において、凹部において絶縁層から成る境界内に緩衝層を形成する。緩衝層と基板とは格子定数／格子構造が一致していない。ステップ３４０９において、緩衝層を形成するときに当該緩衝層を形成する材料の濃度をベース濃度からベンチマーク濃度まで増大させる。ステップ３４１１において、緩衝層上に緩和層を形成する。ステップ３４１３において、パッド層を剥離する。ステップ３４１５において、絶縁層から成る境界内の緩和層上に歪み材料を形成し、絶縁層から成る境界外の基板の一部分上に非歪み材料を形成する。ステップ３４１７において、歪み材料中に歪みデバイスを形成する。ステップ３４１９において、緩和材料中に非歪みデバイスを形成する。一実施形態では、緩和層を形成する材料はその底部表面の近傍において第２のベース濃度を有する。この第２のベース濃度は緩衝層の上表面の近傍のベンチマーク濃度にほぼ等しい。
図３５はは本発明の一実施形態に従って電気デバイス１００を製造する典型的な方法を示すフローチャートを示す図である。ステップ３５０１において、パッド層で覆われた基板中に凹部をパターニングし形成する。ステップ３５０３において、凹部の側壁と底部に絶縁層を形成する。ステップ３５０５において、凹部の底部から絶縁層の一部分を除去して基板の一部分を露出させる。ステップ３５０７において、凹部において絶縁層から成る境界内に緩衝層を形成する。緩衝層と基板とは格子定数／格子構造が一致しない。ステップ３５０９において、緩衝層を形成するときに緩衝層を形成する材料の濃度をベース濃度からベンチマーク濃度まで増大させる。ステップ３５１１において、緩衝層上に緩和層を形成する。ステップ３５１３において、凹部において絶縁層から成る境界内の緩和層上に歪み材料を形成する。ステップ３５１５において、パッド層を剥離する。ステップ３５１７において、基板を平坦化する。ステップ３５１９において、歪み材料中に歪みデバイスを形成する。ステップ３５２１において、緩和材料中に非歪みデバイスを形成する。一実施形態では、緩和層を形成する材料はその底面の近傍において第２のベース濃度を有する。この第２のベース濃度は緩衝層の上表面の近傍のベンチマーク濃度にほぼ等しい。
図３６は本発明の一実施形態に従って電気デバイス１００を製造する典型的な方法を示すフローチャートを示す図である。ステップ３６０１において、歪み材料上にパッド層を形成する。ステップ３６０３において、歪み材料を貫通し、その近傍に事前形成した緩和層を貫通し、緩和層の近傍に事前形成した緩衝層を貫通し、基板に接触する凹部をパターニングし、形成する。ステップ３６０５において、凹部の側壁と底部に絶縁層を形成する。ステップ３６０７において、凹部の底部から絶縁層を除去する。ステップ３６０９において、凹部において絶縁材料から成る境界内に緩和材料を形成する。ステップ３６１１において、パッド層を剥離する。ステップ３６１３において、基板を平坦化する。ステップ３６１５において、歪み材料中に歪みデバイスを形成する。ステップ３６１７において、緩和材料中に非歪みデバイスを形成する。
図３７はは本発明の一実施形態に従って電気デバイス１００を製造する典型的な方法を示すフローチャートを示す図である。ステップ３７０１において、基板上に事前形成した緩衝層上に事前形成した緩和層上にパッド層をパターニングし形成する。ステップ３７０３において、緩和層と緩衝層を貫通して凹部を形成する。ステップ３７０５において、凹部の側壁と底部に絶縁層を形成する。ステップ３７０９において、凹部において絶縁材料から成る境界内に緩和材料を形成する。ステップ３７１１において、パッド層を剥離する。ステップ３７１３において、基板を平坦化する。ステップ３７１５において、絶縁層から成る境界外において緩和層上に歪み材料を形成する。ステップ３７１７において、凹部において絶縁層から成る境界内に緩和材料を形成する。ステップ３７１９において、歪み材料中に歪みデバイスを形成する。ステップ３７２１において、緩和材料中に非歪みデバイスを形成する。
図３８はは本発明の一実施形態に従って電気デバイス１００を製造する典型的な方法を示すフローチャートを示す図である。ステップ３８０１において、パッド層によって覆われた基板中に凹部をパターニングし、形成する。ステップ３８０３において、凹部の側壁と底部に絶縁層を形成する。ステップ３８０５において、凹部の底部から絶縁層の一部分を除去し、基板の一部分を露出させる。ステップ３８０７において、凹部において絶縁層から成る境界内に歪み材料を選択的にエピタキシャル成長させる。ステップ３８０９において、パッド層を剥離する。ステップ３８１１において、歪み材料中に歪みデバイスを形成する。ステップ３８１３において、絶縁層から成る境界外において基板の緩和領域中に非歪みデバイスを形成する。この実施形態では、歪み材料は炭素をドープした材料、たとえば炭素をドープしたシリコンであるが、これに限定されない。あるいは、歪み材料はゲルマニウムをドープした材料、たとえばゲルマニウムをドープしたシリコンであるが、これに限定されない。
図３９は本発明の一実施形態に従って電気デバイス１００を製造する典型的な方法を示すフローチャートを示す図である。ステップ３９０１において、基板上に歪み材料を形成する。ステップ３９０３において、歪み材料上にパッド層を形成する。ステップ３９０５において、歪み材料の所定の領域を除去して対応する基板の部分を露出させる。ステップ３９０７において、任意選択で、露出した基板上に緩和材料を歪み材料とほぼ同じ高さに成長させる。ステップ３９０９において、パッド層を剥離する。ステップ３９１１において、歪み材料中に歪みデバイスを形成する。ステップ３９１３において、緩和領域に非歪みデバイスを形成する。この実施形態では、歪み材料は炭素をドープした材料、たとえば炭素をドープしたシリコンであるが、それに限定されない。
ＳｉＧｅを融合させて引っ張り歪み材料１２５を形成する、本発明の実施形態群を図１〜２２において説明したが、圧縮歪み材料１２５を形成する必要がある場合には、ＳｉＧｅを他の材料（たとえばＳｉＣ）で置換することができることを理解されたい。また、引っ張り歪み材料１２５はシリコン基板上に炭素をドープしたシリコンをエピタキシャル成長させることによって形成してもよい。さらに、所望の用途と必要なコストとに応じて、ＳｉＧｅを他の材料（たとえばガリウム・リン、ガリウム・ヒ素など）で置換してもよい。ここで説明したように、本発明の一実施形態に従って形成した電気デバイスは図４、１５、２１、２６、３１、３３について例示するとともに説明したように、非歪み（緩和）材料１２３、１２４、１２６を備えている。
以上、本発明の典型的な実施形態をいくつか詳細に説明したが、当業者が認識しうるように、本発明の新規な特徴と利点の多くを保持しながら、これら典型的な実施形態に対して多くの変更と変形をなしうる。
本発明の第１の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第１の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第１の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第１の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第１の実施形態による電気デバイスの最終構造を示す図でるあ。 本発明の第２の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第２の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第２の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第２の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第２の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第２の実施形態による電気デバイスの最終構造を示す図でるあ。 本発明の第３の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第３の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第３の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第３の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第３の実施形態による電気デバイスの最終構造を示す図でるあ。 本発明の第４の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第４の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第４の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第４の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第４の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第４の実施形態による電気デバイスの最終構造を示す図でるあ。 本発明の第５の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第５の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第５の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第５の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第５の実施形態による電気デバイスの最終構造を示す図でるあ。 本発明の第６の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第６の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第６の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第６の実施形態に従い電気デバイスを製造する製造工程を示す図である。 本発明の第６の実施形態による電気デバイスの最終構造を示す図でるあ。 図１〜３２に示す方法と材料の組み合わせを用いて形成する、本発明の第７の実施形態による電気デバイスの断面図である。 図１〜５に示す電気デバイスを製造する製造工程を示すフローチャートを示す図である。 図６〜１１に示す電気デバイスを製造する製造工程を示すフローチャートを示す図である。 図１２〜１６に示す電気デバイスを製造する製造工程を示すフローチャートを示す図である。 図１７〜２２に示す電気デバイスを製造する製造工程を示すフローチャートを示す図である。 図２３〜２７に示す電気デバイスを製造する製造工程を示すフローチャートを示す図である。 図２８〜３２に示す電気デバイスを製造する製造工程を示すフローチャートを示す図である。
符号の説明
１０１ 基板
１０３ パッド層
１０７ 絶縁層
１０９ 凹部の底部
１１１ 緩和層
１１３ 緩衝層
１１５ 第２のベース濃度
１１７ ベンチマーク濃度
１１９ ベース濃度
１２１ 格子不整合
１２３ 緩和材料
１２５ 歪み材料
１２７ 格子不整合
１２９ 歪みデバイス
１３１ 非歪みデバイス

Claims (41)

  1. 基板上に歪み材料および緩和材料のパターンを形成するステップと、
    前記歪み材料中に歪みデバイスを形成するステップと、
    前記緩和材料中に非歪みデバイスを形成するステップと
    を備えた
    方法。
  2. 基板上に歪み材料および緩和材料のパターンを形成する前記ステップが、さらに、
    前記基板に凹部を形成するステップであって、前記凹部は側壁を備えている、ステップと、
    前記基板と格子定数／格子構造が一致しない緩衝層を前記凹部に形成するステップと、
    前記緩衝層上に緩和層を形成するステップと、
    前記緩和層上に前記歪み材料を形成し、前記基板上に前記緩和材料を形成するステップであって、前記緩和材料は前記歪み材料と格子定数／格子構造が一致していない、ステップとを備えた、
    請求項１に記載の方法。
  3. さらに、
    前記緩衝層を形成するステップの前に、前記側壁に絶縁層を形成するステップを備えた、
    請求項２に記載の方法。
  4. 前記緩和層および前記緩衝層の各々を、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択する、
    請求項２に記載の方法。
  5. 前記緩和層および前記緩衝層の各々を、
    シリコン（Ｓｉ）、シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択する、
    請求項２に記載の方法。
  6. 前記緩衝層を形成する前記ステップが、さらに、
    前記緩衝層を形成する材料から成る複数の層を、前記緩衝層を形成する材料の濃度が前記基板の近傍のベース濃度と前記緩和層の近傍のより高いベンチマーク濃度とを有するようにエピタキシャル成長させるステップを備えた、
    請求項２に記載の方法。
  7. 前記緩和層を形成する前記ステップが、さらに、
    前記緩和層を形成する材料から成る複数の層を、前記緩和層を形成する前記材料が前記緩衝層の近傍において前記緩衝層の材料のベンチマーク濃度にほぼ等しい第２のベース濃度を有するように、エピタキシャル成長させるステップを備えた、
    請求項６に記載の方法。
  8. 基板上に歪み材料および緩和材料のパターンを形成する前記ステップが、さらに、
    前記基板上に緩衝層を形成するステップであって、前記緩衝層は前記基板と格子定数／格子構造が一致していない、ステップと、
    前記緩衝上に緩和層を形成するステップと、
    前記緩和層および前記緩衝層を貫通して凹部を形成するステップであって、前記凹部は側壁を備えている、ステップと、
    前記凹部に前記緩和材料を形成するステップと、
    前記凹部の境界の外部において前記緩和層上に前記歪み材料を形成するステップであって、前記歪み材料は前記緩和層と格子定数／格子構造が一致していない、ステップとを備えた、
    請求項１に記載の方法。
  9. さらに、
    前記凹部に前記緩和層を形成するステップの前に、前記側壁に絶縁層を形成するステップを備えた、
    請求項８に記載の方法。
  10. 前記緩和層および前記緩衝層を、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択する、
    請求項８に記載の方法。
  11. 前記緩衝層を形成する前記ステップが、さらに、
    前記緩衝層を形成する材料から成る複数の層を、前記緩衝層を形成する材料の濃度が前記基板の近傍のベース濃度と前記緩和層の近傍のより高いベンチマーク濃度とを有するようにエピタキシャル成長させるステップを備えた、
    請求項８に記載の方法。
  12. 前記緩和層を形成する前記ステップが、さらに、
    前記緩和層を形成する材料から成る複数の層を、前記緩和層を形成する前記材料が前記緩衝層の近傍において前記緩衝層の材料のベンチマーク濃度にほぼ等しい第２のベース濃度を有するように、エピタキシャル成長させるステップを備えた、
    請求項１１に記載の方法。
  13. 前記歪み材料が、炭素をドープしたシリコン、または、ゲルマニウムをドープしたシリコンから成る、
    請求項１に記載の方法。
  14. 電気デバイスを形成する方法であって、
    基板の一部分と接触させて緩衝層を形成するステップであって、前記緩衝層は前記基板と格子定数／格子構造が一致していない、ステップと、
    前記緩衝層上に緩和層を形成するステップと、
    前記緩和層の上表面に歪み材料を、前記緩和層によって前記歪み材料が引っ張り状態および圧縮状態のうちの一方の状態になるように、形成するステップと、
    前記歪み材料の近傍に非歪み材料をパターン形成するステップと
    を備えた
    方法。
  15. さらに、
    前記歪み材料中に歪みデバイスを形成するステップと、
    前記非歪み材料中に非歪みデバイスを形成するステップとを備えた、
    請求項１４に記載の方法。
  16. 前記緩和層は前記歪み材料と格子定数／格子構造が一致しない材料から成っている、
    請求項１４に記載の方法。
  17. 前記緩衝層を、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択する、
    請求項１４に記載の方法。
  18. 前記緩衝層を形成する前記ステップが、さらに、
    前記緩衝層を形成する材料から成る複数の層を、前記緩衝層を形成する材料の濃度が前記基板の近傍のベース濃度と前記緩和層の近傍のより高いベンチマーク濃度とを有するようにエピタキシャル成長させるステップを備えた、
    請求項１４に記載の方法。
  19. 前記緩和層を、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択する、
    請求項１４に記載の方法。
  20. 前記歪み材料が、炭素またはゲルマニウムをドープした半導体材料である、
    請求項１に記載の方法。
  21. 基板上に形成された歪み材料および緩和材料のパターンと、
    前記基板上に形成され、前記基板と格子定数／格子構造が一致していない緩衝層と、
    前記緩衝層上に形成された緩和層であって、前記緩和層の上表面には引っ張り状態および圧縮状態のうちの一方の状態にある前記歪み材料が設けられている、緩和層とを備え、
    前記緩和層は前記歪み材料と格子定数／格子構造が一致していない材料から成り、
    前記緩衝層を形成する材料は濃度が前記基板の近傍におけるベース濃度から前記緩和層の近傍におけるベンチマーク濃度まで増大している
    電気デバイス。
  22. さらに、
    前記基板中に形成されるとともに前記緩衝層を囲む凹部であって、前記凹部は側壁を備えている、凹部を備えた、
    請求項２１に記載の電気デバイス。
  23. さらに、
    前記側壁上に形成された絶縁層を備えた、
    請求項２２に記載の電気デバイス。
  24. 前記緩和層および前記緩衝層が、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択されている、
    請求項２１に記載の電気デバイス。
  25. 前記緩和層を形成する材料が、前記緩衝層の近傍において前記ベンチマーク濃度にほぼ等しい第２のベース濃度を有する、
    請求項２１に記載の電気デバイス。
  26. 前記絶縁層を形成する材料が酸化物および窒化物のうちの一方である、
    請求項２３に記載の電気デバイス。
  27. 前記基板の一部分が、前記緩和材料を形成しているとともに、前記絶縁層から成る境界の外部に位置している、
    請求項２３に記載の電気デバイス。
  28. さらに、
    前記歪み材料中に形成された歪みデバイスと、
    前記緩和材料中に形成された非歪みデバイスとを備えた、
    請求項２１に記載の電気デバイス。
  29. 前記緩和材料は前記凹部において前記絶縁層から成る境界内に形成されている、
    請求項２３に記載の電気デバイス。
  30. 前記緩和層および前記緩衝層の各々は、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択されている、
    請求項２９に記載の電気デバイス。
  31. 基板上に形成された歪み材料および緩和材料のパターンと、
    前記歪み材料中に形成された第１のデバイスと、
    前記緩和材料中に形成された第２のデバイスと
    を備えた
    電気デバイス。
  32. さらに、
    前記基板の一部分と接触して形成された緩衝層であって、前記緩衝層は前記基板とは格子定数／格子構造が一致していない、緩衝層と、
    前記緩衝層上に形成された緩和層と、
    前記緩和層の上表面に形成された歪み材料であって、前記緩和層によって前記歪み材料は引っ張り状態および圧縮状態のうちの一方の状態になっている、歪み材料と、
    前記歪み材料の近傍にパターン形成された非歪み材料とを備えた、
    請求項３１に記載の電気デバイス。
  33. 前記歪み材料中に形成された前記第１のデバイスは論理デバイスであり、前記緩和材料中に形成された前記第２のデバイスは欠陥の影響を受けやすいデバイスである、
    請求項３１に記載の電気デバイス。
  34. 前記緩和材料が、前記歪み材料と格子定数／格子構造が一致していない材料から成る、
    請求項３２に記載の電気デバイス。
  35. 前記緩衝層および前記緩和層が、
    シリコン・カーボン（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ＡｌX1ＧａX2ＩｎX3ＡｓY1ＰY2ＮY3ＳｂY4（ただし、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３、およびＹ４は相対比率を表し、各々は「０」以上であり、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（「１」は合計相対モル量）である）、および、ＺｎA1ＣｄA2ＳｅB1ＴｅB2（ただし、Ａ１、Ａ２、Ｂ１、およびＢ２は相対比率を表し、各々は「０」以上であり、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（「１」は合計相対モル量）である）から成る群
    から選択されている、
    請求項３２に記載の電気デバイス。
  36. 前記緩衝層を形成する材料の濃度が、前記基板の近傍のベース濃度から前記緩和層の近傍のベンチマーク濃度まで増大している、
    請求項３２に記載の電気デバイス。
  37. 前記歪み材料が、炭素をドープした半導体材料、または、ゲルマニウムをドープした半導体材料である、
    請求項３２に記載の電気デバイス。
  38. さらに、
    前記歪み材料および前記緩和材料の近傍に形成された第２の歪み材料であって、それぞれ、前記歪み材料は引っ張り状態または圧縮状態にあり、前記第２の歪み材料は圧縮状態または引っ張り状態にある、第２の歪み材料を備えた、
    請求項３１に記載の電気デバイス。
  39. 前記歪み材料が、炭素をドープした材料、または、ゲルマニウムをドープした材料である、
    請求項３１に記載の電気デバイス。
  40. さらに、
    前記基板中に形成された凹部であって、前記凹部は側壁を備え、前記側壁から成る境界内には前記歪み材料が形成されており、前記歪み材料は炭素をドープした材料、または、ゲルマニウムをドープした材料である、凹部を備えた、
    請求項３１に記載の電気デバイス。
  41. 前記側壁は絶縁層を備え、前記歪み材料は前記絶縁層から成る境界内に形成されている、
    請求項４０に記載の電気デバイス。
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