JP5891597B2 - 半導体基板または半導体装置の製造方法 - Google Patents

Description

本発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ ｏｎ Ｎｏｔｈｉｎｇ)構造をもつ半導体基板または半導体装置の製造方法に係わり、特にＳＯＮ構造を作製する際に半導体基板表面にホールを配置する技術に関するものである。

近年、ＤＲＡＭ等の電子デバイスにおいて、より一層の高速化や、省電力化が求められている。高速化や省電力化を実現するための一つの手段として、通常用いられているシリコン基板の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることがあげられる。中でも、半導体基板中に誘電率1である空洞を平板状に設ける究極のＳＯＩ構造が、ＳＯＮ構造として注目されている。

このＳＯＮ構造の作製方法として、シリコンの表面マイグレーションを利用した方法が発表されている（特許文献１、２）。この方法は、シリコン基板を水素雰囲気中や高真空中で熱処理することで、シリコン原子の表面拡散にて、原子レベルで表面を平坦化できることを利用したものである。

この工程の概略図を図６に示す。まず、図６（ａ）に示すように、シリコン基板１の表面にマスク材２をマスクとして複数のホール４を異方性エッチングにて形成する。次に、図６（ｂ）に示すように、この基板表面に、例えば水素雰囲気中で１１５０℃のアニール処理を行うことで、マイグレーション効果により、まず、各ホール４の開口部が閉じ始める。続けてアニール処理を行うと、複数の空洞５が形成され、さらに各空洞５が一体化される。その結果として、図６（ｃ）に示すようにシリコン基板１中に平板状空洞６が存在するＳＯＮ構造が形成される。

ここで、平板状空洞６が形成されるか否かは、初期のホールのレイアウトによって決まる（特許文献１）。

特開２００１−１４４２７６号公報 特開２００３−０９５７９７号公報

特許文献１に記載の方法では、ホール４とホール４の最短の周期をＤ（以下周期Ｄとも記す）、ホール４の開口面の面積と同じ面積を有する円の半径をＲ（以下ホール半径Ｒとも記す）とした場合、Ｄ＜４Ｒ・・・（１）のときに、平板状空洞６が形成されるとしている。ホール４とホール４の最短の距離をＳ（以下距離Ｓとも記す）すると、Ｄ＝２Ｒ＋Ｓ・・・（２）であるから、Ｓ＜２Ｒ・・・（３）のときに平板状空洞６が形成されることになる。この式（３）を満たすためには、距離Ｓが小さければ小さいほど、またホール半径Ｒが大きければ大きいほど良いということになる。しかし、実際には、上記の式３を満たすだけでは平板状空洞６が形成されず、平板状空洞６を形成するホール半径Ｒと距離Ｓには適正値が存在することが分かった。上記の式３を満たしても距離Ｓが適性値よりも小さい場合、またはホール半径Ｒが適性値よりも大きくなる場合、平板状空洞６は形成されない。このように、平板状空洞６が形成されるためのホール半径Ｒと、距離Ｓのプロセスマージンが狭いことがプロセス上の課題となっている。特に、ホール半径Ｒを小さくすることは、マスク材２を形成するためのフォトプロセス、マスク材２およびホール４形成のためエッチングプロセス制御の観点から、ホール半径Ｒとホールの深さの精度、均一性を達成することが困難となる。

以上より、本発明の課題は、プロセスマージンが広く信頼性の高い半導体基板または半導体装置の製造方法を提供することにある。

上記の問題に鑑みて、発明者は鋭意検討した結果、半導体基板表面に複数のホールを形成した後、非酸化性雰囲気でアニール処理を行い平板状空洞を形成する際に、ホールの開口部が閉じる前に半導体のソースガスの供給を行うものとする。

シリコン基板の場合、半導体のソースガスとして、ジクロロシラン、トリクロロシランまたはモノシランを供給することで、シリコンをエピタキシャル成長させることにより補い、平板状空洞を形成する。

半導体基板に平板状空洞を形成するためのホールレイアウトにおいて、ホール半径Ｒをより大きくでき、また距離Ｓをより小さくできるため、ホール半径Ｒまたは距離Ｓのプロセスマージンを広げることができ、信頼性の高い半導体基板または半導体装置の製造方法を提供することができる。

この発明における製造工程を示す断面模式図であり、図１（ｃ）は、図１（ｄ）のＡ−Ａ´線における断面である。 この発明における製造工程を示す断面模式図であり、図２（ａ）は図１（ｃ）に続く工程を示す図である。 平板状空洞が形成されない場合の製造工程を示す断面模式図である。 ホールの平面配置を示す平面模式図である。 平板状空洞を備えた圧力センサ素子の模式断面図である。 ＳＯＮ構造の製造工程を示す断面模式図である。

以下、図面を参照して本発明の実施の形態について説明する。
以下、本発明の実施の形態を説明する。
図１および図２は、本発明の実施形態に係わる半導体基板の形成方法を示す断面図であり、同図１（ｄ）のＡ−Ａ´線における断面図が図１（ｃ）に対応し、図１（ｄ）のＢ−Ｂ´線における断面図が図２（ｃ）に対応する。図１（ｄ）において、Ｓはホール間の最短距離、Ｒはホール半径を示し、点線は、平板状空洞を示す。

まず、図１（ａ）に示すように、単結晶のシリコン基板１上にマスク材２を形成し、その上にフォトレジストパターン３を形成する。
マスク材２は、ホール形成のための異方性エッチングにおいて、シリコンとの選択比の高い材料が好ましく、例えばシリコン基板１を熱酸化して形成した熱酸化膜を用いる。

次に、図１（ｂ）に示すように、フォトレジストパターン３をマスクとして、異方性エッチング例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、マスク材２にフォトレジストパターン３のパターンを転写する。

次に、図１（ｃ）に示すように、フォトレジストパターン３を灰化して剥離した後、マスク材２をマスクとして異方性エッチング例えばＲＩＥによりシリコン基板１の表面に複数のホール４を２次元的に配列形成する。２次元的な配置形状は、図４（ａ）に記載のように６０°配置としてもよいし、図４（ｂ）のように正方配置としてもよい。

次に、マスク材２を除去した後、減圧下の非酸化性雰囲気、例えば１１５０℃、１０Ｔｏｒｒの１００％水素雰囲気中にてアニール処理を行うことにより、ホール４の形状は、図２（ａ）のようになる。このとき、シリコンソースガスであるジクロロシラン（ＳｉＨ₂Ｃｌ₂、トリクロロシラン（ＨＳｉＣｌ₃）またはモノシラン（ＳｉＨ₄）を供給する。シリコンソースガスを供給することでシリコンがエピタキシャル成長することにより補われ、図２（ｂ）に示すように、各ホール４の開口部が閉ざされて空洞５が形成される。さらにアニール処理を継続することで、図２（ｃ）に示すように、各ホール４にて形成された空洞５同士が一体化し、シリコン基板１の内部に一つの平板状空洞６が形成される。

非酸化性雰囲気としては、１００％水素雰囲気、水素と希ガスの混合雰囲気、Ａｒなどの希ガス雰囲気で行うことができる。また、また圧力を１０Ｔｏｒｒとしたが、大気圧でも減圧下でも処理は可能である。しかし、大気圧下では処理時間が長くなる。減圧下で行う場合は、例えば１０Ｔｏｒｒ〜６０Ｔｏｒｒが望ましい。また、ここではアニール温度を１１５０℃したが、アニール温度はそれよりも低くても良く、１０００℃〜１１５０℃が好ましい。

シリコンソースガスとして、ジクロロシランを供給する場合は、１００ｓｃｃｍ〜４００ｓｃｃｍの範囲の流量から適宜選択することができる。トリクロロシランを供給する場合は、１ｓｌｍ〜３ｓｌｍの範囲の流量から適宜選択することができる。また、モノシランを供給することも可能である。

シリコンソースガスの供給を開始するタイミングとしては、アニール処理と同時から６００ｓｅｃ以内に行うことが望ましい。理由は、６００ｓｅｃを越えると図３（ｂ）のようにシリコンが変形してしまうことが考えられるためである。

シリコンソースガスの供給を停止するタイミングとしては、図１（ｅ）に示すように、ホール４の開口部が閉じるまで供給することが望ましい。しかし、平板状空洞６の平面形状や平面積の大きさによって適宜変えることができる。例えば、平面形状が略正方形の場合、一辺の長さが大きくなるに従い、平板状空洞６の上のシリコン層７にクラックが入りやすくなる。よって、図２（ｂ）のように複数の空洞５が１つにつながった後も、シリコンをエピタキシャル成長させることが望ましい。これにより、平板状空洞６の上層のシリコン層の厚さが厚くなる。平板状空洞６の上部のシリコン層７の膜厚としては、平板状空洞６の上のシリコン層７にクラックが入らない程度に厚くすることが望ましい。

また、シリコンソースガスの供給と同時にＰＨ₃（フォスヒィン）などを供給することにより平板状空洞６上にｎ型のシリコン層７を形成することができる。また、シリコンソースガスの供給と同時にＢ₂Ｈ₆（ジボラン)などを供給することにより平板状空洞６上にｐ型のシリコン層７を形成することができる。

以上では、シリコンからなる基板について記載したが、他の半導体においても適用可能である。例えば、ＳｉＣ基板の場合は、特許文献２に記載のようにホールを形成し、アニール処理の際には、例えば、ＳｉＨ₄とプロパン（Ｃ₃Ｈ₈）を供給すればよい。また、平板状空洞６の上にｎ型の半導体層を形成する場合は、窒素を供給しながらアニールすればよく、平板状空洞６の上にｐ型の半導体層を形成する場合は、ＴＭＡ（トリメチルアルミニウム）を供給すればよい。

[実施例１]
１つの平面形状が２８μｍ×７μｍである平板状空洞６を、１つのシリコン基板１（ウエハ）内に２０００個作製した。

まず、図１（ａ）に示すように、単結晶のシリコン基板１を熱酸化し熱酸化膜からなるマスク材２を形成し、その上にフォトレジストパターン３を形成する。
次に、図１（ｂ）に示すように、フォトレジストパターン３をマスクとして、異方性エッチング、例えばＣＦ₄、ＣＨＦ₃、Ａｒを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、マスク材２にフォトレジストパターン３のパターンを転写する。

次に、図１（ｃ）に示すように、フォトレジストパターン３を灰化して剥離した後、マスク材２をマスクとして、異方性エッチング、例えばＳＦ₆、Ｏ₂，Ｂｒを用いたＲＩＥによりシリコン基板１の表面に複数のホール４を２次元的に配列形成する。

ここで、ホール半径Ｒは０．５５μｍ（２Ｒ＝１．１μｍ）、距離Ｓは０．３μｍ（Ｄ＝１．４μｍ）、深さＴは５μｍとする。ホール４の平面レイアウトは、図１（ｄ）に示すように正方配置とした。

次に、マスク材２を除去した後、エピタキシャル装置にシリコン基板１を入れ、１００％水素雰囲気中で、１１５０℃、１０Ｔｏｒｒの条件にて高温アニールを３０分間行った。このとき、アニール処理開始から５分後にジクロロシランを３００ｓｃｃｍの流量で供給を開始し３０秒間供給した後、供給を停止した。図２（ｂ）に示すように、各ホール４の開口面が閉ざされて空洞５が形成され、さらにアニール処理を継続することで、図２（ｃ）に示すように、各ホール４にて形成された空洞５同士が一体化し、シリコン基板の内部に一つの平板状空洞６が形成された。平板状空洞６の上のシリコン層の厚さは約２μｍであった。

[実施例２]
ホール半径Ｒは０．７０μm（２Ｒ＝１．４μｍ）、距離Ｓは０．１μｍ（Ｄ＝１．５μｍ）、深さＴは５μｍとした点、形成する平板状空洞６の平面形状を一辺が３００μｍとした点、ジクロロシランの供給時間を６分間とした点、および、平板状空洞６を１０００個作製した点、以外は実施例１と同様に平板状空洞６を形成した。

この場合も、実施例１と同様に図２(ｃ)のように平板状空洞６が形成された。
また、エピタキシャル装置から取り出したシリコン基板１を光学顕微鏡により検査したところ、平板状空洞６の上のシリコン層７にクラックが入ったものは無かった。

図５は、平板状空洞を備えた圧力センサ素子の模式断面図である。この圧力センサは圧力を応力として感知し電気信号へ変換する素子である。
この圧力センサ素子２０は、ｎ型ウェル領域２１に配置されるｐチャネルＭＯＳＦＥＴ２２、ｐ型ウェル領域２３に配置されるｎチャネルＭＯＳＦＥＴ２４、ｎ型ウェル領域２５に配置されるｎ型の拡散領域からなるゲージ２６、ＬＯＣＯＳ酸化膜２７、層間絶縁膜２８、アルミ配線２９および表面保護膜３０を備えた半導体装置である。実施例２において１０００個形成したシリコン基板１に図５に示した圧力センサ素子２０を形成した。平板状空洞６の上のシリコン層７にクラックが入ったものは無かった。

この例では、半導体装置として、圧力センサ素子について説明したが、平板状空洞６上のシリコン層７にＭＯＳデバイスなどの半導体素子を形成し、平板状空洞６を絶縁分離領域として用いる半導体装置としてもよい。

[実施例３]
実施例２において、ジクロロシランの供給を３０秒間だけ行った後供給を止めた以外は同様に行った。

エピタキシャル装置から取り出したシリコン基板１を光学顕微鏡により検査したところ、１０００個全てのシリコン層７がつぶれていた。
[比較例1]
実施例１において、ジクロロシランを供給しない以外は同様に行った。

処理装置から取り出したシリコン基板１を光学顕微鏡により検査したところ１つも平板状空洞６が形成されなかった。
[比較例２]
実施例２において、ジクロロシランを供給しない以外は同様に行った。

１０００個のうち一つも平板状空洞６が形成されなかった。
図３は、平板状空洞が形成されない場合の製造工程を示す断面模式図であり、図３（ａ）、（ｂ）は、要部模式図であり、同図（ｃ）は、同図(ｂ)と同様の工程途中における上方から撮影したＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）写真である。図３（ｂ）は図２（ｂ）に対応するものであり、比較例１、２の場合は、図２（ｂ）のような形状にならず、図３（ｂ）に示すように、シリコンがホール４から飛び出る変異部８が発生した。このような状態になってしまったものはアニール処理を続けても平板状空洞６は形成されなかった。

本発明のように、ホール半径Ｒを大きくできることによる利点は、フォトレジストパターン３を形成するフォトプロセスにおけるホール半径Ｒおよび距離Ｓの寸法ばらつきの低減、ホール形成時のエッチングにおけるホール半径Ｒおよび距離Ｓの寸法ばらつきの低減、ホールの深さばらつきの低減である。

１ シリコン基板
２ マスク材
３ フォトレジストパターン
４ ホール
５ 空洞
６ 平板状空洞
７ シリコン層
８ 変異部
２０ 圧力センサ素子
２１、２５ ｎ型ウェル領域
２２ ｐチャネルＭＯＳＦＥＴ
２３ ｐ型ウェル領域
２４ ｎチャネルＭＯＳＦＥＴ
２６ ゲージ
２７ ＬＯＣＯＳ酸化膜
２８ 層間絶縁膜
２９ アルミ配線
３０ 表面保護膜

Claims (4)

1. 半導体基板の表面からホールを複数形成する工程と、
   前記ホールを形成した前記半導体基板の表面を非酸化性雰囲気にてアニール処理により、前記半導体基板の内部に平板状空洞を形成する空洞形成工程と、を備えた半導体基板の製造方法において、
   前記平板状空洞形成工程において、前記ホールの開口部が閉じる前に前記半導体のソースガスを供給することを特徴とする半導体基板の製造方法。
2. 前記半導体がシリコンであり、前記半導体のソースガスは、ジクロロシラン、もしくはトリクロロシラン、もしくはモノシランであることを特徴とする請求項１に記載の半導体基板の製造方法。
3. 前記半導体基板の表面におけるホール開口部が全て塞がった後前記半導体のソースガスの供給を止めることを特徴とする請求項１または２に記載の半導体基板の製造方法。
4. 請求項１ないし３に記載の半導体基板の前記平板状空洞の上の半導体領域に半導体素子を形成することを特徴とする半導体装置の製造方法。