CN109384195B - 一种基于深槽腐蚀的空腔形成方法 - Google Patents

一种基于深槽腐蚀的空腔形成方法 Download PDF

Info

Publication number
CN109384195B
CN109384195B CN201710692827.7A CN201710692827A CN109384195B CN 109384195 B CN109384195 B CN 109384195B CN 201710692827 A CN201710692827 A CN 201710692827A CN 109384195 B CN109384195 B CN 109384195B
Authority
CN
China
Prior art keywords
semiconductor substrate
cavity
array
grooves
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710692827.7A
Other languages
English (en)
Other versions
CN109384195A (zh
Inventor
苏佳乐
夏长奉
周国平
张新伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Priority to CN201710692827.7A priority Critical patent/CN109384195B/zh
Priority to US16/646,946 priority patent/US20200243342A1/en
Priority to KR1020207007253A priority patent/KR20200051637A/ko
Priority to JP2020520014A priority patent/JP2021508604A/ja
Priority to PCT/CN2018/100330 priority patent/WO2019034028A1/zh
Publication of CN109384195A publication Critical patent/CN109384195A/zh
Application granted granted Critical
Publication of CN109384195B publication Critical patent/CN109384195B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L9/00—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means
    • G01L9/0041—Transmitting or indicating the displacement of flexible diaphragms
    • G01L9/0042—Constructional details associated with semiconductive diaphragm sensors, e.g. etching, or constructional details of non-semiconductive diaphragms
    • G01L9/0045—Diaphragm associated with a buried cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00388—Etch mask forming
    • B81C1/00404—Mask characterised by its size, orientation or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate

Abstract

本发明提供一种基于深槽腐蚀的空腔形成方法，包括：提供半导体衬底，对所述半导体衬底进行所述深槽腐蚀，以在所述半导体衬底中形成由多个槽构成的阵列，所述阵列中的最外围的槽之间的间距大于所述阵列中的其余的槽之间的间距；对所述半导体衬底进行退火处理，以在所述半导体衬底中形成空腔。根据本发明，可以减小管芯面积，降低工艺难度并减少成本。

Description

一种基于深槽腐蚀的空腔形成方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种基于深槽腐蚀的空腔形成方法。
背景技术
压力传感器的空腔形成方法有如下几种：1)从背面KOH腐蚀形成空腔；2)绝缘体上硅空腔(cavity-SOI)工艺；3)外延空腔工艺。KOH腐蚀工艺从背面做深槽腐蚀，由于KOH腐蚀的深槽有54度角度，所以管芯的面积比实际需求的要大，因此单片产出的管芯数少，成本高。cavity SOI工艺，空腔通过干法腐蚀，管芯面积大大缩小，单片产出管芯数比KOH腐蚀工艺要多，但是因为需要做Si-Si键合，工艺成本高而且产出周期长。外延空腔工艺是表面工艺，工艺过程是先刻深槽，然后通过长外延将顶部封口，工艺过程相比于cavity SOI工艺简单，而且成本低，但由于外延长的硅是多晶硅，所以压阻膜的质量没有单晶硅的质量好。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种基于深槽腐蚀的空腔形成方法，包括：提供半导体衬底，对所述半导体衬底进行所述深槽腐蚀，以在所述半导体衬底中形成由多个槽构成的阵列，所述阵列中的最外围的槽之间的间距大于所述阵列中的其余的槽之间的间距；对所述半导体衬底进行退火处理，以在所述半导体衬底中形成空腔。
在一个示例中，在形成所述空腔之后所述方法还包括：在所述半导体衬底上形成外延材料层。
在一个示例中，通过外延生长工艺形成所述外延材料层。
在一个示例中，所述外延材料层的厚度为10.0微米-50.0微米。
在一个示例中，所述槽的特征尺寸为0.5微米-1.0微米，腐蚀深度为1.0微米-20.0微米，间距为0.5微米-1.0微米。
在一个示例中，所述槽的形貌为圆形或方形。
在一个示例中，在非氧气环境下实施所述退火。
在一个示例中，所述退火的温度为高于800℃。
在一个示例中，通过改变构成所述阵列的槽之间的间距的大小，在实施所述退火处理之后，形成具有不同特征尺寸的单一空腔。
在一个示例中，构成所述半导体衬底的材料中含有硅。
根据本发明，可以减小管芯面积，降低工艺难度并减少成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为根据现有的空腔形成工艺依次实施的步骤所分别获得的器件的示意性剖面图；
图2A-图2C为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为图2A中示出的槽201的俯视图；
图4(a)-图4(b)为在图3中示出的槽201的间距D1＝D2和D1＞D2的情况下分别形成的空腔的示意图；
图5为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
现有的成本较低的硅空腔形成工艺一般包括如下实施步骤：
首先，如图1A所示，提供硅衬底100，硅衬底100中掺杂有p-杂质，通过离子注入工艺在硅衬底100的上部形成n+杂质注入区101。在硅衬底100上形成具有离子注入窗口图案的掩膜之后，通过离子注入工艺在硅衬底100的上部形成n+杂质注入区101，然后，通过剥离工艺去除所述具有离子注入窗口图案的掩膜。
接着，如图1B所示，将硅衬底100浸入浓HF溶液里并在硅衬底100表面加电压通电流，n+杂质注入区101形成孔径比较小的多孔硅，n+杂质注入区101下方的p-掺杂区域形成孔径比较大的多孔硅。
接着，如图1C所示，将硅衬底100从浓HF溶液中取出，在氢气环境下高温退火，在n+杂质注入区101形成的多孔硅融合在一起，而在n+杂质注入区101下方的p-掺杂区域形成的多孔硅形成空腔102。
接着，如图1D所示，在硅衬底100表面外延生长一定厚度的硅层103以满足产品要求。
上述工艺的主要缺点是需要将硅片浸入浓HF中并通电，工艺复杂而且危险，需要使用专门的设备和工艺，成本高。
为了解决现有的硅空腔形成工艺所存在的不足之处，如图5所示，本发明提供了一种基于深槽腐蚀的空腔形成方法，该方法包括:
在步骤501中，提供半导体衬底，对半导体衬底进行深槽腐蚀，以在半导体衬底中形成由多个槽构成的阵列，所述阵列中的最外围的槽之间的间距大于所述阵列中的其余的槽之间的间距；
在步骤502中，对半导体衬底进行退火处理，以在半导体衬底中形成空腔。
根据本发明提出的基于深槽腐蚀的空腔形成方法，可以减小管芯面积，降低工艺难度并减少成本。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例]
参照图2A-图2C，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料中含有硅，例如未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
接下来，对半导体衬底200进行深槽腐蚀，以在半导体衬底200中形成由多个槽201构成的阵列。作为示例，先在半导体衬底200上形成具有所述阵列图案的掩膜层，再以所述掩膜层为掩膜，蚀刻半导体衬底200以在半导体衬底200中形成由多个槽201构成的阵列，所述蚀刻为常规的干法蚀刻，然后，采用常规的剥离工艺去除所述掩膜层。
槽201的特征尺寸为0.5微米-1.0微米，腐蚀深度为1.0微米-20.0微米，间距为0.5微米-1.0微米。槽201的形貌可以是如图3所示的圆形，也可以是方形或者其它形状。作为示例，如果槽201的形貌为圆形，其特征尺寸是指直径，如果槽201的形貌为方形，其特征尺寸是指对角线。
接着，如图2B所示，对半导体衬底200进行退火处理，以在半导体衬底200中形成空腔202。作为示例，在非氧气环境下(例如在氢气、氮气等环境下)实施所述退火，所述退火的温度为高于800℃。由于高温和非氧气的环境，半导体衬底200中的硅原子发生迁移，最终形成空腔202。
如图3所示，当所述阵列中的最外围的槽201之间的间距D1与所述阵列中的其余的槽201之间的间距D2等同时，在最终形成的空腔202的边缘处会形成如图4(a)所示的缺口204。
为了避免在最终形成的空腔202的边缘处形成如图4(a)所示的缺口204，本发明将所述阵列中的最外围的槽201之间的间距D1设置为大于所述阵列中的其余的槽201之间的间距D2，在实施上述退火处理之后，如图4(b)所示，在最终形成的空腔202的边缘处未形成如图4(a)所示的缺口204。
此外，通过改变构成所述阵列的槽201之间的间距D2的大小，在实施上述退火处理之后，可以形成具有不同特征尺寸的单一空腔202。间距D2和D1均在0.5微米-1.0微米的范围内变化，间距D2越大，退火处理的温度越高，退火处理的持续时间不超过20min。改变间距D2的同时，需调整间距D1，使D1大于D2，以确保在最终形成的空腔202的边缘处不形成如图4(a)所示的缺口204。
接着，如图2C所示，在半导体衬底200上形成外延材料层203，以满足产品的要求，外延材料层203构成材料中含有硅。作为示例，通过常规的外延生长工艺形成外延材料层203，外延材料层203的厚度为10.0微米-50.0微米，确保空腔202上方具有一定厚度的膜层以作为压力传感器的压阻膜。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤。与现有工艺相比，根据本发明提出的基于深槽腐蚀的空腔形成方法，可以减小管芯面积，与现有的CMOS工艺兼容，无需增加新的设备，从而降低工艺难度并减少成本。
可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
作为示例，在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺(BEOL)之前形成的器件，在此并不对前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底200中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。
作为示例，栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极介电层和栅极材料层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种基于深槽腐蚀的空腔形成方法，其特征在于，包括：
提供半导体衬底，对所述半导体衬底进行所述深槽腐蚀，以在所述半导体衬底中形成由多个槽构成的阵列，所述阵列中的最外围的槽之间的间距大于所述阵列中的其余的槽之间的间距；
对所述半导体衬底进行退火处理，以在所述半导体衬底中形成空腔。
2.根据权利要求1所述的方法，其特征在于，在形成所述空腔之后所述方法还包括：
在所述半导体衬底上形成外延材料层。
3.根据权利要求2所述的方法，其特征在于，通过外延生长工艺形成所述外延材料层。
4.根据权利要求2或3所述的方法，其特征在于，所述外延材料层的厚度为10.0微米-50.0微米。
5.根据权利要求1所述的方法，其特征在于，所述槽的特征尺寸为0.5微米-1.0微米，腐蚀深度为1.0微米-20.0微米，间距为0.5微米-1.0微米。
6.根据权利要求1所述的方法，其特征在于，所述槽的形貌为圆形或方形。
7.根据权利要求1所述的方法，其特征在于，在非氧气环境下实施所述退火。
8.根据权利要求1或7所述的方法，其特征在于，所述退火的温度为高于800℃。
9.根据权利要求1所述的方法，其特征在于，通过改变构成所述阵列的槽之间的间距的大小，在实施所述退火处理之后，形成具有不同特征尺寸的单一空腔。
10.根据权利要求1所述的方法，其特征在于，构成所述半导体衬底的材料中含有硅。
CN201710692827.7A 2017-08-14 2017-08-14 一种基于深槽腐蚀的空腔形成方法 Active CN109384195B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201710692827.7A CN109384195B (zh) 2017-08-14 2017-08-14 一种基于深槽腐蚀的空腔形成方法
US16/646,946 US20200243342A1 (en) 2017-08-14 2018-08-14 Method of forming cavity based on deep trench erosion
KR1020207007253A KR20200051637A (ko) 2017-08-14 2018-08-14 깊은 홈 에칭에 기초한 캐비티 형성 방법
JP2020520014A JP2021508604A (ja) 2017-08-14 2018-08-14 深溝エッチングに基づくキャビティ形成方法
PCT/CN2018/100330 WO2019034028A1 (zh) 2017-08-14 2018-08-14 一种基于深槽腐蚀的空腔形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710692827.7A CN109384195B (zh) 2017-08-14 2017-08-14 一种基于深槽腐蚀的空腔形成方法

Publications (2)

Publication Number Publication Date
CN109384195A CN109384195A (zh) 2019-02-26
CN109384195B true CN109384195B (zh) 2020-08-14

Family

ID=65362388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710692827.7A Active CN109384195B (zh) 2017-08-14 2017-08-14 一种基于深槽腐蚀的空腔形成方法

Country Status (5)

Country Link
US (1) US20200243342A1 (zh)
JP (1) JP2021508604A (zh)
KR (1) KR20200051637A (zh)
CN (1) CN109384195B (zh)
WO (1) WO2019034028A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111628748B (zh) * 2019-02-28 2022-10-14 无锡华润上华科技有限公司 声表面波器件及其制备方法
CN111762752A (zh) * 2020-05-25 2020-10-13 深迪半导体(上海)有限公司 Mems器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323056A (zh) * 1999-08-31 2001-11-21 株式会社东芝 半导体衬底及其制造方法
JP2012222092A (ja) * 2011-04-07 2012-11-12 Fuji Electric Co Ltd 半導体基板または半導体装置の製造方法
CN105036059A (zh) * 2015-06-24 2015-11-11 上海芯赫科技有限公司 一种电容式mems传感器的加工方法及传感器结构
CN105428218A (zh) * 2015-12-10 2016-03-23 杭州士兰微电子股份有限公司 空腔形成方法以及半导体器件结构
CN105895501A (zh) * 2014-05-05 2016-08-24 英飞凌技术德累斯顿有限责任公司 晶片、用于处理晶片的方法、以及用于处理载体的方法
CN106365106A (zh) * 2016-09-23 2017-02-01 杭州士兰集成电路有限公司 Mems器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266613A (ja) * 1999-08-31 2007-10-11 Toshiba Corp 半導体基板および半導体装置
JP4823128B2 (ja) * 1999-08-31 2011-11-24 株式会社東芝 半導体基板の製造方法
EP1770055B1 (en) * 2005-09-28 2008-05-28 STMicroelectronics S.r.l. Process for manufacturing thick suspended structures of semiconductor material
JP5541069B2 (ja) * 2010-10-15 2014-07-09 富士電機株式会社 半導体装置の製造方法
JP5909945B2 (ja) * 2011-09-12 2016-04-27 富士電機株式会社 半導体基板の製造方法および半導体装置の製造方法
US8716050B2 (en) * 2012-02-24 2014-05-06 The Hong Kong University Of Science And Technology Oxide microchannel with controllable diameter
US9136328B2 (en) * 2012-10-09 2015-09-15 Infineon Technologies Dresden Gmbh Silicon on nothing devices and methods of formation thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323056A (zh) * 1999-08-31 2001-11-21 株式会社东芝 半导体衬底及其制造方法
JP2012222092A (ja) * 2011-04-07 2012-11-12 Fuji Electric Co Ltd 半導体基板または半導体装置の製造方法
CN105895501A (zh) * 2014-05-05 2016-08-24 英飞凌技术德累斯顿有限责任公司 晶片、用于处理晶片的方法、以及用于处理载体的方法
CN105036059A (zh) * 2015-06-24 2015-11-11 上海芯赫科技有限公司 一种电容式mems传感器的加工方法及传感器结构
CN105428218A (zh) * 2015-12-10 2016-03-23 杭州士兰微电子股份有限公司 空腔形成方法以及半导体器件结构
CN106365106A (zh) * 2016-09-23 2017-02-01 杭州士兰集成电路有限公司 Mems器件及其制造方法

Also Published As

Publication number Publication date
KR20200051637A (ko) 2020-05-13
WO2019034028A1 (zh) 2019-02-21
CN109384195A (zh) 2019-02-26
JP2021508604A (ja) 2021-03-11
US20200243342A1 (en) 2020-07-30

Similar Documents

Publication Publication Date Title
US10326021B2 (en) Source/drain profile for FinFeT
US10014371B2 (en) Stressed nanowire stack for field effect transistor
US9779995B2 (en) Highly scaled tunnel FET with tight pitch and method to fabricate same
CN109841680A (zh) 半导体装置
US9099338B2 (en) Method of forming high K metal gate
EP3176813A1 (en) Semiconductor device and manufacturing method thereof
CN109384195B (zh) 一种基于深槽腐蚀的空腔形成方法
US10763328B2 (en) Epitaxial semiconductor material grown with enhanced local isotropy
US7821098B2 (en) Trench widening without merging
CN103151264B (zh) 一种半导体器件的制造方法
US9660058B2 (en) Method of FinFET formation
CN107464741A (zh) 一种半导体器件及其制造方法、电子装置
CN105448715B (zh) 一种半导体器件的制造方法
CN106910706B (zh) 一种半导体器件的制造方法
CN107452626B (zh) 一种半导体器件及其制造方法、电子装置
CN105990093B (zh) 一种半导体器件及其制造方法、电子装置
CN105576010B (zh) 一种半导体器件及其制造方法、电子装置
CN103681257B (zh) 一种半导体器件的制造方法
KR20090102991A (ko) 상변화 메모리 장치의 ｐｎ 다이오드 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant