JP2021508604A - 深溝エッチングに基づくキャビティ形成方法 - Google Patents
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Abstract
半導体下地（２００）を提供し、半導体下地（２００）において複数の溝（２０１）から構成されるアレイを形成するとともに、アレイにおける最外周の溝同士の間のピッチ（Ｄ１）をアレイにおける他の溝同士の間のピッチ（Ｄ２）よりも大きくするように、半導体下地（２００）に対して深溝エッチングを行うことと、半導体下地（２００）の中にキャビティ（２０２）を形成するように、半導体下地（２００）に対して焼鈍処理を行うことと、を含む深溝エッチングに基づくキャビティ形成方法。
【選択図】図５
【選択図】図５
Description
本発明は半導体製造プロセスに関し、具体的には、深溝エッチングに基づくキャビティ形成方法に関する。
圧力センサにおいてシリコンフィルムをピエゾ抵抗膜とする場合、シリコン基板にてキャビティを形成することでシリコンフィルムを得る必要がある。シリコン基板にてキャビティを形成する方法としては、１）ＫＯＨでシリコン基板の裏面をエッチングしてキャビティを形成する手段や、２）キャビティ・シリコン・オン・インシュレータ（ｃａｖｉｔｙ−ＳＯＩ）プロセスや、３）エピタキシャル成長によるキャビティ形成プロセスがある。ＫＯＨエッチングプロセスでは、裏面から深溝エッチングを行い、深溝底部に残るシリコンをシリコンフィルムとしており、ＫＯＨエッチングによる深溝の側壁が５４度の角度で傾斜し、その断面が逆台形をなすから、ダイの面積が実際に必要なシリコンフィルムの面積より大きくなり、そのため、単一の基板によるダイの数が少なくなり、コストが高くなってしまう。ｃａｖｉｔｙ−ＳＯＩプロセスでは、キャビティはドライエッチングによるものとなり、ダイの面積が大きく低減し、単一の基板によるダイの数がＫＯＨエッチングプロセスよりも多いが、Ｓｉ−Ｓｉ結合を行う必要があるため、プロセスのコストが高くなるとともに、産出周期が長くなってしまう。エピタキシャル成長によるキャビティ形成プロセスは表面プロセスであり、そのフローとしては、まず深溝エッチングを行い、そしてエピタキシャル成長により頂部を封止することであり、ｃａｖｉｔｙ−ＳＯＩプロセスよりも簡単になるとともに、コストは低いが、エピタキシャル成長によるシリコンは多結晶シリコンであるため、ピエゾ抵抗膜の品質は単結晶シリコンによるものより低くなっている。
そのため、上記課題を解決するための手段が望まれている。
本発明の各実施例によれば、深溝エッチングに基づくキャビティ形成方法を提供し、半導体下地を提供し、前記半導体下地において複数の溝から構成されるアレイを形成するとともに、前記アレイにおける最外周の溝同士の間のピッチを前記アレイにおける他の溝同士の間のピッチよりも大きくするように、前記半導体下地に対して前記深溝エッチングを行うことと、前記半導体下地の中にキャビティを形成するように、前記半導体下地に対して焼鈍処理を行うこととを含む。
本発明の一つ又は複数の実施例について、下記の図面や説明において詳細を述べる。明細書、図面及び特許請求の範囲によれば、本発明の他の特徴や目的及び利点は明らかになる。
ここで開示した発明の実施例及び／又は例示をより良好に述べたり説明したりするために、一つ又は複数の図面を参照するようにしてもよい。図面を述べるために添付した詳細や例示は、開示した発明や現在述べられている実施例及び／又は例示、並びに、現在理解されているこれらの発明の最適な手段のいずれかの範囲を制限するものと見なすべきではない。
以下、本発明を理解しやすくするために、添付図面を参照しながら本発明をより詳しく述べる。図面によるものは本発明の好ましい実施例である。しかし、本発明はここで述べられる実施例に限られるものではなく、様々な異なる態様で実現されてもよい。逆に、これらの実施例は、本発明の開示をより明瞭かつ完全にするために提供されるものである。
特に定義しない限り、ここで使用されるすべての技術や科学用語は当業者が一般に理解している意味と同じである。ここでは、本発明の明細書に使用される用語は本発明を制限することを旨とせず、単に具体的な実施例を説明するためのものである。ここで使用される「及び／又は」の用語は、一つ又は複数の関連項目の任意及びすべての組合せを含む。
本発明を徹底的に理解するため、下記の説明において工程及び構造の詳細を示すことで、本発明による技術手段を詳しく説明する。本発明は好適な実施例を以下に詳しく説明しているが、これら以外、他の実施形態を有してもよい。
従来によるコストの低いシリコンキャビティ形成プロセスは、下記のような工程を含むことが一般的である。
まず、図１Ａに示されるように、ｐ−不純物がドープされたシリコン下地１００を提供し、イオン注入プロセスによりシリコン下地１００の上部にｎ＋不純物注入領域１０１を形成する。具体的には、シリコン下地１００においてイオン注入ウィンドウのパターンを有するマスクを形成した後、イオン注入プロセスによりシリコン下地１００の上部にｎ＋不純物注入領域１０１を形成し、そして剥離工程により前記イオン注入ウィンドウのパターンを有するマスクを除去する。
次に、図１Ｂに示されるように、シリコン下地１００を高濃度ＨＦ溶液に浸しながらその表面に電圧を印加して電流を流することで、ｎ＋不純物注入領域１０１において孔径の小さい多孔質シリコンが形成され、ｎ＋不純物注入領域１０１の下のｐ−ドープ領域において孔径の大きい多孔質シリコンが形成される。
次に、図１Ｃに示されるように、シリコン下地１００を濃ＨＦ溶液から取り出して水素ガス雰囲気で高温焼鈍を行うことで、ｎ＋不純物注入領域１０１において形成された多孔質シリコンは一体的に融着する一方、ｎ＋不純物注入領域１０１の下のｐ−ドープ領域において形成された多孔質シリコンはキャビティ１０２になる。
次に、図１Ｄに示されるように、エピタキシャル成長によりシリコン下地１００の表面に一定の厚さを有するシリコン層１０３を形成することで、製品上の要求を満たす。
上記プロセスは、シリコンプレートを濃ＨＦに浸しながら通電する必要があるため、工程が複雑で危険であり、専用の設備や工程を必要とし、コストが高いという欠点がある。
従来のシリコンキャビティ形成プロセスの問題点を解決するために、図５に示されるように、本発明は深溝エッチングに基づくキャビティ形成方法を提供し、当該方法はステップ５０１とステップ５０２とを含む。
ステップ５０１では、半導体下地を提供し、半導体下地において複数の溝から構成されるアレイを形成するとともに、前記アレイにおける最外周の溝同士の間のピッチを前記アレイにおける他の溝同士の間のピッチよりも大きくするように、半導体下地に対して深溝エッチングを行う。
ステップ５０２では、半導体下地の中にキャビティを形成するように、半導体下地に対して焼鈍処理を行う。
本発明による深溝エッチングに基づくキャビティ形成方法によれば、ダイの面積を小さくし、プロセスの難易度を低下させてコストを低減することが可能になる。
本発明を徹底的に理解するため、下記の説明において構造及び／又は工程の詳細を示すことで、本発明による技術手段を詳しく説明する。本発明は好適な実施例を以下に詳しく説明しているが、これら以外、他の実施形態を有してもよい。
（例示的な実施例）
図２Ａ〜図２Ｃに、本発明の例示的な実施例の方法において順に実施される工程のそれぞれによる部品の模式断面図が示されている。
図２Ａ〜図２Ｃに、本発明の例示的な実施例の方法において順に実施される工程のそれぞれによる部品の模式断面図が示されている。
まず、図２Ａに示されるように、構成材料としてシリコンを含有する半導体下地２００、例えば、無ドープの単結晶シリコン、不純物がドープされた単結晶シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、歪みシリコンゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、シリコンゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）等を提供する。例示として、本実施例では、半導体下地２００の構成材料として単結晶シリコンを選択する。
次に、半導体下地２００において複数の溝２０１から構成されるアレイを形成するように、半導体下地２００に対して深溝エッチングを行う。例示として、まず半導体下地２００において前記アレイのパターンを有するマスク層を形成し、そして前記マスク層をマスクとして半導体下地２００をエッチングすることで、半導体下地２００において複数の溝２０１から構成されるアレイが形成され、前記エッチングは一般的なドライエッチングであり、続いて、一般的な剥離工程により前記マスク層を除去する。
溝２０１はその固有寸法が０．５ミクロン〜１．０ミクロンで、エッチング深さが１．０ミクロン〜２０．０ミクロンで、ピッチが０．５ミクロン〜１．０ミクロンである。溝２０１の形状は図３に示される円形であってもよいし、四角形や他の形状であってもよい。例示として、溝２０１の形状を円形とすると、その固有寸法は直径を指し、溝２０１の形状を四角形とすると、その固有寸法は対角線を指す。
次に、図２Ｂに示されるように、半導体下地２００の中にキャビティ２０２を形成するように、半導体下地２００に対して焼鈍処理を行う。例示として、非酸素ガス雰囲気（例えば水素ガス、窒素ガス等の雰囲気）で前記焼鈍を実施し、前記焼鈍の温度は８００℃よりも高い。高温と非酸素ガス雰囲気のため、半導体下地２００のシリコンは原子移動が発生し、最終的に、キャビティ２０２が形成される。
図３に示されるように、前記アレイにおける最外周の溝２０１同士の間のピッチＤ１と前記アレイにおける他の溝２０１同士の間のピッチＤ２が同一である場合、最終的に形成されたキャビティ２０２の縁には図４（ａ）に示されるような切欠き２０４が出来る。
最終的に形成されたキャビティ２０２の縁に図４（ａ）に示されるような切欠き２０４が出来ることを回避するために、本発明では、前記アレイにおける最外周の溝２０１同士の間のピッチＤ１を前記アレイにおける他の溝２０１同士の間のピッチＤ２よりも大きくするようにしており、上記の焼鈍処理を実施した場合、図４（ｂ）に示されるように、最終的に形成されたキャビティ２０２の縁には図４（ａ）に示されるような切欠き２０４が出来ていない。
また、前記アレイを構成する溝２０１同士の間のピッチＤ２の大きさを変更することで、上記焼鈍処理を実施した場合、異なる固有寸法を有する単一のキャビティ２０２を形成することが可能になる。ピッチＤ２とＤ１はいずれも０．５ミクロン〜１．０ミクロンの範囲において変化し、ピッチＤ２が大きくなるほど、焼鈍処理の温度を高くし、また、焼鈍処理の継続時間は２０ｍｉｎを超えない。ピッチＤ２を変更するとともに、ピッチＤ１を調整する必要があり、Ｄ１をＤ２よりも大きくすることで、最終的に形成されたキャビティ２０２の縁に図４（ａ）に示されるような切欠き２０４が出来ることは回避されている。
次に、図２Ｃに示されるように、半導体下地２００上にエピタキシャル材料層２０３を形成することで、製品上の要求を満たし、エピタキシャル材料層２０３は構成材料としてシリコンを含有する。例示として、一般的なエピタキシャル成長プロセスによりエピタキシャル材料層２０３を形成し、エピタキシャル材料層２０３の厚さは１０．０ミクロン〜５０．０ミクロンとされ、それにより、キャビティ２０２の上に一定の厚さを有する膜が出来て圧力センサのピエゾ抵抗膜となる。
以上により、本発明の例示的な実施例の方法によるプロセスは完了する。従来のプロセスに比べて、本発明による深溝エッチングに基づくキャビティ形成方法によれば、ダイの面積を小さくし、従来のＣＭＯＳプロセスだけで実施可能であり、新たな設備を追加する必要もなく、プロセスの難易度が低下してコストが低減することが可能になる。
本実施例による半導体部品の製造方法は上記工程を含むだけではなく、上記工程中又は前後においてその他の必要な工程を含んでもよく、それらはいずれも本実施例による製造方法の範囲に含まれていることは理解可能であろう。
例示として、半導体下地２００上にフロントエンド部品が形成されているが、簡略化のため、図示されていない。前記フロントエンド部品は、半導体部品のバックエンドオブライン（ＢＥＯＬ）の実施前に形成された部品であり、ここで、フロントエンド部品の具体的な構造は限定されるものではない。前記フロントエンド部品はゲート構造を含み、一つの例示として、ゲート構造は下から上へ順に積層されたゲート誘電体層とゲート材料層とを含む。ゲート構造の両側に側壁構造が形成され、側壁構造の両側の半導体下地２００中にソース領域とドレイン領域が形成され、ソース領域とドレイン領域の間はチャネル領域となり、ゲート構造の頂部及びソース領域とドレイン領域上には自己整合シリサイドが形成されている。
例示として、ゲート誘電体層は、酸化物層、例えばシリカ（ＳｉＯ２）層を含む。ゲート材料層は、多結晶シリコン層、金属層、導電性の金属窒化物層、導電性の金属酸化物層及び金属シリサイド層の一種又は複数種を含み、そのうちの金属層の構成材料としてはタングステン（Ｗ）やニッケル（Ｎｉ）又はチタン（Ｔｉ）であってもよく、また、導電性の金属窒化物層は窒化チタン（ＴｉＮ）層を含み、また、導電性の金属酸化物層は酸化イリジウム（ＩｒＯ２）層を含み、また、金属シリサイド層はチタンシリサイド（ＴｉＳｉ）層を含む。ゲート誘電体層とゲート材料層の形成方法としては、当業者に周知のあらゆる従来技術を採用することができ、化学気相堆積法（ＣＶＤ）、例えば低温化学気相堆積（ＬＴＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、プラズマ励磁化学気相堆積（ＰＥＣＶＤ）は好ましい。
上記実施例の各々の技術的特徴は任意に組み合せることができ、説明を簡単にするため、上記実施例の各々の技術的特徴のあり得る組合せのすべてについて説明していないが、矛盾が生じない限り、それらのいずれも本明細書に記載の範囲に属するものと考えられるはずである。
上記実施例は本発明の幾つかの実施形態を示すものに過ぎず、具体的かつ詳細に説明を行っているが、本発明の範囲を制限するものと理解されるべきではない。当業者にとっては、本発明の思想から逸脱することなく、若干の変形や改良を行うこともでき、それらのいずれも本発明の保護範囲に属することに注意されたい。このため、本発明の保護範囲は特許請求の範囲によるものとなる。
Claims (20)
- 半導体下地を提供し、前記半導体下地において複数の溝から構成されるアレイを形成するとともに、前記アレイにおける最外周の溝同士の間のピッチを前記アレイにおける他の溝同士の間のピッチよりも大きくするように、前記半導体下地に対して前記深溝エッチングを行うことと、
前記半導体下地の中にキャビティを形成するように、前記半導体下地に対して焼鈍処理を行うことと、
を含むことを特徴とする深溝エッチングに基づくキャビティ形成方法。 - 前記キャビティを形成した後、前記半導体下地上にエピタキシャル材料層を形成することをさらに含むことを特徴とする、請求項１に記載の方法。
- エピタキシャル成長プロセスにより前記エピタキシャル材料層を形成することを特徴とする、請求項２に記載の方法。
- 前記エピタキシャル材料層の厚さは１０．０ミクロン〜５０．０ミクロンであることを特徴とする、請求項２又は請求項３に記載の方法。
- 前記エピタキシャル材料層は材料としてシリコンを含有することを特徴とする、請求項２又は請求項３に記載の方法。
- 前記溝の固有寸法は０．５ミクロン〜１．０ミクロンであることを特徴とする、請求項１に記載の方法。
- 前記溝のエッチング深さは１．０ミクロン〜２０．０ミクロンであることを特徴とする、請求項１に記載の方法。
- 隣接する溝同士のピッチは０．５ミクロン〜１．０ミクロンであることを特徴とする、請求項１に記載の方法。
- 前記溝の形状は円形であることを特徴とする、請求項１に記載の方法。
- 前記溝の形状は四角形であることを特徴とする、請求項１に記載の方法。
- 非酸素ガス雰囲気で前記焼鈍を実施することを特徴とする、請求項１に記載の方法。
- 水素ガス雰囲気で前記焼鈍を実施することを特徴とする、請求項１１に記載の方法。
- 窒素ガス雰囲気で前記焼鈍を実施することを特徴とする、請求項１１に記載の方法。
- 前記焼鈍の温度は８００℃よりも高いことを特徴とする、請求項１又は請求項１１に記載の方法。
- 前記アレイを構成する溝同士の間のピッチの大きさを変更することで、前記焼鈍処理を実施した場合、異なる固有寸法を有する単一のキャビティが形成されることを特徴とする、請求項１に記載の方法。
- 前記溝同士の間の間隙が大きくなるほど、前記焼鈍処理の温度を高くすることを特徴とする、請求項１５に記載の方法。
- 前記半導体下地は構成材料としてシリコンを含有することを特徴とする、請求項１に記載の方法。
- 前記深溝エッチングはドライエッチングであることを特徴とする、請求項１に記載の方法。
- 前記焼鈍処理の継続時間は２０ｍｉｎを超えないことを特徴とする、請求項１に記載の方法。
- 前記半導体下地上にフロントエンド部品が形成され、前記フロントエンド部品はゲート構造を含むことを特徴とする、請求項１に記載の方法。
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