TWI608609B - 超接面元件及其製造方法 - Google Patents

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葉俊瑩
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Description

超接面元件及其製造方法
本發明係關於一種超接面元件及其製造方法，且特別是有關於功率金氧半場效電晶體〈MOSFET〉之超接面元件。
目前半導體元件廣泛運用於電子產品，但半導體元件的磊晶層成長過程需透過繁複的程序且不易控制。因此，在磊晶層成長過程中，如何控制溝槽深度與寬度比且製造出具耐壓能力之超接面元件，為本領域待解決之課題。
本發明還提供一種超接面元件的製造方法。此方法包括首先形成一第一磊晶層於一半導體基底之上，接著圖案化第一磊晶層以形成一溝槽，其中溝槽包含一第一側壁區域、一第二側壁區域以及一底部區域，且底部區域位於第一側壁與第二側壁之間的底部，接著形成一第二磊晶層於溝槽之第一側壁區域、第二側壁區域以及底部區域，然後移除第一側壁區域與該第二側壁區域的該第二磊晶層的一部 份，接著形成一氧化層接觸第二磊晶層，最後形成一閘極層接觸該氧化層。
本發明提供一種超接面元件，其包括有一半導體基底、一第一磊晶層、一溝槽、一第二磊晶層、一氧化層以及一閘極層。第一磊晶層設置於半導體基底之上；溝槽由圖案化第一磊晶層形成，溝槽包含一第一側壁區域、一第二側壁區域以及一底部區域，分別對應到第一磊晶層的一第一側壁、一第二側壁以及半導體基底的一表面；第二磊晶層位於溝槽之第一側壁區域、第二側壁區域以及底部區域；氧化層，位第二磊晶層上；以及閘極層，位與溝槽內並由氧化層包覆。
本發明之超接面元件可利用簡單的製程方法控制磊晶層成長形成原件溝槽外觀，由此降低導通電阻、提升崩潰電壓，使得大功率元件具備更高的穩定性、更低的製造成本。
10/20‧‧‧超接面元件
100‧‧‧半導體基底
110/210‧‧‧第一磊晶層
120/120’/123’‧‧‧氧化層
121‧‧‧第一氧化層
122‧‧‧光罩
123‧‧‧第二氧化層
130‧‧‧溝槽
132‧‧‧第一側壁
134‧‧‧第二側壁
136‧‧‧底部
138‧‧‧第一側壁區域
142‧‧‧第二側壁區域
144‧‧‧底部區域
140/1401/1402/1403/1401’/1402’/1403’/240‧‧‧第二磊 晶層
150‧‧‧閘極多晶矽
155/250‧‧‧閘極層
155’/157’‧‧‧閘極電極
160‧‧‧隔離氧化層
170‧‧‧第一型基體
180‧‧‧源極
190‧‧‧接觸層
200‧‧‧金屬層
本發明之上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：〔第1A~1I圖〕為依照本發明實施例所繪示之一種超接面元件溝槽的製造流程剖面示意圖。
〔第2A~2C圖〕為依照本發明實施例所繪示之一種超接面元件氧化層的製造流程剖面示意圖。
〔第3A~3E圖〕為依照本發明實施例所繪示之一種超接面元件閘極層與金屬層的製造流程剖面示意圖。
〔第4圖〕為依照本發明實施例所繪示之一種超接面元件的剖面示意圖。
〔第5圖〕為依照本發明實施例所繪示之一種超接面元件的剖面示意圖。
〔第6圖〕為依照本發明實施例所繪示之一種超接面元件的剖面示意圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節之情況下實踐本發明之實施例。
第1A~1I圖為依照本發明實施例所繪示之一種超接面元件的製造流程剖面示意圖。
請參照第1A圖，超接面元件係建構在一半導體基底100上。半導體基底100之材質例如是單晶矽或是具有相似性質者。半導體基底100具有一導電型摻質，可以是n型摻質或p型摻質。n型摻質例如是磷或是砷。p型摻質例如 是硼。半導體基底的摻質濃度以及厚度可依實際需求、元件結構等特性來調整。
請參考第1B圖，於該半導體基底100上形成一第一磊晶層110。第一磊晶〈epi〉層110可透過化學氣相沉積法〈CVD〉、電漿輔助化學氣相沉積法〈PECVD〉、原子層沉積法〈ALD〉或其他合適的沉積方法加以實現。該第一磊晶層110具有一第一導電型。在一些實施例中，第一磊晶層110可使用一p型輕度摻雜。
接著，圖案化第一磊晶層110以形成一溝槽130，其過程包括如第1C圖、第1D圖及第1E圖之流程。首先，在第1C圖的第一磊晶層110上形成一硬式遮罩，硬式遮罩可為一氧化層120，透過塗敷、旋轉塗佈、濺鍍、加熱成長等方式形成於第一磊晶層110之上。接著，如第1D圖所示，形成一光罩122在氧化層120之上，光罩122可事先製作成具有開口或此時透過光微影技術以及蝕刻的方式形成光罩122上具有開口，接著再透過蝕刻，例如以氣體蝕刻的方式透過光罩122上開口，移除暴露於光罩開口對應位置上的氧化層120部分，以達圖案化硬式遮罩。
接著請參考第1E圖，圖案化該第一磊晶層110，即對暴露第一磊晶層110由光罩122以及氧化層120定義的開口部分進一步蝕刻，蝕刻的深度到可暴露出底下的半導體基底100。蝕刻後的第一磊晶層110具有一凹陷外型的溝槽130。其中，第一磊晶層110之一第一側壁132以及一第二側壁134對應到溝槽130的第一側壁區域138與一第二 側壁區域142，因第一磊晶層110蝕刻而暴露的半導體基底100的一表面部分136，對應到溝槽130的一底部區域144。溝槽130形成後，再移除光罩122。在一實施例中，溝槽130之第一側壁區域138與一第二側壁區域142垂直於底部區域144。
請參考第1E、1F圖，形成一第二磊晶層140於溝槽130之第一側壁區域138、一第二側壁區域142及底部區域144，第二磊晶層140包括有1401,1402,1403對應沉積到底部區域144、第一側壁區域138及一第二側壁區域142。第二磊晶層140透過沉積的方式，例如化學氣相沉積法、原子層沉積法或其他合適的沉積方法形成溝槽130之第一側壁區域138、第二側壁區域142與底部區域144。第二磊晶層140具有一第二導電型，且第二導電型與第一磊晶層110之第一導電型不同。在一實施例中，第一導電型係p型，第二導電型係n型。
另外在形成第二磊晶層140時，如第1F圖所示一部分位於底部區域144的第二磊晶層1401向第一磊晶層110擴散，半導體基底100擴散進入第一磊晶層110的介面。第一磊晶層110與第二磊晶層140可具有不同濃度的摻雜劑。在本實施例中第二磊晶層140具有較高的摻雜濃度以進行擴散。
接著請參考第1G圖，進行移除第二磊晶層140的一部分。詳細地說，由於不同區域沉積速度不同，在底部區域144沉積第二磊晶層1401沉積速度，相較於第一側壁區 域138與以及第二側壁區域134沉積第二磊晶層1402與1403較慢，因此在相同時間內做的沉積，第二磊晶層1401並無法快速增厚，但第一側壁132以及第二側壁134則快速增厚，當然溝槽130在具有不同高度、深度以及寬度比例下也會也不同厚度比形成。因此，在製造過程中需要選擇性地將第一側壁區域138以及第二側壁區域142上的第二磊晶層1402與1403的一部份，透過蝕刻的方式削減，避免位於溝槽130開口處的第二磊晶層1402與1403厚度過度而封閉溝槽130的開口。因此第二磊晶層140需透過重複進行沉積以及蝕刻第一側壁區域138以及第二側壁區域142的第二磊晶層1402與1403的一部份，逐漸成型為預定的超接面結構。
請參考第1H圖。第二磊晶層140在成型的過程中經過多次的回蝕程序，確保超接面結構接受精準的調整。在一些實施例中，沉積第二磊晶層140以及選擇性蝕刻第二磊晶層1402與1403的兩個步驟可重複兩次或多次，使得在第二磊晶層140自然成長的同時控制其厚度。如第1H圖，位於底部136的第二磊晶層1401’厚度增加，而位於第一側壁132與第二側壁134的第二磊晶層1402’與1403’寬度因多次回蝕降低厚度增加，因此不影響溝槽130開口的開放性。
經過至少兩次第二磊晶層140沉積、選擇性蝕刻的循環，超接面結構的外型可由第二磊晶層140定義，如第1I圖所示。由於本發明之超接面結構是透過既有的磊晶層沉積再加上蝕刻程序形成本發明之結構細節可以在沉積/回蝕的循環中微調，以形成垂直式、溝槽開放性穩定的超接面 元件。另外，由於透過反覆沉積/回蝕的磊晶層形成方式，而不是直接回填，可在第二磊晶層140的成型過程中控制其大小、外觀形狀，造成第二磊晶層140之一寬度小於第一磊晶層110之一寬度，藉此維持溝槽130的高度、深度以及寬度比，並確保位於第二磊晶層1402’與1403’不會接觸融合而維持具有開口的溝槽。
第2A~2C圖為依照本發明實施例所繪示之一種超接面元件氧化層的製造流程剖面示意圖。
請參考第2A圖，形成一第一氧化層121接觸第二磊晶層140。第二磊晶層140經過反覆沉積以及回蝕成型之後，塗覆第一氧化層121完全覆蓋第二磊晶層140。第一氧化層121塗覆的方式可以是旋轉塗佈、濺鍍、蒸鍍、加熱成長等其他適合方式。第一氧化層121之厚度可依元件技術特徵或需求變化。在一些實施例中溝槽130內填充第一氧化層121的厚度相對溝槽130內的第二磊晶層140的厚度較厚。
請參考第2B圖。移除第一氧化層121。透過回蝕的方式去除第二磊晶層1402’與1403’上的第一氧化層121，以暴露第二磊晶層1402’與1403’，但接近溝槽130底部區域144的第一氧化層121並未被移除。接著，再塗覆一閘極氧化層123包覆第二磊晶層1402’與1403’與第一氧化層121，如第2C圖所示。
上述閘極氧化層123形成前可增加至少一次犧牲氧化層沉積，然後再如第2B圖以同樣透過回蝕的方式被 移除。在塗覆(或沉積)且移除(或回蝕)的過程中，第二磊晶層1402’與1403’之表面得到修復的效果。因此使得在後續程序中，第二磊晶層140與其他材料的相容性與穩定性提高。
請參考第3A圖，圖中氧化層120’包含原先第2C圖的第一氧化層121以及閘極氧化層123，此外超接面結構在第二磊晶層140外型確定成型後，沉積閘極多晶矽150以填滿溝槽130並於氧化層120’上，使閘極多晶矽150完整覆蓋氧化層120’。閘極多晶矽的沉積方式可以是例如化學氣相沉積、原子層沉積或其他合適的方式。閘極多晶矽150僅與氧化層120’接觸。接著，透過回蝕形成一閘極層155於溝槽130內，如第3B圖所示。
請參考第3C圖，於第二磊晶層1402’形成一第一型基體170，同樣於第二磊晶層1403’形成一第一型基體170，接著於兩個第一型基體170上形成一源極180，接著一隔離氧化層160形成於氧化層120’與閘極層155之上，隔離氧化層160之材料可與氧化層120相同，因此在第3C圖的隔離氧化層160含原先氧化層120而以單一符號160表示，隔離氧化層160並填平原氧化層120’與閘極層155之凹陷部分。接著，透過化學機械拋光〈CMP〉使隔離氧化層160之表面平坦。請參考第3D圖，透過例如蝕刻的方式移除部份隔離氧化層160，使得第一磊晶層110曝露出來，對第一磊晶層110進行接觸層佈植(Contact Implant)以形成接觸 層190。請參考第3E圖，在接觸層190與隔離氧化層160上，形成一金屬層200。
超接面元件10透過上述磊晶層重複沉積/蝕刻的過程更精準控制第二磊晶層140的外型，尤其是其寬度。經過反覆修復的第二磊晶層140之寬度小於第一磊晶層110之寬度。不僅維持溝槽130高度、深度以及寬度比的原型，同時降低表面電場效果〈reduce surface filed〉的方式，達到高耐壓的要求。第二磊晶層140的阻值與厚度也在上述製程中獲得更細微、準確的調整，可降低元件通導損失。相較於習知製程，本發明有簡化製造程序，且更有效控制超接面元件結構之優點。
請參考第4圖。根據本發明其它實施例，一超接面元件20具有與第3E圖超接面元件10類似的結構。超接面元件20與超接面元件10不同之處在於：位於第一側壁132以及第二側壁134之第二磊晶層240並非垂直於底部136，第二磊晶層240向第一磊晶層210的方向外擴，同時，經過反覆沉積/蝕刻的程序，第二磊晶層240形成一由溝槽開口朝半導體基底100的方向漸縮的漏斗狀超接面元件結構。因此，當填充第一氧化層121與閘極層155時，閘極層155外型隨之改變成為近似於倒梯形。藉由本發明之方法所形成的超接面元件之第二磊晶層與底部之間可具有不同夾角角度或向外〈第一磊晶層〉擴展，第二磊晶層240在底部部分會加快沉積，減少多次第二磊晶層140經過反覆沉積以及回蝕成型之過程。
根據本發明其它實施例，如第5圖所示之超接面元件與第3E圖超接面元件10不同之處在於：此一實施例中閘極層包含兩個閘極電極155’,157’構成，其形成過程在第1I圖時，先形成一個閘極電極157’(或稱Groundor floating)，然後再累積一於氧化層121’，最後再形成閘極電極155’，其中氧化層121’介於兩個閘極電極155’,157’之間做隔離，並包覆兩個閘極電極155,157。
另外，根據本發明其它實施例，如第6圖所示之超接面元件與第3E圖超接面元件10不同之處在於：此一實施例中位於底部區域之第二磊晶層140厚度較第二磊晶層1401’更厚，其控制溝槽130高度、深度以及寬度比，直接進行第二磊晶層140沉積，減少或不用進行移除第一側壁區域與該第二側壁區域的第二磊晶層的一部份，另外也使氧化層123’厚度相對減少。
大功率元件之耐壓能力與阻抗表現係裝置功能之重要指標，透過本發明之製造方法可在磊晶層自然成長的過程中調整其外型，使其達到更小的寬度、維持溝槽的高深寬比、溝槽開放性等。較窄且具有均勻厚度的磊晶層，使得此區的電位效應達到電荷平衡，也可以降低表面電場。因此在溝槽側壁形成較緩合的電場分佈，藉此提高崩潰電壓與降低導通電阻，更可以進一步減少元件導通損失。此一超接面結構可以運用在既有平板金氧半場效電晶體〈planar MOSFET〉、溝渠式金氧半場效電晶體〈trench MOSFET〉、LDMOS、BCD、UHV等製程。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧超接面元件
100‧‧‧半導體基底
110‧‧‧第一磊晶層
1402’/1403’‧‧‧第二磊晶層
155‧‧‧閘極層
160‧‧‧隔離氧化層
170‧‧‧第一型基體
180‧‧‧源極
190‧‧‧接觸層
200‧‧‧金屬層

Claims (13)

  1. 一種超接面元件的製造方法，包含：形成一第一磊晶層於一半導體基底之上；圖案化該第一磊晶層以形成一溝槽，該溝槽包含一第一側壁區域、一第二側壁區域以及一底部區域，該底部區域位於該第一側壁區域與該第二側壁區域之間的底部區域；形成一第二磊晶層於該溝槽之該第一側壁區域、該第二側壁區域以及該底部區域；移除該第一側壁區域與該第二側壁區域的該第二磊晶層的一部份，其中重複多次進行形成該第二磊晶層與移除位於該第一側壁區域與該第二側壁區域的該第二磊晶層的一部份；形成一氧化層接觸該第二磊晶層；以及形成一閘極層於該溝槽內，其中該閘極層接觸該氧化層，且包括兩個閘極電極，且該兩個閘極電極由該氧化層包覆並隔離。
  2. 如請求項1所述之超接面元件的製造方法，其中圖案化該第一磊晶層步驟前，更包含：於該第一磊晶層上形成一硬式遮罩；於該硬式遮罩上形成一光罩；以及以該光罩來圖案化該硬式遮罩。
  3. 如請求項1所述之超接面元件的製造方法，其中形成該氧化層接觸該第二磊晶層步驟，包含： 於該第二磊晶層上形成一第一氧化層；移除於該第一側壁區域與該第二側壁區域之該第二磊晶層上的該第一氧化層；以及於該第二磊晶層上形成一閘極氧化層。
  4. 如請求項1所述之超接面元件的製造方法，其中形成該閘極層接觸該氧化層，包含：沉積一閘極多晶矽以填滿該溝槽並位於該氧化層上；以及回蝕該閘極多晶矽，以形成一閘極層於溝槽內。
  5. 如請求項4所述之超接面元件的製造方法，形成一閘極層接觸該氧化層步驟後，更包含：於位於該第一側壁區域以及該第二側壁區域的該第二磊晶層內各形成一第一型基體；於位於各該第一型基體上各形成一源極；於該氧化層以及該閘極層上形成一隔離氧化層；移除該第一磊晶層上的該隔離氧化層；於該第一磊晶層內形成一接觸層；以及於該隔離氧化層以及該接觸層上形成一金屬層。
  6. 如請求項1所述之超接面元件的製造方法，其中該溝槽之底部區域的該第二磊晶層擴散至該第一磊晶層與該半導體基底之間。
  7. 如請求項1所述之超接面元件的製造方法，其中位於該第一側壁區域以及該第二側壁區域之該第二磊晶層各具有一寬度，且該寬度小於該第一磊晶層之一寬度。
  8. 如請求項1所述之超接面元件的製造方法，其中位於該第一側壁區域以及該第二側壁區域的該第二磊晶層非垂直於該溝槽之底部區域。
  9. 一種超接面元件，包含：一半導體基底；一第一磊晶層，設置於該半導體基底之上；一溝槽，由圖案化該第一磊晶層形成，該溝槽包含一第一側壁區域、一第二側壁區域以及一底部區域，分別對應到該第一磊晶層的一第一側壁、一第二側壁以及該半導體基底的一表面；一第二磊晶層，位於該溝槽之該第一側壁區域、該第二側壁區域以及該底部區域；一氧化層，位於第二磊晶層上；以及一閘極層，位與該溝槽內並由該氧化層包覆，該閘極層包括兩個閘極電極，該兩個閘極電極由氧化層包覆並隔離。
  10. 如請求項9所述之超接面元件，其中該第一磊晶層具有一第一導電型，且該第二磊晶層具有一第二導電型。
  11. 如請求項9所述之超接面元件，其中位於該第一側壁區域以及該第二側壁區域之該第二磊晶層各具有一寬度，且該寬度小於該第一磊晶層之一寬度。
  12. 如請求項9所述之超接面元件，其中位於該底部區域的該第二磊晶層包含擴散至該第一磊晶層與該半導體基底之間的該第二磊晶層。
  13. 如請求項9所述之超接面元件，其中位於該第一側壁區域以及該第二側壁區域的該第二磊晶層非垂直於該溝槽之底部區域。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910774A (zh) * 2017-03-06 2017-06-30 北京世纪金光半导体有限公司 圆弧角u形槽栅结构的碳化硅功率mosfet器件及其制备方法
WO2024099537A1 (en) * 2022-11-08 2024-05-16 Hitachi Energy Ltd Superjunction power semiconductor device and method for manufacturing a superjunction power semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7695994B2 (en) * 2007-04-24 2010-04-13 Micron Technology, Inc. Material sidewall deposition method
US20140103428A1 (en) * 2010-07-22 2014-04-17 Fairchild Semiconductor Corporation Trench superjunction mosfet with thin epi process

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3707942B2 (ja) * 1998-12-17 2005-10-19 三菱電機株式会社 半導体装置とそれを用いた半導体回路
CN101868856B (zh) * 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US8390058B2 (en) * 2009-06-12 2013-03-05 Aplha and Omega Semiconductor Incorporated Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7695994B2 (en) * 2007-04-24 2010-04-13 Micron Technology, Inc. Material sidewall deposition method
US20140103428A1 (en) * 2010-07-22 2014-04-17 Fairchild Semiconductor Corporation Trench superjunction mosfet with thin epi process

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