CN103413763A - 超级结晶体管及其形成方法 - Google Patents
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Abstract
一种超级结晶体管及其形成方法，其中，超级结晶体管包括：半导体衬底内具有第一掺杂离子；位于半导体衬底表面的若干第一半导体层，第一半导体层的侧壁相对于半导体衬底表面倾斜，第一半导体层的顶部尺寸小于底部尺寸，且第一半导体层内具有第一掺杂离子；若干位于相邻第一半导体层之间的半导体衬底表面的沟槽，沟槽的侧壁相对于半导体衬底表面倾斜，且沟槽的顶部尺寸大于底部尺寸；位于沟槽的侧壁和底部表面的第二半导体层，第二半导体层内具有第二掺杂离子，第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；位于第二半导体层表面的介质层，介质层填充满沟槽；位于第一半导体层表面的栅极结构。所述超级结晶体管的性能得到改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种超级结晶体管及其形成方法。
背景技术
超级结（Super Junction）结构是一种由一系列交替排列的P型半导体层和N型半导体层所构成的结构，而超级结MOS晶体管既是基于该超级结结构的一种半导体功率器件。所述超级结MOS晶体管是在垂直双扩散MOS（VDMOS，Vertical Double-Diffused MOS）晶体管的基础上发展而来的，除了具备所述垂直双扩散MOS晶体管所具有的优点之外，所述超级结MOS晶体管还具有导通电阻（Rdson）低、击穿电压（BV，Breakdown Voltage）高的特点。
图1至图3是一种形成超级结MOS晶体管的过程的剖面结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100内具有N型离子，所述半导体衬底100内具有若干相邻的沟槽102，相邻沟槽102之间的半导体衬底为N型区103。
请参考图2，在所述沟槽102（如图1所示）内形成填充满所述沟槽102的半导体层104；在所述半导体层104内掺杂P型离子。
请参考图3，在相邻沟槽102之间的半导体衬底100表面形成栅极结构105；在相邻栅极结构105之间的半导体层104内形成P型体区106，且部分P型体区106与栅极结构105重叠；在所述栅极结构105两侧的P型体区106内形成N型源极107；在所述半导体衬底100与栅极结构105相对的表面形成漏极108。
当所述超级结MOS晶体管开启时，位于栅极结构105底部的P型体区106反型而形成沟道区，使源极107和漏极108之间导通，且源极107和漏极108之间产生导通电流，所述导通电流能够以垂直于半导体衬底100表面的方向，在N型区103内流动，由于所述N型区103内的N型离子的浓度较高，从而能够使源极107和漏极108之间的导通电阻降低。当所述超级结MOS晶体管关闭时，半导体层104内的P型离子、以及和N型区103内的N型离子之间能够在平行于半导体衬底100表面的方向上相互扩散，并造成所述半导体层104和N型区103完全耗尽，从而使所述半导体层104和N型区103形成耗尽层，所述耗尽层能够使源极107和漏极108之间的击穿电压提高。
然而，现有技术形成的超级结MOS晶体管性能不稳定，且所述超级结MOS晶体管的击穿电压有待进一步提高。
发明内容
本发明解决的问题是提供一种超级结晶体管及其形成方法，使所述超级结MOS晶体管的击穿电压得以提高，性能改善。
为解决上述问题，本发明提供一种超级结晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底内具有第一掺杂离子；在所述半导体衬底内形成若干相邻的沟槽，所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸，相邻沟槽之间的半导体衬底形成第一半导体层；在所述沟槽的侧壁和底部表面形成第二半导体层，所述第二半导体层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；在所述第二半导体层表面形成填充满沟槽的介质层；在形成介质层之后，在第一半导体层表面形成栅极结构；在相邻栅极结构之间的第二半导体层、以及部分第一半导体层内形成体区，所述体区内具有第二掺杂离子，且部分体区与栅极结构重叠；在所述栅极结构两侧的体区内形成源区，所述源区内具有第一掺杂离子。
可选的，所述沟槽的形成方法为：在半导体衬底表面形成掩膜层，所述掩膜层暴露出需要形成沟槽的半导体衬底表面；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成沟槽。
可选的，所述第二半导体层的形成工艺为：在形成所述沟槽之后，以所述掩膜层为掩膜，采用选择性外延沉积工艺在沟槽的侧壁和底部表面形成第二半导体层；在形成第二半导体层之后，去除所述掩膜层。
可选的，在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第二半导体层内掺杂第二掺杂离子。
可选的，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
相应的，本发明还提供一种超级结晶体管，包括：半导体衬底，所述半导体衬底内具有第一掺杂离子；位于半导体衬底表面的若干第一半导体层，所述第一半导体层的侧壁相对于半导体衬底表面倾斜，所述第一半导体层的顶部尺寸小于底部尺寸，且所述第一半导体层内具有第一掺杂离子；若干位于相邻第一半导体层之间的半导体衬底表面的沟槽，所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸；位于所述沟槽的侧壁和底部表面的第二半导体层，所述第二半导体层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；位于所述第二半导体层表面的介质层，所述介质层填充满所述沟槽；位于第一半导体层表面的栅极结构；位于相邻栅极结构之间的第二半导体层、以及部分第一半导体层内形成体区，所述体区内具有第二掺杂离子，且部分体区与栅极结构重叠；位于所述栅极结构两侧的体区内的源区，所述源区内具有第一掺杂离子。
可选的，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
可选的，所述沟槽的深度大于40微米。
可选的，所述沟槽的侧壁相对于半导体衬底表面倾斜的角度为80度～89度。
可选的，所述第二半导体层的材料为硅、硅锗、碳化硅中的一种或多种，所述介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
与现有技术相比，本发明的技术方案具有以下优点：
在所述超级结晶体管的形成方法中，所述第二半导体层形成于所述沟槽的侧壁和底部表面，再于所述第二半导体层表面形成填充满所述沟槽的介质层；由于沟槽底部仅被第二半导体层填充，而沟槽顶部被第二半导体层和介质层同时填充，即使所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸，也能够使形成于沟槽内的第二半导体层的底部尺寸大于顶部尺寸；在第二半导体层内的第二掺杂离子的浓度分布均匀的情况下，所述第二半导体层底部的第二掺杂离子数量大于顶部的第二掺杂离子数量。同时，由于相邻沟槽之间的半导体衬底形成第一半导体层，且所述沟槽的顶部尺寸大于底部尺寸，则所述第一半导体层的底部尺寸大于顶部尺寸；在所述第一半导体层内的第一掺杂离子的浓度分布均匀的情况下，所述第一半导体层底部的第一掺杂离子数量大于顶部的第一掺杂离子数量。继而，当第一半导体层底部的第一掺杂离子数量与第二半导体层底部的第二掺杂离子数量相同时，所述第一半导体层顶部的第一掺杂离子数量与第二半导体层顶部的第二掺杂离子数量也能够保持相同。因此，第一半导体层的第一掺杂离子数量与第二半导体层内的第二掺杂离子的数量能够达到平衡，在所形成的超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所形成的超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。
在所述超级结晶体管的结构中，由于沟槽底部仅被第二半导体层填充，而沟槽顶部被第二半导体层和介质层同时填充，即使所述沟槽的顶部尺寸大于底部尺寸，也能够使位于沟槽内的第二半导体层的底部尺寸大于顶部尺寸，所述第二半导体层底部的第二掺杂离子数量大于顶部的第二掺杂离子数量。同时，所述第一半导体层的底部尺寸大于顶部尺寸，所述第一半导体层底部的第一掺杂离子数量大于顶部的第一掺杂离子数量。因此，第一半导体层的第一掺杂离子数量与第二半导体层内的第二掺杂离子的数量能够达到平衡，在所述超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所述超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。
附图说明
图1至图3是一种形成超级结MOS晶体管的过程的剖面结构示意图；
图4是超级结MOS晶体管的掺杂平衡率与击穿电压之间的关系示意图；
图5至图9是本发明实施例的超级结晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的超级结MOS晶体管性能不稳定，且所述超级结MOS晶体管的击穿电压有待进一步提高。
请继续参考图1至图3，在所述超级结MOS晶体管关闭时，所述半导体层104和N型区103形成耗尽层。具体的，位于半导体层104内的P型离子在平行于半导体衬底100表面的方向上向所述N型区103内扩散；同时，位于N型区103内的N型离子在平行于半导体衬底100表面的方向上向半导体层104内扩散；从而使所述半导体层104内的P型离子和N型区103内的N型离子相互耗尽，则所述半导体层104和N型区103全部形成耗尽层。由于所述耗尽层的电阻率高，难以使载流子通过，因此能够抬高源极107和漏极108之间的击穿电压。
而且，当所述半导体层104内的P型离子数量Qp和N型区103内的N型离子数量Qn相同，即Qp=Qn时，所述超级结MOS晶体管的击穿电压最大。具体请参考图4，图4是所述超级结MOS晶体管的掺杂平衡率δQ与击穿电压之间的关系示意图。其中，所述掺杂平衡率δQ即半导体层104内的P型离子数量Qp和N型区103内的N型离子数量Qn之间的平衡率：δQ=（Qn-Qp）/Qn。由图4可知，随着掺杂离子数量Q的提高，超级结MOS晶体管的击穿电压逐渐升高，所述掺杂离子数量Q能够为P型离子数量Qp、N型离子数量Qn或P型离子数量Qp和N型离子数量Qn的总量。对于所述掺杂离子数量Q保持恒定的情况下，当掺杂平衡率δQ为0时，即Qp=Qn时，所述超级结MOS晶体管的击穿电压最高，随着掺杂平衡率δQ的增大或减小，即当Qp大于Qn、或Qp小于Qn时，所述击穿电压也相应缩小。这是由于，当Qp=Qn时，当半导体层104内的P型离子和N型区103内的N型离子完全复合耗尽，则有半导体层和N型区所形成的耗尽层内无P型离子或N型离子，所述耗尽层电阻率高，难以使载流子通过，因此击穿电压最高；而当Qp大于Qn、或Qp小于Qn时，部分半导体层104内的P型离子、或部分N型区103内的N型离子未被完全复合耗尽，导致由半导体层104和N型区103相互耗尽而形成的耗尽层电阻率降低，则击穿电压也相应降低，容易导致所述超级结MOS晶体管在关闭时发生击穿导通的问题。
然而，以现有技术所形成的超级结MOS晶体管中，难以使半导体层104内的P型离子数量Qp和N型区103内的N型离子数量Qn完全相同。所述P型离子数量Qp由半导体层104的结构、以及半导体层104内的P型离子掺杂浓度决定；所述N型区103内的N型离子数量Qn由N型区103的结构、以及N型区103内的N型离子浓度决定。其中，所述半导体层104内的P型离子掺杂浓度均匀，因此Qp由半导体层104的结构决定；所述N型区103内的N型离子掺杂浓度均匀，因此Qn由N型区103的结构决定。所述半导体层104形成于沟槽内，而相邻沟槽之间的半导体衬底100形成N型区103，因此所述半导体层104和N型区103的结构均由所述沟槽决定。为了保证由半导体层104和N型区103所形成耗尽层厚度较大，现有技术所形成的沟槽深度较大，而且，随着工艺节点的持续缩小，导致所述沟槽的深宽比（AR，AspectRatio）不断提高。由于现有技术形成高深宽比沟槽的刻蚀工艺精度有限，所形成的沟槽102的侧壁相对于半导体衬底100表面倾斜，且沟槽102的底部尺寸小于顶部尺寸；而且，当所述高深宽比的沟槽102侧壁相对于半导体衬底100表面倾斜时，有利于在所述沟槽102内形成均匀致密的半导体层104，所述沟槽102顶部不会过早闭合，有利于避免所述半导体层104内部形成空洞（void）或缝隙（seam）。
由于所述沟槽102底部尺寸小于顶部尺寸，导致自半导体层104底部至顶部，P型离子数量逐渐增大；而相邻沟槽102之间的半导体衬底100形成N型区103，则所述N型区103的底部尺寸大于顶部尺寸，导致自N型区103底部至顶部，N型离子数量逐渐减少；若保证半导体层104底部的P型离子数量和N型区103底部的N型离子数量相等，则容易导致半导体层104顶部的P型离子数量大于N型区103顶部的N型离子数量；或者，当保证半导体层104顶部的P型离子数量和N型区103顶部的N型离子数量相等，则容易导致半导体层104底部的P型离子数量少于N型区103底部的N型离子数量。因此，以现有技术所形成的半导体层内104的P型离子与N型区103内的N型离子难以达到平衡，导致所形成的超级结MOS晶体管的击穿电压较低，无法满足发展的技术需求。
为了解决上述问题，本发明提出了一种超级结晶体管的形成方法，包括：提供具有第一掺杂离子的半导体衬底；在所述半导体衬底内形成若干相邻的沟槽，所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸，相邻沟槽之间的半导体衬底形成第一半导体层；在所述沟槽的侧壁和底部表面形成第二半导体层，所述第二半导体层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；在所述第二半导体层表面形成填充满沟槽的介质层；在形成介质层之后，在第一半导体层表面形成栅极结构；在相邻栅极结构之间的第二半导体层、以及部分第一半导体层内形成体区，所述体区内具有第二掺杂离子，且部分体区与栅极结构重叠；在所述栅极结构两侧的体区内形成源区，所述源区内具有第一掺杂离子。
所述第二半导体层形成于所述沟槽的侧壁和底部表面，再于所述第二半导体层表面形成填充满所述沟槽的介质层；由于沟槽底部仅被第二半导体层填充，而沟槽顶部被第二半导体层和介质层同时填充，即使所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸，也能够使形成于沟槽内的第二半导体层的底部尺寸大于顶部尺寸；在第二半导体层内的第二掺杂离子的浓度分布均匀的情况下，所述第二半导体层底部的第二掺杂离子数量大于顶部的第二掺杂离子数量。同时，由于相邻沟槽之间的半导体衬底形成第一半导体层，且所述沟槽的顶部尺寸大于底部尺寸，则所述第一半导体层的底部尺寸大于顶部尺寸；在所述第一半导体层内的第一掺杂离子的浓度分布均匀的情况下，所述第一半导体层底部的第一掺杂离子数量大于顶部的第一掺杂离子数量。继而，当第一半导体层底部的第一掺杂离子数量与第二半导体层底部的第二掺杂离子数量相同时，所述第一半导体层顶部的第一掺杂离子数量与第二半导体层顶部的第二掺杂离子数量也能够保持相同。因此，第一半导体层的第一掺杂离子数量与第二半导体层内的第二掺杂离子的数量能够达到平衡，在所形成的超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所形成的超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图9是本发明实施例的超级结晶体管的形成过程的剖面结构示意图。
请参考图5，提供半导体衬底200，所述半导体衬底200内具有第一掺杂离子；在半导体衬底200表面形成掩膜层201，所述掩膜层201暴露出部分半导体衬底200表面。
所述半导体衬底200为体衬底（Bulk Wafer），包括：硅衬底、锗衬底、硅锗（SiGe）衬底或碳化硅（SiC）衬底。在本实施例中，所述半导体衬底200为硅衬底。所述半导体衬底200的一侧表面后续用于形成源区和栅极结构，而所述半导体衬底200的另一侧表面后续用于形成漏区，所述形成漏区的表面与形成栅极结构的表面相对。由于后续形成的源区和漏区之间的半导体衬底200需要使导通电流通过，因此所述半导体衬底200内具有掺杂离子。在本实施例中，后续形成的超级结晶体管为NMOS晶体管，因此所述半导体衬底200内掺杂的第一掺杂离子为N型离子。在另一实施例中，后续形成的超级结晶体管为PMOS晶体管，因此，所述半导体衬底200内掺杂有P型离子。
所述掩膜层201的材料为氧化硅、氮化硅、氮氧化硅、无定形碳（a-C）中的一种或多种组合，所述掩膜层201的厚度为10纳米～100纳米，所述掩膜层201用于作为后续形成沟槽的掩膜，所述掩膜层201的形成工艺为：采用化学气相沉积工艺在半导体衬底200表面形成掩膜薄膜；在所述掩膜薄膜表面形成图形化的光刻胶层，所述光刻胶层暴露出后续需要形成沟槽的对应位置；以所述光刻胶层为掩膜刻蚀所述掩膜薄膜直至暴露出半导体衬底200为止，形成掩膜层201；所述光刻胶层能够在形成掩膜层201之后去除，或是在后续工艺形成沟槽、形成第二半导体层或形成介质层之后去除。
此外，随着工艺节点的进一步缩小，所述掩膜层201的形成工艺还能够为多重图形化工艺，所述多重图形化工艺能够在保证所形成的掩膜层201的尺寸精确度的情况下，使所述掩膜层201的尺寸、以及相邻掩膜层201之间的距离缩小，从而能够在保证精确度的情况下，使后续形成的沟槽尺寸、以及相邻沟槽之间的距离缩小，因此，后续形成的第一半导体层和第二半导体层的尺寸精确、缩小，有利于保证所形成的超级结晶体管性能稳定、且尺寸缩小、集成度提高。所述多重图形化工艺包括自对准多重图形化掩膜工艺、或双重曝光工艺，所述对准多重图形化掩膜工艺包括自对准双重图形化（Self-aligned Double Patterned，SaDP）工艺、或自对准三重图形化（Self-alignedTriple Patterned）工艺，所述双重曝光工艺包括LELE（Litho-Etch-Litho-Etch）工艺、或LLE（Litho-Litho-Etch）工艺。
由于后续形成的沟槽深度即超级结晶体管关闭时的耗尽层厚度，因此后续形成的沟槽深度较深，以此保证耗尽层具有足够厚度以提高源区和漏区之间的击穿电压（BV），防止所形成的超级结晶体管发生关闭状态击穿的问题。然而，随着工艺节点的持续缩小，所述掩膜层201平行于半导体衬底200表面方向的尺寸、以及相邻掩膜层201之间的距离也不断缩小，导致后续形成的沟槽深宽比不断提高；而沟槽深宽比提高容易使后续形成于沟槽内的第二半导体层厚度不均匀，因此，后续形成的沟槽侧壁需要相对于半导体衬底200表面倾斜，且沟槽顶部尺寸大于底部尺寸，因此提高所形成的第二半导体层的均匀度。
请参考图6，以所述掩膜层201为掩膜，刻蚀所述半导体衬底200，在所述半导体衬底200内形成若干相邻的沟槽202，所述沟槽202的侧壁相对于半导体衬底200表面倾斜，且所述沟槽202的顶部尺寸大于底部尺寸，相邻沟槽202之间的半导体衬底200形成第一半导体层203。
形成所述沟槽202的刻蚀工艺为具有方向性的各向异性干法刻蚀工艺。在本实施例中，所形成的沟槽202的深度大于40微米，所述沟槽202的侧壁相对于半导体衬底200表面倾斜的角度为80度～90度，所述沟槽202的深宽比（AR，Aspect Ratio）大于6:1。
随着工艺节点的持续缩小，所述沟槽202的深宽比增大，不利于后续在沟槽202侧壁和底部表面形成厚度均匀的第二半导体层。因此，为了使后续在沟槽202的侧壁和底部表面形成的第二半导体层厚度均匀，本实施例使沟槽202的侧壁相对于半导体衬底200表面倾斜，且沟槽202的底部尺寸小于顶部尺寸，从而使形成第二半导体层的材料易于进入沟槽202底部、且不易在沟槽202顶部的侧壁表面堆积，从而提高后续所形成的第二半导体层的均匀度。而且，由于所述沟槽202的深宽比提高，导致形成所述沟槽202的刻蚀工艺难度增大，所形成的沟槽202侧壁难以与半导体衬底200表面保持绝对垂直，因此所述沟槽202的侧壁与半导体衬底200表面具有倾斜角度。
在形成沟槽202之后，相邻沟槽202之间的半导体衬底200形成第一半导体层203，由于半导体衬底200内具有N型离子，因此所述第一半导体层203内具有第一掺杂离子。当所形成的超级结晶体管开启时，后续形成的源区和漏区之间能够产生导通电流，且所述导通电流以垂直于半导体衬底200表面的方向在所述第一半导体层203内流动；而所述第一半导体层203内的第一掺杂离子浓度决定了所述第一半导体层203的电阻，进而决定了源区和漏区之间的导通电阻（Rdson）的大小，即决定了导通电流的大小；所述第一掺杂离子浓度越大，导通电阻越小，导通电流越大；通过调节所述第一半导体层203内的第一掺杂离子浓度，能够对导通电流进行调节。
本实施例中，所述第一掺杂离子为N型离子。由于所述沟槽202的顶部尺寸大于底部尺寸，因此所述第一半导体层203的顶部尺寸小于底部尺寸，而所述第一半导体层203内的第一掺杂离子的浓度均匀，因此，所述第一半导体层203底部的第一掺杂离子数量、大于第一半导体层203顶部的第一掺杂离子数量。
请参考图7，在所述沟槽202的侧壁和底部表面形成第二半导体层204，所述第二半导体层204内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反。
所述第二半导体层204的材料为硅、硅锗、碳化硅中的一种或多种，所述第二半导体层204的形成工艺为选择性外延沉积工艺。在本实施例中，所述第二半导体层204的材料为硅，所述选择性外延沉积工艺的参数包括：温度为500℃～800℃，气压为1托～100托，反应气体包括硅源气体（例如SiH4或SiH2Cl2）、HCl和H2，所述硅源气体的流量为1sccm～1000sccm，所述HCl的流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。
在本实施例中，所述第二半导体层204内所掺杂的第二掺杂离子为P型离子，在形成所述第二半导体层204的选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第二半导体层204内掺杂P型离子，且所述第二半导体层204内所掺杂的第二掺杂离子的浓度均匀。
由于所述沟槽202的侧壁相对于半导体衬底200表面倾斜，且沟槽202的顶部尺寸大于底部尺寸，因此用于形成第二半导体层204的材料易于进入沟槽202底部，且不易在沟槽202顶部的侧壁表面堆积，所形成的第二半导体层204致密均匀。
由于所述半导体衬底200表面具有掩膜层201覆盖，因此，所述选择性外延沉积工艺能够仅在沟槽202的侧壁和底部表面形成第二半导体层204，通过控制所述选择性外延沉积工艺，能够使所述第二半导体层204不填充满沟槽202。在所述选择性外延沉积工艺过程中，靠近沟槽202顶部的部分第二半导体层204仅在垂直于沟槽202侧壁表面的方向上生长，而靠近沟槽202底部的部分第二半导体层204同时在垂直于沟槽202侧壁表面和底部表面的方向上生长，因此，所形成的第二半导体层204的底部尺寸大于顶部尺寸；而且，所述第二半导体层204内的第二掺杂离子的浓度均匀，因此，所形成的第二半导体层204底部的第二掺杂离子数量大于顶部的第二掺杂离子数量；同时，所述第一半导体层203底部的第一掺杂离子数量也大于顶部的第一掺杂离子数量。当通过调节原位掺杂工艺使第二半导体层204底部的第二掺杂离子数量、与第一半导体层203底部的第一掺杂离子数量相同，所述第二半导体层204顶部的第二掺杂离子数量、与第一半导体层203顶部的第一掺杂离子数量也能够保持相同；因此，通过调节所述第二半导体层204内的第二掺杂离子浓度，能够使所形成的第二半导体层204内的第二掺杂离子数量、与第一半导体层203内的第一掺杂离子数量保持平衡。当所形成的超级结晶体管关闭时，所述第一半导体层203和第二半导体层204能够完全耗尽并形成耗尽层，且所述耗尽层内不具有P型离子或N型离子，使所形成的超级结晶体管具有较高的击穿电压，保证了所形成的超级结晶体管的性能良好。
请参考图8，在所述第二半导体层204表面形成填充满沟槽202（如图7所示）的介质层205。
由于所述第二半导体层204未填充满沟槽202，所述介质层205用于使所述沟槽202填充满，以进行后续形成栅极结构的工艺。所述介质层205的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，所述介质层205的形成工艺为：采用化学气相沉积工艺在掩膜层201表面和第二半导体层204表面形成填充满沟槽202的介质薄膜；采用化学机械抛光工艺对所述介质薄膜进行抛光，直至暴露出第一半导体层203（半导体衬底200）表面为止，形成介质层205。
需要说明的是，本实施例中，在对所述介质薄膜进行化学机械抛光工艺并暴露出掩膜层201（如图7所示）之后，继续采用所述化学机械抛光工艺对所述掩膜层201进行抛光，直至去除所述掩膜层201并暴露出半导体衬底200位置。
由于第二半导体层204未填充满沟槽202，因此需要所述介质层205使沟槽填充满202，以便进行后续形成栅极结构、体区和源区的工艺。由于所述介质层205的材料为绝缘材料，因此所述第二半导体层204内的第二掺杂离子、以及后续形成体区的掺杂离子不会向所述介质层205内扩散，从而能够保持所形成的超级结晶体管性能稳定。
请参考图9，在形成介质层205之后，在第一半导体层203表面形成栅极结构206；在相邻栅极结构206之间的第二半导体层204、以及部分第一半导体层203内形成体区207，所述体区207内具有第二掺杂离子，且部分体区207与栅极结构206重叠；在所述栅极结构206两侧的体区207内形成源区208，所述源区208内具有第一掺杂离子。
本实施例中，所述体区207内的第二掺杂离子为P型离子，所述体区207的形成工艺为：在第一半导体层203表面形成掩膜，所述掩膜能够为光刻胶层，所述掩膜暴露出第二半导体层204、介质层205和部分第一半导体层203表面；根据所述掩膜对第二半导体层204和部分第一半导体层203进行离子注入工艺，在第二半导体层204和部分第一半导体层203内形成体区207；在形成体区207之后，去除所述掩膜。
在形成体区207之后，在第一半导体层203和部分体区207表面形成栅极结构206。当所形成的超级结晶体管开启时，位于所述栅极结构206底部的部分体区207反型而形成沟道区，导通电流能够在沟道区和第一半导体层203内流动。所述栅极结构206包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧的侧墙。
在一实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；在形成所述栅极结构206之后，采用离子注入工艺在所述栅极结构206两侧的体区207内形成源区208，所述源区208内的第一掺杂离子为N型离子。
在另一实施例中，所述栅介质层的材料为高K（High K）介质材料，所述栅电极层的材料为金属，所述栅极结构206的形成工艺为后栅（Gate Last）工艺，包括：在第一半导体层203和部分体区207表面形成伪栅极结构；采用离子注入工艺在所述伪栅极结构两侧的体区207内形成源区208，所述源区208内的第一掺杂离子为N型离子；在形成源区208之后，去除所述伪栅极结构，在所述伪栅极结构的对应位置形成栅极结构206，在所述栅极结构206中，栅介质层的材料为高K介质材料，栅电极层的材料为金属。
需要说明的是，在所述半导体衬底200未形成栅极结构206和源区208的表面形成漏区，所述漏区与所述栅极结构206和源区208相对，所述漏区的形成工艺为离子注入工艺，所述漏区内具有第一掺杂离子；本实施例中，所述漏区内具有N型离子。所述漏区内的第一掺杂离子浓度较半导体衬底200内的第一掺杂离子浓度高。
在本实施例中，所述第二半导体层形成于所述沟槽的侧壁和底部表面，再于所述第二半导体层表面形成填充满所述沟槽的介质层；由于沟槽底部仅被第二半导体层填充，而沟槽顶部被第二半导体层和介质层同时填充，即使所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸，也能够使形成于沟槽内的第二半导体层的底部尺寸大于顶部尺寸；在第二半导体层内的第二掺杂离子的浓度分布均匀的情况下，所述第二半导体层底部的第二掺杂离子数量大于顶部的第二掺杂离子数量。同时，由于相邻沟槽之间的半导体衬底形成第一半导体层，且所述沟槽的顶部尺寸大于底部尺寸，则所述第一半导体层的底部尺寸大于顶部尺寸；在所述第一半导体层内的第一掺杂离子的浓度分布均匀的情况下，所述第一半导体层底部的第一掺杂离子数量大于顶部的第一掺杂离子数量。继而，当第一半导体层底部的第一掺杂离子数量与第二半导体层底部的第二掺杂离子数量相同时，所述第一半导体层顶部的第一掺杂离子数量与第二半导体层顶部的第二掺杂离子数量也能够保持相同。因此，第一半导体层的第一掺杂离子数量与第二半导体层内的第二掺杂离子的数量能够达到平衡，在所形成的超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所形成的超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。
相应的，本发明的实施例还提供一种超级结晶体管的结构，请继续参考图9，包括：半导体衬底200，所述半导体衬底200内具有第一掺杂离子；位于半导体衬底200表面的若干第一半导体层203，所述第一半导体层203的侧壁相对于半导体衬底200表面倾斜，所述第一半导体层203的顶部尺寸小于底部尺寸，且所述第一半导体层203内具有第一掺杂离子；若干位于相邻第一半导体层203之间的半导体衬底200表面的沟槽（未示出），所述沟槽的侧壁相对于半导体衬底200表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸；位于所述沟槽的侧壁和底部表面的第二半导体层204，所述第二半导体层204内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；位于所述第二半导体层204表面的介质层205，所述介质层205填充满所述沟槽；位于第一半导体层203表面的栅极结构206；位于相邻栅极结构206之间的第二半导体层204、以及部分第一半导体层203内的体区207，所述体区207内具有第二掺杂离子，且部分体区207与栅极结构206重叠；位于所述栅极结构206两侧的体区207内的源区208，所述源区208内具有第一掺杂离子。
所述半导体衬底200为体衬底（Bulk Wafer），包括：硅衬底、锗衬底、硅锗（SiGe）衬底或碳化硅SiC衬底。在本实施例中，所述半导体衬底200为硅衬底。所述半导体衬底200的一侧表面具有源区和栅极结构206，而所述半导体衬底200的另一侧表面具有漏区，所述半导体衬底200具有漏区的表面与具有栅极结构206的表面相对。在本实施例中，所述超级结晶体管为NMOS晶体管，因此所述半导体衬底200内的第一掺杂离子为N型离子。在另一实施例中，所述超级结晶体管为PMOS晶体管，因此，所述半导体衬底200内具有P型离子。
所述沟槽的深度即超级结晶体管关闭时的耗尽层厚度，因此所述沟槽深度较深，以此保证耗尽层具有足够厚度，使源区208和漏区之间的击穿电压提高，能够防止所述超级结晶体管发生关闭状态击穿的问题。本实施例中，所述沟槽202的深度大于40微米，所述沟槽202的侧壁相对于半导体衬底200表面倾斜的角度为80度～90度，所述沟槽202的深宽比大于6:1。
所述第一半导体层203内具有第一掺杂离子，当所述超级结晶体管开启时，源区208和漏区之间能够产生导通电流，且所述导通电流以垂直于半导体衬底200表面的方向在所述第一半导体层203内流动；而所述第一半导体层203内的第一掺杂离子浓度决定了所述第一半导体层203的电阻，进而决定了源区208和漏区之间的导通电阻（Rdson）的大小，即决定了导通电流的大小；所述第一掺杂离子浓度越大，导通电阻越小，导通电流越大；通过调节所述第一半导体层203内的第一掺杂离子浓度，能够对导通电流进行调节。本实施例中，所述第一掺杂离子为N型离子。由于所述沟槽的顶部尺寸大于底部尺寸，因此所述第一半导体层203的顶部尺寸小于底部尺寸，而所述第一半导体层203内的第一掺杂离子的浓度均匀，因此，所述第一半导体层203底部的第一掺杂离子数量、大于第一半导体层203顶部的第一掺杂离子数量。
所述第二半导体层204的材料为硅、硅锗、碳化硅中的一种或多种，所述第二半导体层204内的第二掺杂离子为P型离子，且所述第二半导体层204内所掺杂的第二掺杂离子的浓度均匀。由于所述沟槽的侧壁相对于半导体衬底200表面倾斜，且沟槽的顶部尺寸大于底部尺寸。第二半导体层204底部的第二掺杂离子数量大于顶部的第二掺杂离子数量，而且所述第一半导体层203底部的第一掺杂离子数量也大于顶部的第一掺杂离子数量，因此第二半导体层204内的第二掺杂离子数量、与第一半导体层203内的第一掺杂离子数量能够保持平衡。当所述超级结晶体管关闭时，所述第一半导体层203和第二半导体层204能够完全耗尽并形成耗尽层，且所述耗尽层内不具有P型离子或N型离子，使所述超级结晶体管具有较高的击穿电压，保证了所述的超级结晶体管的性能良好。
所述介质层205的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，由于所述第二半导体层204未填充满沟槽202，所述介质层205用于使所述沟槽202填充满。由于所述介质层205的材料为绝缘材料，因此所述第二半导体层204内的第二掺杂离子、以及体区207内的第二掺杂离子不会向所述介质层205内扩散，能够保持所述超级结晶体管性能稳定。
所述体区207内的第二掺杂离子为P型离子；当所述超级结晶体管开启时，位于所述栅极结构206底部的部分体区207反型而形成沟道区，导通电流能够在沟道区和第一半导体层203内流动。
所述栅极结构206包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧的侧墙。在一实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。在另一实施例中，所述栅介质层的材料为高K（High K）介质材料，所述栅电极层的材料为金属。
在本实施例中，由于沟槽底部仅被第二半导体层填充，而沟槽顶部被第二半导体层和介质层同时填充，即使所述沟槽的顶部尺寸大于底部尺寸，也能够使位于沟槽内的第二半导体层的底部尺寸大于顶部尺寸，所述第二半导体层底部的第二掺杂离子数量大于顶部的第二掺杂离子数量。同时，所述第一半导体层的底部尺寸大于顶部尺寸，所述第一半导体层底部的第一掺杂离子数量大于顶部的第一掺杂离子数量。因此，第一半导体层的第一掺杂离子数量与第二半导体层内的第二掺杂离子的数量能够达到平衡，在所述超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所述超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种超级结晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内具有第一掺杂离子；
在所述半导体衬底内形成若干相邻的沟槽，所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸，相邻沟槽之间的半导体衬底形成第一半导体层；
在所述沟槽的侧壁和底部表面形成第二半导体层，所述第二半导体层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；
在所述第二半导体层表面形成填充满沟槽的介质层；
在形成介质层之后，在第一半导体层表面形成栅极结构；
在相邻栅极结构之间的第二半导体层、以及部分第一半导体层内形成体区，所述体区内具有第二掺杂离子，且部分体区与栅极结构重叠；
在所述栅极结构两侧的体区内形成源区，所述源区内具有第一掺杂离子。
2.如权利要求1所述超级结晶体管的形成方法，其特征在于，所述沟槽的形成方法为：在半导体衬底表面形成掩膜层，所述掩膜层暴露出需要形成沟槽的半导体衬底表面；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成沟槽。
3.如权利要求2所述超级结晶体管的形成方法，其特征在于，所述第二半导体层的形成工艺为：在形成所述沟槽之后，以所述掩膜层为掩膜，采用选择性外延沉积工艺在沟槽的侧壁和底部表面形成第二半导体层；在形成第二半导体层之后，去除所述掩膜层。
4.如权利要求3所述超级结晶体管的形成方法，其特征在于，在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第二半导体层内掺杂第二掺杂离子。
5.如权利要求1所述超级结晶体管的形成方法，其特征在于，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
6.一种超级结晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底内具有第一掺杂离子；
位于半导体衬底表面的若干第一半导体层，所述第一半导体层的侧壁相对于半导体衬底表面倾斜，所述第一半导体层的顶部尺寸小于底部尺寸，且所述第一半导体层内具有第一掺杂离子；
若干位于相邻第一半导体层之间的半导体衬底表面的沟槽，所述沟槽的侧壁相对于半导体衬底表面倾斜，且所述沟槽的顶部尺寸大于底部尺寸；
位于所述沟槽的侧壁和底部表面的第二半导体层，所述第二半导体层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反；
位于所述第二半导体层表面的介质层，所述介质层填充满所述沟槽；
位于第一半导体层表面的栅极结构；
位于相邻栅极结构之间的第二半导体层、以及部分第一半导体层内形成体区，所述体区内具有第二掺杂离子，且部分体区与栅极结构重叠；
位于所述栅极结构两侧的体区内的源区，所述源区内具有第一掺杂离子。
7.如权利要求6所述超级结晶体管，其特征在于，所述第一掺杂离子为N型离子，所述第二掺杂离子为P型离子。
8.如权利要求6所述超级结晶体管，其特征在于，所述沟槽的深度大于40微米。
9.如权利要求6所述超级结晶体管，其特征在于，所述沟槽的侧壁相对于半导体衬底表面倾斜的角度为80度～90度。
10.如权利要求6所述超级结晶体管，其特征在于，所述第二半导体层的材料为硅、硅锗、碳化硅中的一种或多种，所述介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
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