CN107068735A - 沟槽型超级结的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 12
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000000407 epitaxy Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- HTCXJNNIWILFQQ-UHFFFAOYSA-M emmi Chemical compound ClC1=C(Cl)C2(Cl)C3C(=O)N([Hg]CC)C(=O)C3C1(Cl)C2(Cl)Cl HTCXJNNIWILFQQ-UHFFFAOYSA-M 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 230000007547 defect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 11
- 230000009467 reduction Effects 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Led Devices (AREA)
Abstract
本发明公开了一种沟槽型超级结的制造方法，包括步骤：提供表面形成有第一导电类型的第一外延层的晶圆；采用光刻工艺定义出沟槽的形成区域；进行刻蚀形成所述沟槽；在沟槽内形成第二外延层；在沟槽中填充第三外延层且不将沟槽完全填充；形成第四介质层将沟槽完全填充；第二外延层的掺杂浓度大于第一外延层的掺杂浓度使超级结单元的第一导电类型掺杂总量由第二外延层决定；超级结单元的第二导电类型掺杂总量由第三外延层决定；利用外延生长工艺使超级结单元的PN掺杂匹配实现面内全自对准。本发明能提高超级结单元的PN掺杂匹配的面内均匀性，能提高超级结器件的反向击穿电压的面内均匀性，还能减少超级结的缺陷。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，利用P型薄层即P型柱(P-Pillar)和N型薄层即N型柱(N-Pillar)完成匹配形成的耗尽层来支持反向耐压，具有超级结的产品是一种利用PN电荷平衡的体内降低表面电场(Resurf)技术来提升器件反向击穿BV的同时又保持较小的导通电阻的器件结构如MOSFET结构。PN间隔的Pillar结构是超级结的最大特点。目前制作PN间即P型薄层和N型薄层间的柱(pillar)如P-Pillar结构主要有两种方法，第一种是通过多次外延以及离子注入的方法获得，第二种是通过深沟槽(trench)刻蚀以及外延填充(ERI Filling)的方式来制作。
第二种方法中需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充的方式在刻出的沟槽上填充P型掺杂的硅外延。如图1是，现有沟槽型超级结的示意图；在半导体衬底晶圆101的表面上形成有N型外延层102；通过光刻刻蚀工艺在N型外延层102中形成沟槽；通过外延填充工艺在沟槽中填充P型外延层103；最后通过化学机械研磨或回刻工艺去除沟槽外的P型外延层103后，由保留于沟槽中的P型外延层103作为P型薄层103，有沟槽之间的N型外延层102组成N型薄层102。在同一半导体衬底晶圆101上，包括了多个P型薄层103和N型薄层102的交替排列结构，一个P型薄层103和一个N型薄层102组成一个超级结单元。
采用第二种方法来制作超级结器件时，由于器件反向击穿电压对于P型区即P型柱和N型区NP型柱的总掺杂量匹配非常敏感，所以精确控制两个区域的掺杂总量是非常关键的。但是在实际工艺中，由于光刻以及刻蚀带来的Trench开口尺寸和角度总是存在面内差异，所以P型区域和N型区域总是难以在面内同时达到最佳匹配，从而导致晶圆测试(CP)中较差的反向击穿电压面内分布。也即现有第二种方法中，在沟槽的刻蚀中，同一半导体衬底晶圆101中的不同区域的沟槽的形貌并不完全相同，有些区域的沟槽的体积较大，而有些区域的体积较小，这样会造成超级结器件的反向击穿电压受沟槽的形貌影响非常大，使得同一晶圆上的超级结器件的反向击穿电压的均匀性较差。如图2A所示，是现有沟槽型超级结的制造方法形成的同一晶圆上沟槽体积较小区域的超级结单元的示意图；如图2B所示，是现有沟槽型超级结的制造方法形成的同一晶圆上沟槽体积较大区域的超级结单元的示意图；比较图2A和图2B所示可知，图2A中的P型柱103a的体积会小于图2B中的P型柱103b的体积，为了以示区别，图2A和图2B中的P型柱分别用标记103a和103b单独标记。由于图2A中所示的P型柱103a和图2B中所示的P型柱103b都是形成于同一晶圆101上，只是形成区域不同，当同一晶圆上的各超级结单元的pitch尺寸要求相同时，图2A中的N型柱102的体积将会大于图2B中的N型柱102的体积；显然，如果图2A中的P型柱103a和邻接的N型柱102的PN掺杂匹配时，图2B中的P型柱103a的P型掺杂将会多余N型柱102的N型掺杂，也即图2B中的P型柱103a和邻接的N型柱102的PN掺杂会不匹配；而如果图2B中的P型柱103a和邻接的N型柱102的PN掺杂匹配时，图2A中的P型柱103a的P型掺杂将会少于余N型柱102的N型掺杂，也即图2A中的P型柱103a和邻接的N型柱102的PN掺杂会不匹配。由上，可知由于同一晶圆101上的沟槽刻蚀形成的沟槽面内不均匀的特性，会最后使得各区域的超级结单元无法同时实现PN掺杂匹配，从而使得同一晶圆上的超级结器件的反向击穿电压的均匀性较差。
另外，在现有第二种方法种，需要采用P型外延层103将沟槽完全填充，但是实际填充中无法做到无缺陷的沟槽填充，如图3所示，是现有沟槽型超级结的制造方法沟槽填充中的填充缺陷示意图；在P型外延层103填充沟槽的沟槽中，往往会在沟槽的中间区域的顶部形成标记104对应的虚线框内所示的缺陷。
由上可知，在深沟槽EPI填充工艺方案即采用上面描述的现有第二种方法制造超级结器件时有几个大的工艺难点，一是Trench刻蚀的面内均匀性控制，二是无缺陷的EPI填充工艺。前者做不好，难以获得面内电性均匀的器件，导致无法生产或者大的良率波动；后者做不好，会导致大的漏电，使工艺平台无法通过验证。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法，能提高同一晶圆上的超级结单元的PN掺杂匹配的面内均匀性，从而能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性，还能减少超级结的缺陷。
为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底晶圆，在所述半导体衬底晶圆表面形成有具有第一导电类型的第一外延层。
步骤二、采用光刻工艺定义出沟槽的形成区域并将所述沟槽的形成区域打开；所述沟槽的宽度扩展到能够在所述沟槽内形成后续的第二外延层、第三外延层和第四介质层。
步骤三、对打开后的所述沟槽形成区域的所述第一外延层进行刻蚀形成所述沟槽。
步骤四、采用外延生长工艺在所述沟槽的侧面和底部表面形成第二外延层，所述第二外延层为第一导电类型掺杂且不将所述沟槽完全填充。
步骤五、采用外延生长工艺在形成有所述第二外延层的所述沟槽中填充第三外延层，所述第三外延层为第二导电类型掺杂且不将所述沟槽完全填充并在所述沟槽中间形成缝隙。
步骤六、形成所述第四介质层将所述沟槽的缝隙完全填充。
超级结单元由一个所述沟槽内填充的所述第二外延层、所述第三外延层和所述第四介质层以及一个所述沟槽间的间隔区域的所述第一外延层组成。
所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，且所述第二外延层和所述第一外延层的掺杂浓度的差使得所述超级结单元的第一导电类型掺杂总量由所述第二外延层决定；所述第三外延层不将所述沟槽完全填充的设置使得各区域的所述沟槽的所述第三外延层的厚度一致并使所述超级结单元的第二导电类型掺杂总量由所述第三外延层决定；各所述超级结单元通过所述第二外延层的第一导电类型掺杂和所述第三外延层的第二导电类型掺杂实现PN掺杂匹配，利用步骤四的外延生长工艺和步骤五的外延生长工艺在所述半导体衬底晶圆的面内具有均匀性的特点全自对准实现面内各位置的所述超级结单元同时达到PN掺杂匹配。
进一步的改进是，所述半导体衬底晶圆为硅衬底晶圆，所述第一外延层为硅外延层，所述第二外延层为硅外延层，所述第三外延层为硅外延层。
进一步的改进是，步骤二包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，由所述硬质掩模层将所述沟槽形成区域打开。
进一步的改进是，所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
进一步的改进是，所述第一外延层的掺杂浓度是所述第二外延层的掺杂浓度的1/5～1/10。
进一步的改进是，所述第二外延层的电阻率为10欧姆·厘米～0.1欧姆·厘米。
进一步的改进是，步骤五所述第三外延层形成后在所述沟槽中间形成缝隙的宽度最大值达1微米。
进一步的改进是，所述第四介质层为采用TEOS作为硅源形成的氧化硅。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明的超级结单元也是采用沟槽刻蚀加外延填充沟槽的方法形成，但是相比于现有沟槽填充外延方法，本发明方法中，超级结单元中的两个掺杂区域即P型掺杂区和N型掺杂区都是通过外延工艺形成于沟槽中的外延层组成，而且利用初始的第一外延层的掺杂浓度为小于填充沟槽的第二外延层的掺杂浓度的淡掺杂以及利用填充沟槽的第三外延层不将沟槽完全填充的设置，能使第二外延层和第三外延层的厚度和掺杂浓度都能分别独立调节而且都和沟槽的尺寸如宽度和体积无关，且能够实现晶圆内各区域的超级结单元的PN掺杂匹配仅和第二外延层和第三外延层的厚度和掺杂浓度有关，从而能够消除沟槽刻蚀造成的沟槽尺寸在晶圆面内分布不均匀而造成的超级结单元的PN掺杂不匹配的情形，能全自对准实现面内各位置的超级结单元同时达到PN掺杂匹配，从而能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性，以及能保证同一晶圆上的超级结器件的反向击穿电压的面内均匀性较好的条件下使超级结器的反向击穿电压提高。
另外，本发明通过采用第四介质层对第三外延层不将沟槽完全填充而形成的缝隙进行填充，能够避免现有方法中采用外延层将沟槽完全填充时不可避免的在沟槽的顶部中间区域形成的缺陷，从而能减少这些缺陷所带来的漏电。
另外，由于本发明的超级结单元的沟槽中不再仅填充一种导电类型的外延层，而是填充了两种类型的外延层，故在和现有方法具有相同的超级结单元的pitch以及沟槽深度的条件下，本发明的沟槽宽度会更大，从而能减少沟槽的深宽比，从而能降低工艺难度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的示意图；
图2A是现有沟槽型超级结的制造方法形成的同一晶圆上沟槽体积较小区域的超级结单元的示意图；
图2B是现有沟槽型超级结的制造方法形成的同一晶圆上沟槽体积较大区域的超级结单元的示意图；
图3是现有沟槽型超级结的制造方法沟槽填充中的填充缺陷示意图；
图4是本发明实施例沟槽型超级结的制造方法的流程图；
图5A是本发明实施例方法形成的同一晶圆上沟槽体积较大区域的超级结单元的示意图；
图5B是本发明实施例方法形成的同一晶圆上沟槽体积较小区域的超级结单元的示意图。
具体实施方式
如图4所示，是本发明实施例沟槽型超级结的制造方法的流程图；如图5A所示，是本发明实施例方法形成的同一晶圆上沟槽体积较大区域的超级结单元的示意图；如图5B所示，是本发明实施例方法形成的同一晶圆上沟槽体积较小区域的超级结单元的示意图。本发明实施例沟槽型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底晶圆，在所述半导体衬底晶圆表面形成有具有第一导电类型的第一外延层1。较佳为，所述半导体衬底晶圆为硅衬底晶圆，所述第一外延层1为硅外延层，所述第二外延层3为硅外延层，所述第三外延层4为硅外延层。
步骤二、采用光刻工艺定义出沟槽的形成区域并将所述沟槽的形成区域打开；所述沟槽的宽度扩展到能够在所述沟槽内形成后续的第二外延层3、第三外延层4和第四介质层5。
较佳为，步骤二包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。
更优选择为，所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，由所述硬质掩模层将所述沟槽形成区域打开。
步骤三、对打开后的所述沟槽形成区域的所述第一外延层1进行刻蚀形成所述沟槽，图5A中的沟槽单独用2a标记，图5B中的沟槽单独用2b标记，可以看出，沟槽2a的体积要大于沟槽2b的体积，这是由于刻蚀工艺的不均匀性不可避免的造成沟槽的尺寸在同一晶圆上的面内不均匀。
步骤四、采用外延生长工艺在所述沟槽的侧面和底部表面形成第二外延层3，所述第二外延层3为第一导电类型掺杂且不将所述沟槽完全填充。
步骤五、采用外延生长工艺在形成有所述第二外延层3的所述沟槽中填充第三外延层4，所述第三外延层4为第二导电类型掺杂且不将所述沟槽完全填充并在所述沟槽中间形成缝隙。
所述第三外延层4形成后在所述沟槽中间形成缝隙的宽度最大值能达1微米。
步骤六、形成所述第四介质层5将所述沟槽的缝隙完全填充。较佳为，所述第四介质层5为采用TEOS作为硅源形成的氧化硅。
超级结单元由一个所述沟槽内填充的所述第二外延层3、所述第三外延层4和所述第四介质层5以及一个所述沟槽间的间隔区域的所述第一外延层1组成。图5A和图5B中分别显示了一个超级结单元的结构，显示的超级结单元的宽度包括了一个沟槽的宽度以及沟槽两侧各一半的间距。
所述第二外延层3的掺杂浓度大于所述第一外延层1的掺杂浓度，且所述第二外延层3和所述第一外延层1的掺杂浓度的差使得所述超级结单元的第一导电类型掺杂总量由所述第二外延层3决定；也即本发明实施例方法中所述第一外延层1采用淡掺杂，即相对于现有方法中的形成沟槽对应的外延层的掺杂浓度要淡，而且第一外延层1的第一导电类型掺杂的总量不决定整个第一导电类型薄层的掺杂总量，这样设置后能使超级结单元中的第一导电类型薄层的第一导电类型掺杂总量由所述第二外延层3决定。
较佳为，所述第一外延层1的掺杂浓度是所述第二外延层3的掺杂浓度的1/5～1/10；所述第二外延层3的电阻率为10欧姆·厘米～0.1欧姆·厘米。
所述第三外延层4不将所述沟槽完全填充的设置使得各区域的所述沟槽的所述第三外延层4的厚度一致并使所述超级结单元的第二导电类型掺杂总量由所述第三外延层4决定；也即本发明实施例方法通过使所述第三外延层4不将所述沟槽完全填充，能够克服现有方法中沟槽尺寸如宽度和体积不均匀时使完全填充于沟槽中的外延层的尺寸如宽度和体积也不均匀的特点，本发明实施例方法中，超级结单元中的第二导电类型薄层的宽度为所述第三外延层4的厚度的两倍，即沟槽两个侧面的所述第三外延层4分别提供一半的第二导电类型薄层的宽度；这样，由于所述第三外延层4的厚度确定即和沟槽尺寸无关，掺杂浓度也确定，故超级结单元的第二导电类型掺杂总量也完全由所述第三外延层4确定。
各所述超级结单元通过所述第二外延层3的第一导电类型掺杂和所述第三外延层4的第二导电类型掺杂实现PN掺杂匹配，利用步骤四的外延生长工艺和步骤五的外延生长工艺在所述半导体衬底晶圆的面内具有均匀性的特点全自对准实现面内各位置的所述超级结单元同时达到PN掺杂匹配。
本发明实施例方法中，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：第一导电类型为P型，第二导电类型为N型。
对本发明实施例方法进行仿真可以得到：
仿真时N型的所述第一外延层1的电阻率选为20欧姆·厘米，填充的所述N型的第二外延层3的电阻率为0.5欧姆·厘米，超级结单元的pitch为10微米，采用本发明实施方法最后能实现击穿电压为680V，正向比导通电阻RSP为8.4欧姆·毫米2。
由上可知，本发明实施例方法使得超级结单元的PN掺杂匹配和沟槽的尺寸无关，也即图5A和图5B所示的超级结单元的PN掺杂匹配基本相同，也即沟槽的尺寸的影响基本可以忽略，克服了前面所述的现有第二种方法中存在的刻蚀工艺所带来的沟槽的尺寸的不均匀性以及沟槽的尺寸不均匀性使超级结的PN掺杂匹配的面内均匀性变差，进而是超级结器件的击穿电压的面内均匀性变差并进而是超级结器件的击穿电压降低的缺陷。
同时，比较图5A和图3所示可知，由于本发明实施例方法没有采用将第三外延层在沟槽内完全合并从而完全填充沟槽的方法，故不存在图3所示的现有方法所带来的缺陷104，所以本发明实施例方法也能防止这些缺陷所带来的漏电。
另外，由于本发明实施例方法中，沟槽内部不仅仅填充了一种导电类型的外延层，两种导电类型的外延层都填充了，而且还填充了第四介质层5，故相对于现有方法，本发明实施例方法的沟槽宽度更大，深宽比更加小，故本发明实施例方法能降低沟槽刻蚀工艺的难度。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种沟槽型超级结的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底晶圆，在所述半导体衬底晶圆表面形成有具有第一导电类型的第一外延层；
步骤二、采用光刻工艺定义出沟槽的形成区域并将所述沟槽的形成区域打开；所述沟槽的宽度扩展到能够在所述沟槽内形成后续的第二外延层、第三外延层和第四介质层；
步骤三、对打开后的所述沟槽形成区域的所述第一外延层进行刻蚀形成所述沟槽；
步骤四、采用外延生长工艺在所述沟槽的侧面和底部表面形成第二外延层，所述第二外延层为第一导电类型掺杂且不将所述沟槽完全填充；
步骤五、采用外延生长工艺在形成有所述第二外延层的所述沟槽中填充第三外延层，所述第三外延层为第二导电类型掺杂且不将所述沟槽完全填充并在所述沟槽中间形成缝隙；
步骤六、形成所述第四介质层将所述沟槽的缝隙完全填充；
超级结单元由一个所述沟槽内填充的所述第二外延层、所述第三外延层和所述第四介质层以及一个所述沟槽间的间隔区域的所述第一外延层组成；
所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，且所述第二外延层和所述第一外延层的掺杂浓度的差使得所述超级结单元的第一导电类型掺杂总量由所述第二外延层决定；所述第三外延层不将所述沟槽完全填充的设置使得各区域的所述沟槽的所述第三外延层的厚度一致并使所述超级结单元的第二导电类型掺杂总量由所述第三外延层决定；各所述超级结单元通过所述第二外延层的第一导电类型掺杂和所述第三外延层的第二导电类型掺杂实现PN掺杂匹配，利用步骤四的外延生长工艺和步骤五的外延生长工艺在所述半导体衬底晶圆的面内具有均匀性的特点全自对准实现面内各位置的所述超级结单元同时达到PN掺杂匹配。
2.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：所述半导体衬底晶圆为硅衬底晶圆，所述第一外延层为硅外延层，所述第二外延层为硅外延层，所述第三外延层为硅外延层。
3.如权利要求1或2所述的沟槽型超级结的制造方法，其特征在于：步骤二包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层；
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留；
步骤24、去除所述光刻胶，由所述硬质掩模层将所述沟槽形成区域打开。
4.如权利要求3所述的沟槽型超级结的制造方法，其特征在于：所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
5.如权利要求4所述的沟槽型超级结的制造方法，其特征在于：所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
6.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：所述第一外延层的掺杂浓度是所述第二外延层的掺杂浓度的1/5～1/10。
7.如权利要求1或6所述的沟槽型超级结的制造方法，其特征在于：所述第二外延层的电阻率为10欧姆·厘米～0.1欧姆·厘米。
8.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：步骤五所述第三外延层形成后在所述沟槽中间形成缝隙的宽度最大值达1微米。
9.如权利要求2述的沟槽型超级结的制造方法，其特征在于：所述第四介质层为采用TEOS作为硅源形成的氧化硅。
10.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| CN107068735A true CN107068735A (zh) | 2017-08-18 |
Family
ID=59621176
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| CN201710156144.XA Pending CN107068735A (zh) | 2017-03-16 | 2017-03-16 | 沟槽型超级结的制造方法 |
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