CN108231757A - 一种半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000000126 substance Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052710 silicon Inorganic materials 0.000 abstract description 18
- 239000010703 silicon Substances 0.000 abstract description 18
- 238000000151 deposition Methods 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 230000003139 buffering effect Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
Abstract
本发明提供一种半导体器件及其制造方法，所述半导体器件包括：晶圆，在所述晶圆上间隔设置有多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。本发明中的半导体器件结构使相邻芯片中的条状沟槽均保持相互垂直，由沟槽和栅极填充引起的晶圆翘曲相互抵消，从而改善整个晶圆的翘曲问题。同时，还可以保持常规的栅极层的沉积工艺，对工艺没有任何影响，实现简单。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
绝缘栅双极型晶体管(Insu1ated Gate Bipo1ar Transistor，简称IGBT)是一种常见的功率型器件，理想的IGBT具有高击穿电压、低导通压降、关断时间短、抗短路时间长等优点。IGBT是一种垂直结构器件，可分为平面(Planar)型结构和沟槽(Trench)型结构。
沟槽型(Trench)IGBT相比较平面型(planar)IGBT，在饱和导通压(Vcesat)下降和电流密度提高等方面优势明显。目前在600V～3300V IGBT产品中已变为主流设计。沟槽型IGBT在对器件的特性带来优势的同时，对工艺提出了更高的要求。由沟槽带来的晶圆翘曲一直是沟槽型IGBT的工艺加工的难点之一。
常规，沟槽型IGBT的沟槽呈现条状布局(layout)分布，设计简单且面积利用率较高，一直是较为主流的设计方案。但是，由于沟槽深度5微米～7微米，高宽比保持在5:1，栅极多晶硅填充在沟槽中，经后续工艺中的热过程影响，会导致填充在沟槽中的栅极多晶硅晶粒膨胀，引起和条状沟槽垂直方向的晶圆翘曲明显，从而影响后续工艺，更有甚者，会导致工艺无法进行等异常现象。目前业界内也曾尝试使用多种方法以改善晶圆翘曲的问题，例如使用菱形或者四方形沟槽布局设计，或者通过改善栅极多晶硅膜层的沉积温度，由于优化和控制填充在沟槽中的晶粒碰撞边形幅度，使晶圆翘曲得以改善。但是，该种方法，由于设备因素，栅极多晶硅膜层的沉积温度调整幅度有限，改善空间很小，并且，在沟槽密度增加的趋势下，起到的作用也越来越小。
因此，为了解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括：
晶圆，在所述晶圆上间隔设置有多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。
进一步，所述芯片的俯视形状为正方形。
进一步，在所述晶圆上设置有中心芯片，在所述中心芯片的四条边的外侧设置有若干周边芯片，所述周边芯片中的所述条状沟槽与所述中心芯片中的所述条状沟槽彼此相互垂直。
进一步，所述芯片为沟槽型IGBT芯片。
进一步，在每个所述芯片的每个所述条状沟槽中均形成有栅极结构。
进一步，所述多个芯片成阵列状排布在所述晶圆上。
本发明还提供一种半导体器件的制造方法，所述方法包括：
提供晶圆；
在所述晶圆上形成间隔设置的多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。
进一步，形成每个所述芯片的所述条状沟槽时所使用的光罩下线制版时，将任一所述芯片四周紧邻的芯片旋转90度或270度，以使相邻芯片中的所述条状沟槽彼此相互垂直。
进一步，所述芯片为沟槽型IGBT芯片。
进一步，在每个所述条状沟槽中形成栅极结构。
进一步，所述芯片的俯视形状为正方形。
综上所述，本发明中的半导体器件结构使相邻芯片中的条状沟槽均保持相互垂直，由沟槽和栅极填充引起的晶圆翘曲相互抵消，从而改善整个晶圆的翘曲问题。同时，还可以保持常规的栅极层的沉积工艺，对工艺没有任何影响，实现简单。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一实施方式中的沟槽型IGBT芯片布局的俯视图；
图2示出了本发明一实施方式中的半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了改善包括多个沟槽型IGBT芯片的晶圆翘曲问题，本发明提供了一种半导体器件，该半导体器件主要包括：
晶圆，在所述晶圆上间隔设置有多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。
本发明中的半导体器件结构使相邻芯片中的条状沟槽均保持相互垂直，由沟槽和栅极填充引起的晶圆翘曲相互抵消，从而改善整个晶圆的翘曲问题。同时，还可以保持常规的栅极层的沉积工艺，对工艺没有任何影响，实现简单。
下面，参考图1对本发明的半导体器件结构进行详细说明，其中，图1示出了本发明一实施方式中的沟槽型IGBT芯片布局的俯视图。
具体地，如图1所示，本发明的半导体器件包括晶圆，所述晶圆包括衬底，所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。进一步地，所述衬底还可以为N型衬底或P型衬底。还可以为N型轻掺杂衬底。
进一步地，在所述晶圆上间隔设置有多个芯片10，其中，每个所述芯片10均包括间隔平行设置的多个条状沟槽101，相邻所述芯片10中的所述条状沟槽101相互垂直。
在一个示例中，芯片10的俯视形状可以为任意的形状，例如，圆形、矩形或其他多边形等，其中，多边形可以为正多边形，本实施例中，所述芯片10的俯视形状为正方形。
在一个示例中，多个芯片10成阵列状排布在所述晶圆上。
值得一提的是，相邻芯片10是指在所述晶圆的表面内左右紧邻或者前后紧邻的芯片。
示例性地，所述芯片10为沟槽型IGBT芯片，也可以为其他类型的包括多个条状沟槽的芯片。
在一个示例中，如图1所示，在所述晶圆上设置有中心芯片，在所述中心芯片的四条边的外侧设置有若干周边芯片，所述周边芯片中的所述条状沟槽与所述中心芯片中的所述条状沟槽彼此相互垂直。
在一个示例中，沟槽型IGBT芯片包括形成在衬底正面的漂移区，形成在衬底背面的注入区，从注入区的一面引出金属电极，作为集电极；注入区之上依次形成了缓冲区和漂移区，该缓冲区和漂移区可以为低N(N－)掺杂，在沟槽型IGBT芯片的正面通过构图刻蚀形成多个条状沟槽101，并在每个条状沟槽101中形成栅极结构，在栅极结构两侧或一侧的衬底中新城有P型的基极区，在基极区内形成N+掺杂的源区，以及同时与源区和基极区电接触的发射极。
示例性地，栅极结构包括栅极介电层和栅极层，其中，所述栅极介电层形成在所述沟槽的底部和侧壁上，所述栅极层形成在所述栅极介电层上方并填充满所述沟槽。
所述栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。
所述栅极层填充满所述沟槽。在一个示例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
本发明的半导体器件结构由于使相邻芯片中的条状沟槽保持相互垂直，因此由沟槽和栅极层(例如多晶硅)填充引起的晶圆翘曲相互抵消，从而改善了整个晶圆的翘曲问题，避免了因晶圆的翘曲问题所带来的对器件工艺过程的各种负面影响的出现，同时，还可以保持常规的栅极层的沉积工艺，对于工艺没有任何影响，实现简单。
实施例二
为了解决前述的技术问题，本发明还提供一种半导体器件的制造方法，通过该制造方法可以实现前述实施一中的半导体器件结构。
本发明的半导体器件的制造方法主要包括以下步骤：
步骤S1，提供晶圆；
步骤S2，在所述晶圆上形成间隔设置的多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。
下面，参考图1和图2对本发明的半导体器件的制造方法做详细说明。
具体地，执行步骤一，提供晶圆。
所述晶圆包括衬底，所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。进一步地，所述衬底还可以为N型衬底或P型衬底。还可以为N型轻掺杂衬底。
接着，执行步骤二，在所述晶圆上形成间隔设置的多个芯片10，其中，每个所述芯片10均包括间隔平行设置的多个条状沟槽101，相邻所述芯片10中的所述条状沟槽101彼此相互垂直。
在一个示例中，所述芯片10为沟槽型IGBT芯片，也可以为其他类型的包括多个条状沟槽的芯片。
本实施例中，主要以沟槽型IGBT半导体器件方法为例进行说明。
示例性地，在形成每个所述沟槽型IGBT芯片的条状沟槽之前，可首先在衬底的正面形成漂移区，该漂移区具有与衬底相同的导电类型。
其中，形成每个沟槽型IGBT芯片中的条状沟槽的方法可以包括以下步骤：
首先，提供包括多个条状沟槽的图案的光罩，例如，该光罩包括与条状沟槽的图案相对应的透光条状图案，以及透光条状图案外侧的遮光图案。
之后，进行光罩下线制版，调整布局规划(floor plan)，通过半导体器件(chiplayout)旋转的方式，将任一所述芯片四周紧邻的芯片旋转90度或270度，以使该任一所述芯片中的所述条状沟槽与其四周紧邻的所述芯片中的所述条状沟槽垂直，也即使相邻所述芯片10中的所述条状沟槽101相互垂直。
具体地，可以使用任何适用的方法实现芯片四周紧邻的其他芯片旋转90度或270度，例如，可在晶圆上首先旋涂光刻胶层，之后利用同一光罩先曝光一个所述芯片区域对应的光刻胶层，以将芯片的图形转移至光刻胶层上，再对与该芯片相邻的预定制作芯片的区域进行曝光，在此时可以通过不旋转光罩，而使晶圆进行旋转90度或270度，进而可使曝光的相邻芯片的多个条状沟槽图案相互垂直，以此类推，利用同一光罩对整个光刻胶层进行曝光，将多个芯片中的多个条状沟槽的图案形成在光刻胶层中，或者，还可以不使晶圆旋转，使光罩进行旋转90度或270度，进而可使曝光的相邻芯片的多个条状沟槽图案彼此相互垂直，以此类推，利用同一光罩对整个光刻胶层进行曝光，将多个芯片中的多个条状沟槽的图案形成在光刻胶层中。
再之后利用显影等步骤，在光刻胶层中形成沟槽图案，再以图案化的光刻胶层为掩膜蚀刻半导体衬底，进而形成多个芯片中的间隔平行设置的多个条状沟槽101，且相邻芯片中的条状沟槽相互垂直，最后去除光刻胶层。
随后，进行步骤三，在每个所述条状沟槽中形成栅极结构。
在一个示例中，形成所述栅极结构的方法包括以下步骤：
首先，在所述条状沟槽的底部和侧壁上形成所述栅极介电层(未示出)；所述栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。
接着，在所述栅极介电层上方形成栅极层，所述栅极层填充满所述沟槽。在一个示例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
在栅极层沉积的过程中，由于本发明的布局方法使相邻芯片中的条状沟槽保持相互垂直，因此由沟槽和栅极层(例如多晶硅)填充引起的晶圆翘曲相互抵消，从而改善了整个晶圆的翘曲问题，同时，还可以保持常规的栅极层的沉积工艺，对于工艺没有任何影响，实现简单。
在一个示例中，芯片10的俯视形状可以为任意的形状，例如，圆形、矩形或其他多边形等，其中，多边形可以为正多边形，本实施例中，所述芯片10的俯视形状为正方形。
在一个示例中，多个芯片10成阵列排布在所述晶圆上。
值得一提的是，相邻芯片10是指在所述晶圆的表面内左右紧邻或者前后紧邻的芯片。
在一个示例中，如图1所示，在所述晶圆上设置有中心芯片，在所述中心芯片的四条边的外侧设置有若干周边芯片，所述周边芯片中的所述条状沟槽与所述中心芯片中的所述条状沟槽彼此相互垂直。
随后，可进行沟槽型IGBT工艺的其他工艺步骤，包括但不限于以下步骤：
在栅极结构两侧或一侧的衬底中形成有P型的基极区，在基极区内形成N+掺杂的源区，以及同时与源区和基极区电接触的发射极，在衬底背面形成注入区，从注入区的一面引出金属电极，作为集电极；在注入区之上依次形成缓冲区和漂移区，该缓冲区和漂移区可以为低N(N－)掺杂。
至此完成了对本发明的制造方法的主要步骤的介绍，其中，对于完整的制造方法还可能需要其他的工艺步骤，在此不做赘述。
综上所述，根据本发明的半导体器件的制造方法形成的半导体器件，其使相邻芯片中的条状沟槽保持相互垂直，因此由沟槽和栅极层(例如多晶硅)填充引起的晶圆翘曲相互抵消，从而改善了整个晶圆的翘曲问题，避免了因晶圆的翘曲问题所带来的对器件工艺过程的各种负面影响的出现，同时，还可以保持常规的栅极层的沉积工艺，对于工艺没有任何影响，实现简单。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件，其特征在于，包括：
晶圆，在所述晶圆上间隔设置有多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。
2.如权利要求1所述的半导体器件，其特征在于，所述芯片的俯视形状为正方形。
3.如权利要求2所述的半导体器件，其特征在于，在所述晶圆上设置有中心芯片，在所述中心芯片的四条边的外侧设置有若干周边芯片，所述周边芯片中的所述条状沟槽与所述中心芯片中的所述条状沟槽彼此相互垂直。
4.如权利要求1所述的半导体器件，其特征在于，所述芯片为沟槽型IGBT芯片。
5.如权利要求1所述的半导体器件，其特征在于，在每个所述芯片的每个所述条状沟槽中均形成有栅极结构。
6.如权利要求1所述的半导体器件，其特征在于，所述多个芯片成阵列状排布在所述晶圆上。
7.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供晶圆；
在所述晶圆上形成间隔设置的多个芯片，其中，每个所述芯片均包括间隔平行设置的多个条状沟槽，相邻所述芯片中的所述条状沟槽彼此相互垂直。
8.如权利要求7所述的制造方法，其特征在于，形成每个所述芯片的所述条状沟槽时所使用的光罩下线制版时，将任一所述芯片四周紧邻的芯片旋转90度或270度，以使相邻芯片中的所述条状沟槽彼此相互垂直。
9.如权利要求7或8所述的制造方法，其特征在于，所述芯片为沟槽型IGBT芯片。
10.如权利要求7所述的制造方法，其特征在于，在每个所述条状沟槽中形成栅极结构。
11.如权利要求7所述的制造方法，其特征在于，所述芯片的俯视形状为正方形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611152920.0A CN108231757B (zh) | 2016-12-14 | 2016-12-14 | 一种半导体器件及其制造方法 |
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|---|---|---|---|
| CN201611152920.0A CN108231757B (zh) | 2016-12-14 | 2016-12-14 | 一种半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201611152920.0A Active CN108231757B (zh) | 2016-12-14 | 2016-12-14 | 一种半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN108231757B (zh) |
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