TWI572008B - 具有超接面結構的半導體元件及其製造方法 - Google Patents

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Description

具有超接面結構的半導體元件及其製造方法
本發明係有關於一種具有超接面結構的半導體元件。
超接面結構金氧半場效電晶體比普通的金氧半場效電晶體更具吸引力，因為超接面結構金氧半場效電晶體具有較高的崩潰電壓及較低的汲極至源極電阻。超接面結構金氧半場效電晶體包含位於重摻雜基板上方之交替且平行排列的p型柱和n型柱。
p型柱和n型柱是藉由多次外延製程及使用遮罩的摻雜製程所形成的，然而其均勻性差、製程時間長且成本高。
本發明提供一種具有超接面結構的半導體元件，包含基板、第一導電型的磊晶層、第一溝渠、與第一導電型 相反之第二導電型的第一摻雜區、第二溝渠及第一導電型的第二摻雜區。第一導電型的磊晶層位於基板上方。第一溝渠位於磊晶層內。第二導電型的第一摻雜區位於磊晶層內並圍繞第一溝渠。第二溝渠位於磊晶層內並與第一溝渠彼此分離。第一導電型的第二摻雜區位於磊晶層內並圍繞第二溝渠。第二摻雜區的摻質濃度大於磊晶層的摻質濃度。
本發明另提供一種具有超接面結構的半導體元件，包含基板、第一導電型的磊晶層、與第一導電型相反之第二導電型的第一摻雜區、第二溝渠及第一導電型的第二摻雜區。第一導電型的磊晶層位於基板上方。第二導電型的第一摻雜區位於磊晶層內。第二溝渠位於磊晶層內並與第一摻雜區彼此分離。第一導電型的第二摻雜區位於磊晶層內並圍繞第二溝渠。第二摻雜區的摻質濃度大於磊晶層的摻質濃度。
本發明又提供一種製造具有超接面結構之半導體元件的方法，包含：形成磊晶層於基板上，其中磊晶層為第一導電型；形成第一溝渠於磊晶層內；形成第一摻雜區於磊晶層內並圍繞第一溝渠，其中第一摻雜區為第二導電型，第二導電型與第一導電型相反；形成第二溝渠於磊晶層內，第二溝渠與第一溝渠彼此分離；以及形成第二摻雜區於磊晶層內並圍繞第二溝渠，其中第二摻雜區為第一導電型，且第二摻雜區之摻質濃度大於磊晶層之摻質濃度。
102‧‧‧基板
104‧‧‧磊晶層
106‧‧‧硬遮罩層
108‧‧‧第一溝渠
110‧‧‧摻質
110a‧‧‧第一摻雜區
112‧‧‧絕緣層
114‧‧‧填充材料
120‧‧‧硬遮罩層
122‧‧‧第二溝渠
124‧‧‧摻質
124a‧‧‧第二摻雜區
126‧‧‧絕緣層
128‧‧‧填充材料
130‧‧‧閘介電層
132‧‧‧閘極電極
140‧‧‧摻質
140a‧‧‧表面摻雜區
150‧‧‧源極區
160‧‧‧層間介電層
170‧‧‧重摻雜區
180‧‧‧導電層
D1‧‧‧第一溝渠的深度
D2‧‧‧第二溝渠的深度
W1‧‧‧第一溝渠的寬度
W2‧‧‧第二溝渠的寬度
W3‧‧‧閘極電極的寬度
θ1‧‧‧夾角
θ2‧‧‧夾角
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖繪示根據本發明多個實施例之一種具有超接面結構的半導體元件的剖面示意圖。
第2圖繪示根據本發明多個實施例之一種具有超接面結構的半導體元件的剖面示意圖。
第3A-3Q圖繪示根據本發明多個實施例之一種製造具有超接面結構的半導體元件的方法在各個製程階段的剖面示意圖。
以下提供本發明之多種不同的實施例或實例，以實現所提供之標的的不同技術特徵。下述具體實例的元件和設計用以簡化本發明。當然，這些僅為示例，而非用以限定本發明。舉例而言，說明書中揭示形成第一特徵結構於第二特徵結構之上方，其包括第一特徵結構與第二特徵結構形成而直接接觸的實施例，亦包括於第一特徵結構與第二特徵結構之間另有其他特徵結構的實施例，亦即，第一特徵結構與第二特徵結構並非直接接觸。此外，本發明於各個實例中可能用到重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。
另外，空間相對用語，如「下」、「低」、「上」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中 的相對關係。這些空間相對用語旨在包含除了圖式中所示之方位以外，裝置在使用或操作時的不同方位。裝置可被另外定位(例如旋轉90度或其他方位)，而本文所使用的空間相對敘述亦可相對應地進行解釋。
如上所述，超接面金氧半場效電晶體的p型柱和n型柱是藉由多次外延製程及使用遮罩的摻雜製程所形成，然而其均勻性差、製程時間長並且成本高。為了解決上述問題，提供一種製造具有超接面結構的半導體元件的方法以及此半導體元件。本發明之製造方法包含藉由形成溝渠及圍繞此溝渠之一導電型的摻雜區來製造此超接面結構。相較於以多次外延製程製造超接面結構，本發明之製造超接面結構的方法的均勻性較佳、製程時間較短並且成本較低。
此外，本發明之製造方法包含形成另一溝渠及另一導電型的另一摻雜區圍繞此溝渠，其中此摻雜區的摻質濃度大於磊晶層的摻質濃度，而可提供載子較低電阻的通道；亦即，可使開電阻降低。至於半導體元件及製造此半導體元件的方法的實施例將於以下依序詳述。
第1圖繪示根據本發明多個實施例之一種具有超接面結構的半導體元件的剖面示意圖。此半導體元件包含基板102、第一導電型的磊晶層104、第一溝渠108、第二導電型的第一摻雜區110a、第二溝渠122及第一導電型的第二摻雜區124a。第二導電型與第一導電型相反。
在數個實施例中，此基板102為第一導電型的摻雜 基板。在數個實施例中，摻雜基板102為n型摻雜基板。在數個實施例中，摻質包含砷、磷或其他合適的n型摻質。在數個實施例中，摻雜基板102為重摻雜基板。在數個實施例中，摻雜基板102用以作為汲極。在數個實施例中，摻雜基板102包含元素半導體，包括矽或鍺的結晶、多晶或無定形結構；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、磷砷化鎵銦；任何其他合適的材料；或其組合。
第一導電型的磊晶層104位於摻雜基板102的上方。在數個實施例中，磊晶層104為n型摻雜磊晶層。在數個實施例中，磊晶層104包含矽、鍺或其他合適的半導體材料。在數個實施例中，磊晶層104的厚度為約10微米至約80微米。在數個實施例中，磊晶層104的摻質濃度足以使其電阻為約0.1歐姆-公分至約10歐姆-公分。
第一溝渠108位於磊晶層104內。第一溝渠為垂直壁溝渠或傾斜溝渠。在第1圖所示的實施例中，第一溝渠108為傾斜溝渠。在數個實施例中，傾斜的第一溝渠108的側壁與磊晶層104的頂面之間的夾角01為約85度至約89度。在數個實施例中，第一溝渠108的高寬比(W1/D1)為約1.5/50至約5/50。在數個實施例中，第一溝渠108的深度D1為約8微米至約50微米。
第二導電型的第一摻雜區110a位於磊晶層104內並圍繞第一溝渠108。在數個實施例中，第一摻雜區110a 沿著第一溝渠108的側壁和底面均勻地分佈。在數個實施例中，第一摻雜區110a包含p型摻質，而可用以作為p型柱。在數個實施例中，第一摻雜區110a中的摻質包含硼、二氟化硼或其他合適的p型摻質。在數個實施例中，第一摻雜區110a的摻質濃度為約1015離子/立方公分至約1018離子/立方公分。
第二溝渠122位於磊晶層104內並與第一溝渠108彼此分離。第二溝渠為垂直壁溝渠或傾斜溝渠。在第1圖所示的實施例中，第二溝渠122為傾斜溝渠。在數個實施例中，傾斜的第二溝渠122的側壁與磊晶層104的頂面之間的夾角θ2為約85度至約89度。在數個實施例中，第二溝渠122的高寬比(W2/D2)為約1.5/50至約5/50。在數個實施例中，第二溝渠122的深度D2為約8微米至約50微米。
第一導電型的第二摻雜區124a位於磊晶層104內並圍繞第二溝渠122。在數個實施例中，第二摻雜區124a沿著第二溝渠122的側壁和底面均勻地分佈。在數個實施例中，第二摻雜區124a接觸摻雜基板102。在數個實施例中，第二摻雜區124a包含n型摻質，而可用以作為n型柱。在數個實施例中，第二摻雜區124a中的摻質包含磷、砷、銻、鉍、硒、碲或其他合適的n型摻質。
值得注意的是，第二摻雜區124a的摻質濃度大於磊晶層104的摻質濃度，因此可提供載子較低電阻的通道；亦即，可使開電阻降低。在數個實施例中，第二摻雜區124a 的摻質濃度與磊晶層104的摻質濃度的比值為10/1，而第二摻雜區124a的電阻與磊晶層104的電阻的比值為約1/10。在數個實施例中，第二摻雜區124a的摻質濃度為約1012離子/立方公分至約1017離子/立方公分。在數個實施例中，第一導電型的摻雜基板102的摻質濃度大於第二摻雜區124a的摻質濃度。
在數個實施例中，半導體元件更包含填充材料128位於第二溝渠122內。在數個實施例中，填充材料128包含導電材料，如多晶矽或其他合適的導電材料。在數個實施例中，填充材料128包含介電材料，如二氧化矽、氮化矽或其他合適的介電材料。在數個實施例中，填充材料128為空氣間隙。
在數個實施例中，半導體元件更包含絕緣層126位於填充材料128與第二摻雜區124a之間。在數個實施例中，絕緣層126包含二氧化矽、氣凝膠、氮化矽、氮氧化矽或其他合適的絕緣材料。
在數個實施例中，半導體元件更包含另一填充材料114位於第一溝渠108內。在數個實施例中，填充材料114包含導電材料，如多晶矽或其他合適的導電材料。在數個實施例中，填充材料114包含介電材料，如二氧化矽、氮化矽或其他合適的介電材料。在數個實施例中，填充材料114為空氣間隙。
在數個實施例中，半導體元件更包含另一絕緣層112位於填充材料114與第一摻雜區110a之間。在數個實 施例中，絕緣層112包含二氧化矽、氣凝膠、氮化矽、氮氧化矽或其他合適的絕緣材料。
在數個實施例中，半導體元件更包含閘極電極132位於磊晶層104上且大致對準第二溝渠122。在數個實施例中，閘極電極132包含導電材料，如多晶矽、金屬或金屬合金。在數個實施例中，閘極電極132的寬度W3大於第二溝渠122的寬度W2。
在數個實施例中，半導體元件更包含閘介電層130位於閘極電極132與磊晶層104之間。在數個實施例中，閘介電層130包含介電材料，如二氧化矽、氮化矽、氮氧化矽或其他合適的絕緣材料。
在數個實施例中，半導體元件更包含第一導電型的源極區150於磊晶層104內且位於第一溝渠108與第二摻雜區124a之間。在數個實施例中，源極區150的摻質濃度大於第二摻雜區124a的摻質濃度。在數個實施例中，摻雜基板102用以作為汲極，且第二摻雜區124a用以提供一低電阻通道以降低汲極至源極的開電阻。在數個實施例中，源極區150包含n型摻質。在數個實施例中，n型摻質包含磷、砷、銻、鉍、硒、碲或其他合適的n型摻質。在數個實施例中，源極區150的摻質濃度為約1018離子/立方公分至約1020離子/立方公分。
在數個實施例中，半導體元件更包含第二導電型的表面摻雜區140a於磊晶層104內且位於源極區150與第二摻雜區124a之間。在數個實施例中，表面摻雜區140a用 以作為通道的一部分。在數個實施例中，表面摻雜區140a未與第二摻雜區124a接觸。在數個實施例中，表面摻雜區140a與第二摻雜區124a接觸。在數個實施例中，表面摻雜區140a與第一摻雜區110a是連續的。在數個實施例中，表面摻雜區140a延伸至閘介電層130下方。在數個實施例中，表面摻雜區140a包含p型摻質。在數個實施例中，p型摻質包含硼、二氟化硼或其他合適的p型摻質。在數個實施例中，表面摻雜區140a的摻質濃度為約1015離子/立方公分至約1018離子/立方公分。
在數個實施例中，半導體元件更包含導電層180位於閘極電極132上，並用以電性連接源極區150。在數個實施例中，導電層180包含金屬、金屬合金、多晶矽或其他合適的導電材料。
在數個實施例中，半導體元件更包含層間介電層160覆蓋閘極電極132，且位於閘極電極132與導電層180之間。在數個實施例中，介電材料包含氧化矽、氮化矽、氮氧化矽或其他合適的介電材料。
在數個實施例中，半導體元件更包含第二導電型的重摻雜區170鄰接源極區150。在數個實施例中，重摻雜區170包含p型摻質。在數個實施例中，p型摻質包含硼、二氟化硼或其他合適的p型摻質。在數個實施例中，重摻雜區170的摻質濃度為約1017離子/立方公分至約1020離子/立方公分。
在數個實施例中，具有第1圖所示之結構的半導體 元件，其第一溝渠108的深度D1與第二溝渠122的深度D2大致相同，此半導體元件的特徵開電阻為具有第1圖所示之結構但不包含第二溝渠122及第二摻雜區124a之半導體元件的特徵開電阻的約40%。由此可知，第二溝渠122及第二摻雜區124a確實可用以降低半導體元件的特徵開電阻。
第2圖繪示根據本發明多個實施例之一種具有超接面結構的半導體元件的剖面示意圖。此半導體元件包含基板102、第一導電型的磊晶層104、第二導電型的第一摻雜區110a、第二溝渠122以及第一導電型的第二摻雜區124a。第二導電型與第一導電型相反。第二溝渠122與第一摻雜區110a彼此分離。第2圖所示之第二導電型的第一摻雜區110a係用以作為第二導電型柱。在數個實施例中，第一摻雜區110a包含p型摻質，因此其可用以作為p型柱。
第3A-3Q圖繪示根據本發明多個實施例之一種製造具有超接面結構的半導體元件的方法在各個製程階段的剖面示意圖。
如第3A圖所示，提供一摻雜基板102，然後形成一第一導電型的磊晶層104於基板102的上方。利用磊晶製程形成磊晶層104於摻雜基板102的上方。在數個實施例中，在形成磊晶層104時，摻雜摻質至磊晶層104中。在數個實施例中，在形成磊晶層104之後，對磊晶層104進行摻雜。在數個實施例中，形成厚度為約10微米至約80微米的磊晶層104。在數個實施例中，磊晶層104的摻質濃 度足以使其電阻為約0.1歐姆-公分至約10歐姆-公分。
如第3B圖所示，形成硬遮罩層106於磊晶層104上方。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、旋轉塗佈或其他合適的製程形成硬遮罩材料，然後藉由光學微影與蝕刻製程、雷射鑽孔製程或者其他合適的材料移除製程圖案化此硬遮罩材料，以形成硬遮罩層106。在數個實施例中，硬遮罩層106包含二氧化矽、氮化矽或其他合適的遮罩材料。在數個實施例中，硬遮罩層106的厚度為約5,000埃至約25,000埃。硬遮罩層106暴露出磊晶層104的一部分，其用以後續形成第一溝渠。
如第3C圖所示，根據硬遮罩層106移除磊晶層104所暴露出的部分，以於磊晶層104中形成第一溝渠108。在數個實施例中，藉由乾蝕刻製程移除磊晶層104。在數個實施例中，蝕刻劑包含碳氟化物、六氟化硫、氧氣、氦氣、碳氯化物、氬氣或其他合適的蝕刻劑材料。在數個實施例中，第一溝渠為垂直壁溝渠或傾斜溝渠。在第3C圖的實施例中，第一溝渠108為傾斜溝渠。在數個實施例中，傾斜的第一溝渠108的側壁與磊晶層104的頂面之間的夾角θ1為約85度至約89度之間。在數個實施例中，第一溝渠108的高寬比(W1/D1)為約1.5/50至約5/50。在數個實施例中，第一溝渠108的深度D1為約8微米至約50微米。
如第3D圖所示，進行離子佈植，以沉積第二導電型的摻質110至第一溝渠108的側壁中。在數個實施例中，對傾斜的第一溝渠108進行垂直離子佈植製程。在數個實 施例中，對垂直壁的第一溝渠進行傾斜離子佈植製程。在數個實施例中，離子佈植是沉積p型摻質至第一溝渠108的側壁中。在數個實施例中，p型摻質包含硼、二氟化硼或其他合適的p型摻質。在數個實施例中，摻質110的濃度為約1015離子/立方公分至約1018離子/立方公分。
在沉積摻質110之後，移除硬遮罩層106。在數個實施例中，藉由蝕刻製程、平坦化製程或其他合適的材料移除製程移除硬遮罩層106。
如第3E圖所示，形成絕緣層112和填充材料114於第一溝渠108中。在數個實施例中，絕緣層112被省略。在數個實施例中，絕緣層112是在形成填充材料114之前形成。在數個實施例中，絕緣層112包含二氧化矽、氣凝膠或其他合適的絕緣材料。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈或其他合適的製程毯覆式沉積絕緣層112。在數個實施例中，填充材料114包含導電材料，如多晶矽或其他合適的導電材料。在數個實施例中，填充材料114包含介電材料，如二氧化矽、氮化矽或其他合適的介電材料。在數個實施例中，填充材料114為空氣間隙。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈或其他合適的製程形成填充材料114。
如第3F圖所示，進行平坦化製程。在數個實施例中，平坦化製程包含化學機械拋光製程、研磨製程、蝕刻製程或其他合適的材料移除製程。平坦化製程移除掉填充 材料114的多個部分及第一溝渠108以外的絕緣層112。在數個實施例中，在平坦化製程之後，填充材料114的頂面與絕緣層112的頂面和磊晶層104的頂面共平面。
如第3G圖所示，摻質110擴散至磊晶層104中，以形成第二導電型的第一摻雜區110a於磊晶層104中並圍繞第一溝渠108。在數個實施例中，藉由熱製程擴散摻質110。熱製程使摻質110由位於第一溝渠108側壁表面之原本位置擴散進入磊晶層104中。在數個實施例中，熱製程包含於約1000℃至約1250℃加熱。在數個實施例中，熱製程的持續時間為約30分鐘至約300分鐘。在數個實施例中，熱製程是在惰性環境下進行。在數個實施例中，熱製程是在含還原劑的環境下進行。
如第3H圖所示，形成另一硬遮罩層120於磊晶層104的上方。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、旋轉塗佈或其他合適的製程形成硬遮罩材料，然後藉由光學微影與蝕刻製程、雷射鑽孔製程或其他合適的材料移除製程圖案化此硬遮罩材料，以形成硬遮罩層120。在數個實施例中，硬遮罩層120包含二氧化矽、氮化矽或其他合適的遮罩材料。在數個實施例中，硬遮罩層120的厚度為約5,000埃至約25,000埃。硬遮罩層120暴露出磊晶層104的一部分，其用以後續形成第二溝渠。
如第31圖所示，根據硬遮罩層120移除磊晶層104所暴露出的部分，以於磊晶層104中形成第二溝渠122。第二溝渠122與第一溝渠108彼此分離。在數個實施例中， 藉由乾蝕刻製程移除磊晶層104。在數個實施例中，蝕刻劑包含碳氟化物、六氟化硫、氧氣、氦氣、碳氯化物、氬氣或其他合適的蝕刻劑材料。在數個實施例中，第二溝渠為垂直壁溝渠或傾斜溝渠。在第3I圖的實施例中，第二溝渠122為傾斜溝渠。在數個實施例中，傾斜的第二溝渠122的側壁與磊晶層104的頂面之間的夾角θ2為約85度至約89度之間。在數個實施例中，第二溝渠122的高寬比(W2/D2)為約1.5/50至約5/50。在數個實施例中，第二溝渠122的深度D1為約8微米至約50微米。
如第3J圖所示，進行離子佈植，以沉積第一導電型的摻質124至第二溝渠122的側壁中。在數個實施例中，對傾斜的第二溝渠122進行垂直離子佈植製程。在數個實施例中，對垂直壁的第二溝渠進行傾斜離子佈植製程。在數個實施例中，離子佈植是沉積n型摻質至第二溝渠122的側壁中。在數個實施例中，n型摻質包含磷、砷、銻、鉍、硒、碲或其他合適的n型摻質。在數個實施例中，摻質124的濃度為約1012離子/立方公分至約1017離子/立方公分。
如第3K圖所示，移除硬遮罩層120。然後，形成絕緣層126於第二溝渠122中，再將填充材料128填充至第二溝渠122中。隨後對填充材料128與絕緣層126進行平坦化製程。在數個實施例中，藉由蝕刻製程、平坦化製程或其他合適的材料移除製程移除硬遮罩層120。
在數個實施例中，絕緣層126是在形成填充材料128之前形成。在數個實施例中，絕緣層126包含二氧化 矽、氣凝膠或其他合適的絕緣材料。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈或其他合適的製程毯覆式沉積絕緣層126。在數個實施例中，填充材料128包含導電材料，如多晶矽或其他合適的導電材料。在數個實施例中，填充材料128包含介電材料，如二氧化矽、氮化矽或其他合適的介電材料。在數個實施例中，填充材料128為空氣間隙。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈或其他合適的製程形成填充材料128。
在數個實施例中，平坦化製程包含化學機械拋光製程、研磨製程、蝕刻製程或其他合適的材料移除製程。平坦化製程移除掉填充材料128的多個部分及第二溝渠122以外的絕緣層126。在數個實施例中，在平坦化製程之後，填充材料128的頂面與絕緣層126的頂面和磊晶層104的頂面共平面。
如第3L圖所示，依序形成閘介電層130和閘極電極132。在數個實施例中，依序毯覆式沉積閘介電材料和閘極電極材料，然後進行圖案化，以形成閘介電層130和閘極電極132。在數個實施例中，藉由物理氣相沉積、化學氣相沉積、旋轉塗佈、熱乾氧化、熱濕氧化或其他製程毯覆式沉積閘介電材料。在數個實施例中，藉由物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、旋轉塗佈或其他製程毯覆式沉積閘極電極材料。在數個實施例中，藉由光學微影蝕刻製程或其他合適的材料移除製程圖案化閘極電極材 料和閘介電材料。
如第3M圖所示，進行離子佈植，以沉積第二導電型的摻質140至磊晶層104的頂面，其圍繞閘極電極132、填充材料114及絕緣層112。在數個實施例中，離子佈植結合遮罩製程。在數個實施例中，遮罩製程包含形成圖案化光阻材料或圖案化硬遮罩層於磊晶層104上。在數個實施例中，離子佈植沉積p型摻質140至磊晶層104的頂面。在數個實施例中，p型摻質包含硼、二氟化硼或其他合適的p型摻質。在數個實施例中，摻質140的濃度為約1015離子/立方公分至約1018離子/立方公分。
如第3N圖所示，摻質140擴散至磊晶層104中以形成表面摻雜區110a。在數個實施例中，藉由熱製程擴散摻質140。熱製程使摻質140由原本的位置擴散進入磊晶層104中。在數個實施例中，熱製程包含於約1000℃至約1250℃加熱。在數個實施例中，熱製程的持續時間為約30分鐘至約200分鐘。在數個實施例中，熱製程是在惰性環境下進行。在數個實施例中，熱製程是在含還原劑的環境下進行。在數個實施例中，在進行熱製程時，第3M圖所示的摻質124亦擴散而形成第二摻雜區124a於磊晶層104中，並圍繞第二溝渠122，如第3N圖所示。第二摻雜區124a的摻質濃度大於磊晶層104的摻質濃度。
如第3O圖所示，形成源極區150。在數個實施例中，藉由離子佈植形成第一導電型的源極區150。在數個實施例中，離子佈植結合遮罩製程。在數個實施例中，遮罩 製程包含形成圖案化光阻材料或圖案化硬遮罩層於磊晶層104上。在數個實施例中，源極區150的摻質濃度為約1018離子/立方公分至約1020離子/立方公分。在數個實施例中，源極區150包含n型摻質。在數個實施例中，n型摻質包含磷、砷、銻、鉍、硒、碲或其他合適的n型摻質。在數個實施例中，在離子佈植之後進行熱製程。在數個實施例中，熱製程包含於約850℃至約1050℃加熱。在數個實施例中，熱製程的持續時間為約30分鐘至約60分鐘。在數個實施例中，熱製程是在惰性環境下進行。在數個實施例中，熱製程是在含還原劑的環境下進行。
如第3P圖所示，形成層間絕緣層160於閘極電極132的上方。在數個實施例中，藉由化學氣相沉積、物理氣相沉積、旋轉塗佈或者其他合適的製程形成層間絕緣層160。
如第3Q圖所示，圖案化層間絕緣層160以形成開162，然後形成第二導電型的重摻雜區170於開口162下方並鄰接源極區150。在數個實施例中，使用光學微影與蝕刻製程、雷射鑽孔製程或者其他合適的材料移除製程圖案化層間絕緣層160。在數個實施例中，藉由離子佈植形成重摻雜區170。在數個實施例中，重摻雜區170包含p型摻質。在數個實施例中，p型摻質包含硼、二氟化硼或其他合適的p型摻質。在數個實施例中，重摻雜區170的摻質濃度為約1017離子/立方公分至約1020離子/立方公分。。在數個實施例中，重摻雜區170的摻質濃度大於表面摻雜區140a或第 一摻雜區110a的摻質濃度。
在形成重摻雜區170之後，形成導電層180於開口162中及層間絕緣層160上方。導電層180電性連接源極區150。在數個實施例中，藉由物理氣相沉積、濺鍍、原子層沉積、電鍍或其他合適的製程毯覆式沉積導電材料，然後藉由光學微影及蝕刻製程或其他合適的材料移除製程進行圖案化，以形成導電層180。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
104‧‧‧磊晶層
108‧‧‧第一溝渠
110a‧‧‧第一摻雜區
112‧‧‧絕緣層
114‧‧‧填充材料
122‧‧‧第二溝渠
124a‧‧‧第二摻雜區
126‧‧‧絕緣層
128‧‧‧填充材料
130‧‧‧閘介電層
132‧‧‧閘極電極
140a‧‧‧表面摻雜區
150‧‧‧源極區
160‧‧‧層間介電層
170‧‧‧重摻雜區
180‧‧‧導電層
D1‧‧‧第一溝渠的深度
D2‧‧‧第二溝渠的深度
W1‧‧‧第一溝渠的寬度
W2‧‧‧第二溝渠的寬度
W3‧‧‧閘極電極的寬度
θ1‧‧‧夾角
θ2‧‧‧夾角

Claims (10)

  1. 一種具有超接面結構的半導體元件，包含：一基板；一第一導電型之一磊晶層，位於該基板上方；一第一溝渠，位於該磊晶層內；一第二導電型之一第一摻雜區，該第二導電型與該第一導電型相反，該第一摻雜區位於該磊晶層內並圍繞該第一溝渠且接觸該第一溝渠的一側壁；一第二溝渠，位於該磊晶層內並與該第一溝渠彼此分離；以及該第一導電型之一第二摻雜區，位於該磊晶層內並圍繞該第二溝渠且接觸該第二溝渠的一側壁，其中該第二摻雜區之一摻質濃度大於該磊晶層之一摻質濃度，且該磊晶層側向位於該第一摻雜區與該第二摻雜區之間。
  2. 如請求項1所述之半導體元件，其中該第二摻雜區之該摻質濃度為約1012離子/立方公分至約1017離子/立方公分。
  3. 如請求項1所述之半導體元件，其中該第二溝渠為一傾斜溝渠。
  4. 如請求項1所述之半導體元件，更包含： 一填充材料位於該第二溝渠內；以及一絕緣材料位於該填充材料與該第二摻雜區之間。
  5. 如請求項1所述之半導體元件，其中該基板為該第一導電型，且該基板之一摻質濃度大於該第二摻雜區之該摻質濃度。
  6. 如請求項5所述之半導體元件，其中該第二摻雜區接觸該基板。
  7. 如請求項1所述之半導體元件，更包含一閘極電極位於該磊晶層上方並大致對準該第二溝渠。
  8. 一種具有超接面結構的半導體元件，包含：一基板；一第一導電型之一磊晶層，位於該基板上方；一第二導電型之一第一摻雜區，該第二導電型與該第一導電型相反，該第一摻雜區位於該磊晶層內；一第二溝渠，位於該磊晶層內並與該第一摻雜區彼此分離；以及該第一導電型之一第二摻雜區，位於該磊晶層內並圍繞該第二溝渠且接觸該第二溝渠的一側壁，其中該第二摻雜區之一摻質濃度大於該磊晶層之一摻質濃度，且該磊晶 層側向位於該第一摻雜區與該第二摻雜區之間。
  9. 一種製造具有超接面結構之半導體元件的方法，包含：形成一磊晶層於一基板上，其中該磊晶層為一第一導電型；形成一第一溝渠於該磊晶層內；形成一第一摻雜區於該磊晶層內並圍繞該第一溝渠且接觸該第一溝渠的一側壁，其中該第一摻雜區為一第二導電型，該第二導電型與該第一導電型相反；形成一第二溝渠於該磊晶層內，該第二溝渠與該第一溝渠彼此分離；以及形成一第二摻雜區於該磊晶層內並圍繞該第二溝渠且接觸該第二溝渠的一側壁，其中該第二摻雜區為該第一導電型，且該第二摻雜區之一摻質濃度大於該磊晶層之一摻質濃度，且該磊晶層側向位於該第一摻雜區與該第二摻雜區之間。
  10. 如請求項9所述之方法，其中該第二溝渠為一傾斜溝渠，且形成該第二摻雜區包含對該第二溝渠進行一垂直離子摻雜。
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