CN103413823A

CN103413823A - 超级结晶体管及其形成方法

Info

Publication number: CN103413823A
Application number: CN2013103712041A
Authority: CN
Inventors: 刘宪周
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-08-22
Filing date: 2013-08-22
Publication date: 2013-11-27
Anticipated expiration: 2033-08-22
Also published as: CN103413823B

Abstract

一种超级结晶体管及其形成方法，其中，超级结晶体管包括：半导体衬底内具有第二掺杂离子；位于半导体衬底内的若干第一沟槽，第一沟槽的侧壁相对于半导体衬底表面倾斜，且第一沟槽的顶部尺寸大于底部尺寸；位于第一沟槽内的第一半导体层，第一半导体层内具有第一掺杂离子；位于相邻第一半导体层之间的半导体衬底内的第二沟槽；位于第二沟槽内的第二半导体层，第二半导体层内具有第二掺杂离子；位于第二半导体层表面的栅极结构、相邻栅极结构之间的第一半导体层内的体区以及栅极结构两侧的体区内的源区，源区内具有第二掺杂离子，体区内具有第一掺杂离子，且部分体区与栅极结构重叠。所述超级结晶体管的击穿电压提高、性能改善。

Description

超级结晶体管及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种超级结晶体管及其形成方法。

背景技术

超级结（Super Junction）结构是一种由一系列交替排列的P型半导体层和N型半导体层所构成的结构，而超级结MOS晶体管既是基于该超级结结构的一种半导体功率器件。所述超级结MOS晶体管是在垂直双扩散MOS（VDMOS，Vertical Double-Diffused MOS）晶体管的基础上发展而来的，除了具备所述垂直双扩散MOS晶体管所具有的优点之外，所述超级结MOS晶体管还具有导通电阻（Rdson）低、击穿电压（BV，Breakdown Voltage）高的特点。

图1至图3是一种形成超级结MOS晶体管的过程的剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100内具有N型离子，所述半导体衬底100内具有若干相邻的沟槽102，相邻沟槽102之间的半导体衬底为N型区103。

请参考图2，在所述沟槽102（如图1所示）内形成填充满所述沟槽102的半导体层104；在所述半导体层104内掺杂P型离子。

请参考图3，在相邻沟槽102之间的半导体衬底100表面形成栅极结构105；在相邻栅极结构105之间的半导体层104内形成P型体区106，且部分P型体区106与栅极结构105重叠；在所述栅极结构105两侧的P型体区106内形成N型源极107；在所述半导体衬底100与栅极结构105相对的表面形成漏极108。

当所述超级结MOS晶体管开启时，位于栅极结构105底部的P型体区106反型而形成沟道区，使源极107和漏极108之间导通，且源极107和漏极108之间产生导通电流，所述导通电流能够以垂直于半导体衬底100表面的方向，在N型区103内流动，由于所述N型区103内的N型离子的浓度较高，从而能够使源极107和漏极108之间的导通电阻降低。当所述超级结MOS晶体管关闭时，半导体层104内的P型离子、以及和N型区103内的N型离子之间能够在平行于半导体衬底100表面的方向上相互扩散，并造成所述半导体层104和N型区103完全耗尽，从而使所述半导体层104和N型区103形成耗尽层，所述耗尽层能够使源极107和漏极108之间的击穿电压提高。

然而，现有技术形成的超级结MOS晶体管性能不稳定，且所述超级结MOS晶体管的击穿电压有待进一步提高。

发明内容

本发明解决的问题是提供一种超级结晶体管及其形成方法，使所述超级结MOS晶体管的击穿电压得以提高，性能改善。

为解决上述问题，本发明提供一种超级结晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底内具有第二掺杂离子；在所述半导体衬底内形成若干第一沟槽，所述第一沟槽的侧壁相对于半导体衬底表面倾斜，且所述第一沟槽的顶部尺寸大于底部尺寸；在所述第一沟槽内形成填充满所述第一沟槽的第一半导体层，所述第一半导体层内具有第一掺杂离子；在相邻第一半导体层之间的半导体衬底内形成第二沟槽；在所述第二沟槽内形成填充满所述第二沟槽的第二半导体层，所述第二半导体层内具有第二掺杂离子；在形成第一半导体层和第二半导体层之后，在第二半导体层表面形成栅极结构；在相邻栅极结构之间的第一半导体层内形成体区，所述体区内具有第一掺杂离子，且部分体区与所述栅极结构重叠；在所述栅极结构两侧的体区内形成源区，所述源区内具有第二掺杂离子。

可选的，所述第一沟槽的形成方法为：在半导体衬底表面形成第一掩膜层，所述第一掩膜层暴露出需要形成第一沟槽的半导体衬底表面；以所述第一掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成第一沟槽。

可选的，所述第一半导体层的形成工艺为：在形成所述第一沟槽之后，以所述第一掩膜层为掩膜，采用选择性外延沉积工艺在第一沟槽内形成第一半导体层；在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第一半导体层内掺杂第一掺杂离子；在形成第一半导体层之后，去除所述第一掩膜层。

可选的，所述第二沟槽的形成方法为：在第一半导体层和半导体衬底表面形成第二掩膜层，所述第二掩膜层暴露出需要形成第二沟槽的半导体衬底表面；以所述第二掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成第二沟槽。

可选的，所述第二半导体层的形成工艺为：在形成所述第二沟槽之后，以所述第二掩膜层为掩膜，采用选择性外延沉积工艺在第二沟槽内形成第二半导体层；在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第二半导体层内掺杂第二掺杂离子；在形成第二半导体层之后，去除所述第二掩膜层。

相应的，本发明还提供一种超级结晶体管，包括：半导体衬底，所述半导体衬底内具有第二掺杂离子；位于所述半导体衬底内的若干第一沟槽，所述第一沟槽的侧壁相对于半导体衬底表面倾斜，且所述第一沟槽的顶部尺寸大于底部尺寸；位于所述第一沟槽内的第一半导体层，所述第一半导体层内具有第一掺杂离子；位于相邻第一半导体层之间的半导体衬底内的第二沟槽；位于所述第二沟槽内的第二半导体层，所述第二半导体层内具有第二掺杂离子；位于第二半导体层表面的栅极结构；位于相邻栅极结构之间的第一半导体层内的体区，所述体区内具有第一掺杂离子，且部分体区与所述栅极结构重叠；位于所述栅极结构两侧的体区内的源区，所述源区内具有第二掺杂离子。

可选的，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。

可选的，所述第二沟槽的侧壁相对于半导体衬底表面倾斜，且所述第二沟槽的顶部尺寸大于底部尺寸。

可选的，所述第一沟槽的深度大于40微米，所述第一沟槽的侧壁相对于半导体衬底表面倾斜的角度为80度～90度；所述第二沟槽的深度大于40微米，所述第二沟槽的侧壁相对于半导体衬底表面倾斜的角度为80度～90度。

可选的，所述第一半导体层的材料为硅、硅锗、碳化硅中的一种或多种，所述第二半导体层的材料为硅、硅锗、碳化硅中的一种或多种。

与现有技术相比，本发明的技术方案具有以下优点：

在所述超级结晶体管的形成方法中，具有第二掺杂离子的第二半导体层形成于第二沟槽内，所述第二沟槽位于相邻第一半导体层之间，通过控制形成工艺能够对所述第二半导体层内的第二掺杂离子进行调节，从而实现对相邻第一半导体层之间的第二掺杂离子数量的控制。而形成于第一沟槽内的第一半导体层底部尺寸大于顶部尺寸，易于使所述第一半导体层底部的第一掺杂离子数量小于顶部的第一掺杂离子数量。由于相邻第一半导体层之间的第二掺杂离子数量能够得到调节控制，从而能够使所述第二掺杂离子的数量根据第一半导体层内的第一掺杂离子数量变化而改变，从而使第一半导体层的第一掺杂离子数量与相邻第一半导体层之间的第二掺杂离子数量达到平衡的目的。在所形成的超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所形成的超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。

进一步，所述第二半导体层的形成工艺为选择性外延沉积工艺，在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在第二半导体层内掺杂第二掺杂离子；从而，通过控制所述原位掺杂工艺，能够对第二半导体层内的第二掺杂离子浓度进行控制，从而使第二半导体层内的第二掺杂离子数量的变化与第一半导体层内的第一掺杂离子数量的变化相对应，使第一半导体层的第一掺杂离子数量、与相邻第一半导体层之间的第二掺杂离子数量达到平衡，以此提高超级结晶体管的击穿电压。

在所述超级结晶体管中，具有第二掺杂离子的第二半导体层位于第二沟槽内，通过对所述第二半导体层内的第二掺杂离子浓度的调节，能够实现对相邻第一半导体层之间的第二掺杂离子数量的控制。由于相邻第一半导体层之间的第二掺杂离子数量能够得到调节控制，从而能够使所述第二掺杂离子的数量根据第一半导体层内的第一掺杂离子数量进行改变，从而使第一半导体层的第一掺杂离子数量与相邻第一半导体层之间的第二掺杂离子数量达到平衡的目的。当所述超级结晶体管关闭时，所述第一半导体层和第二半导体层能够被完全耗尽，因此所述超级结晶体管具有较高的击穿电压，所述超级结晶体管的性能得到改善。

进一步，所述第二沟槽的侧壁相对于半导体衬底表面倾斜，且所述第二沟槽的顶部尺寸大于底部尺寸，即所述第二半导体层的顶部尺寸大于底部尺寸，易于使第二半导体层内顶部的第二掺杂离子数量大于底部的第二掺杂离子数量；而所述第一沟槽的顶部尺寸大于底部尺寸，即第一半导体层的顶部尺寸大于底部尺寸，则第一半导体层内顶部的第一掺杂离子数量大于底部的第一掺杂离子数量。因此，相邻第一半导体层之间的第二掺杂离子数量的变化、与第一半导体层内的第一掺杂离子数量变化相对应，相邻第一半导体层之间的第二掺杂离子数量易于与第一半导体层内的第一掺杂离子数量达到平衡，从而提高了所述超级结晶体管的击穿电压。

附图说明

图1至图3是一种形成超级结MOS晶体管的过程的剖面结构示意图；

图4是超级结MOS晶体管的掺杂平衡率与击穿电压之间的关系示意图；

图5至图10是本发明实施例的超级结晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术形成的超级结MOS晶体管性能不稳定，且所述超级结MOS晶体管的击穿电压有待进一步提高。

请继续参考图1至图3，在所述超级结MOS晶体管关闭时，所述半导体层104和N型区103形成耗尽层。具体的，位于半导体层104内的P型离子在平行于半导体衬底100表面的方向上向所述N型区103内扩散；同时，位于N型区103内的N型离子在平行于半导体衬底100表面的方向上向半导体层104内扩散；从而使所述半导体层104内的P型离子和N型区103内的N型离子相互耗尽，则所述半导体层104和N型区103全部形成耗尽层。由于所述耗尽层难以使载流子通过，因此能够抬高源极107和漏极108之间的击穿电压。

当所述半导体层104内的P型离子数量Q_p和N型区103内的N型离子数量Q_n相同，即Q_p=Q_n时，所述超级结MOS晶体管的击穿电压最大。具体请参考图4，图4是所述超级结MOS晶体管的掺杂平衡率δQ与击穿电压之间的关系示意图。其中，所述掺杂平衡率δQ即半导体层104内的P型离子数量Q_p和N型区103内的N型离子数量Q_n之间的平衡率：δQ=（Q_n-Q_p）/Q_n。由图4可知，随着掺杂离子数量Q的提高，超级结MOS晶体管的击穿电压逐渐升高，所述掺杂离子数量Q能够为P型离子数量Q_p、N型离子数量Q_n或P型离子数量Q_p和N型离子数量Q_n的总量。对于所述掺杂离子数量Q保持恒定的情况下，当掺杂平衡率δQ为0时，即Q_p=Q_n时，所述超级结MOS晶体管的击穿电压最高，随着掺杂平衡率δQ的增大或减小，即当Q_p大于Q_n、或Q_p小于Q_n时，所述击穿电压也相应缩小。这是由于，当Q_p=Q_n时，半导体层104内的P型离子和N型区103内的N型离子能够完全复合耗尽，则有半导体层和N型区所形成的耗尽层内游离的P型离子或N型离子数量极低，所述耗尽层电阻率高，因此所述耗尽层难以使载流子通过，使击穿电压达到最高；而当Q_p大于Q_n、或Q_p小于Q_n时，部分半导体层104内的P型离子、或部分N型区103内的N型离子未被完全复合耗尽，导致由半导体层104和N型区103相互耗尽而形成的耗尽层电阻率降低，则击穿电压也相应降低，容易导致所述超级结MOS晶体管在关闭时发生击穿导通的问题。

然而，以现有技术所形成的超级结MOS晶体管中，难以使半导体层104内的P型离子数量Q_p和N型区103内的N型离子数量Q_n完全相同。其中，所述P型离子数量Q_p由半导体层104的结构、以及半导体层104内的P型离子掺杂浓度决定；所述N型区103内的N型离子数量Q_n由N型区103的结构、以及N型区103内的N型离子浓度决定。由于所述N型区103由具有N型离子的半导体衬底100形成，因此所述N型区103内的N型离子掺杂浓度分布均匀、且浓度值固定，导致Q_n主要由N型区103的结构决定；而且，现有技术为了使半导体层104内的P型掺杂离子数量容易控制，所形成的半导体层104内的P型离子掺杂浓度分布也较为均匀，因此Q_p由半导体层104的结构决定。又由于所述半导体层104形成于沟槽内，而相邻沟槽之间的半导体衬底100形成N型区103，因此所述半导体层104和N型区103的结构均由所述沟槽决定。为了保证由半导体层104和N型区103所形成耗尽层厚度较大，则所形成的沟槽深度较大；而且，随着工艺节点的持续缩小，导致所述沟槽的深宽比（AR，Aspect Ratio）不断提高。由于现有技术形成高深宽比沟槽的刻蚀工艺精度有限，所形成的沟槽102的侧壁相对于半导体衬底100表面倾斜，且沟槽102的底部尺寸小于顶部尺寸；而且，当所述沟槽102侧壁相对于半导体衬底100表面倾斜时，有利于在所述沟槽102内形成均匀致密的半导体层104，所述沟槽102顶部不会过早闭合，有利于避免所述半导体层104内部形成空洞（void）或缝隙（seam）。

由于所述沟槽102底部尺寸小于顶部尺寸，导致自半导体层104内的P型离子数量自底部至顶部逐渐增大；而所述N型区103由相邻沟槽102之间的半导体衬底100形成，则所述N型区103的底部尺寸大于顶部尺寸，导致自N型区103底部至顶部，N型离子数量逐渐减少。若保证半导体层104底部的P型离子数量和N型区103底部的N型离子数量相等，则容易导致半导体层104顶部的P型离子数量大于N型区103顶部的N型离子数量；或者，当保证半导体层104顶部的P型离子数量和N型区103顶部的N型离子数量相等，则容易导致半导体层104底部的P型离子数量少于N型区103底部的N型离子数量。因此，以现有技术所形成的半导体层内104的P型离子与N型区103内的N型离子难以达到平衡，导致所形成的超级结MOS晶体管的击穿电压较低，无法满足进一步发展的技术需求。

为了解决上述问题，本发明提出了一种超级结晶体管的形成方法，包括：在具有第二掺杂离子的半导体衬底内形成第一沟槽，所述第一沟槽的侧壁相对于半导体衬底表面倾斜，且所述第一沟槽的顶部尺寸大于底部尺寸；在所述第一沟槽内形成填充满所述第一沟槽的第一半导体层，所述第一半导体层内具有第一掺杂离子；在相邻第一沟槽之间的半导体衬底内形成第二沟槽；在所述第二沟槽内形成填充满所述第二沟槽的第二半导体层，所述第二半导体层内具有第二掺杂离子；之后，在第二半导体层表面形成栅极结构。

其中，具有第二掺杂离子的第二半导体层形成于第二沟槽内，所述第二沟槽位于相邻第一半导体层之间，因此能够通过控制形成工艺对所述第二半导体层内的第二掺杂离子进行灵活调节，从而实现对相邻第一半导体层之间的第二掺杂离子数量的控制。而形成于第一沟槽内的第一半导体层底部尺寸大于顶部尺寸，易于使所述第一半导体层底部的第一掺杂离子数量小于顶部的第一掺杂离子数量。由于相邻第一半导体层之间的第二掺杂离子数量能够得到调节控制，从而能够使所述第二掺杂离子的数量根据第一半导体层内的第一掺杂离子数量变化而改变，从而达到使第一半导体层的第一掺杂离子数量与相邻第一半导体层之间的第二掺杂离子数量达到平衡的目的。在所形成的超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所形成的超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图5，提供半导体衬底200，所述半导体衬底200内具有第二掺杂离子；在半导体衬底200表面形成第一掩膜层201，所述第一掩膜层201暴露出部分半导体衬底200表面。

所述半导体衬底200为体衬底（Bulk Wafer），包括：硅衬底、锗衬底、硅锗（SiGe）衬底或碳化硅（SiC）衬底。在本实施例中，所述半导体衬底200为硅衬底。所述半导体衬底200的一侧表面后续用于形成源区和栅极结构，而所述半导体衬底200的另一侧表面后续用于形成漏区，所述形成漏区的表面与形成栅极结构的表面相对。由于后续形成的源区和漏区之间的半导体衬底200需要使导通电流通过，因此所述半导体衬底200内具有掺杂离子。在本实施例中，后续形成的超级结晶体管为NMOS晶体管，因此所述半导体衬底200内掺杂的第二掺杂离子为N型离子。在另一实施例中，后续形成的超级结晶体管为PMOS晶体管，因此，所述半导体衬底200内掺杂有P型离子。

所述第一掩膜层201的材料为氧化硅、氮化硅、氮氧化硅、无定形碳（a-C）中的一种或多种组合，所述第一掩膜层201的厚度为10纳米～100纳米，所述第一掩膜层201用于作为后续形成第一沟槽的掩膜。所述第一掩膜层201的形成工艺为：采用化学气相沉积工艺在半导体衬底200表面形成第一掩膜薄膜；在所述第一掩膜薄膜表面形成图形化的光刻胶层，所述光刻胶层暴露出后续需要形成第一沟槽的对应位置；以所述光刻胶层为掩膜刻蚀所述第一掩膜薄膜直至暴露出半导体衬底200为止，形成第一掩膜层201；所述光刻胶层能够在形成掩膜层201之后、在后续工艺形成第一沟槽之后、或形成第一半导体层之后去除。

此外，随着工艺节点的进一步缩小，所述第一掩膜层201的形成工艺还能够为多重图形化工艺，所述多重图形化工艺能够在保证所形成的第一掩膜层201的尺寸精确度的情况下，使所述第一掩膜层201的尺寸、以及相邻掩膜层201之间的距离缩小，从而能够在保证精确度的情况下，使后续形成的第一沟槽尺寸、以及相邻第一沟槽之间的距离缩小，因此，后续形成的第一半导体层的尺寸精确、缩小，有利于保证所形成的超级结晶体管性能稳定、尺寸缩小、集成度提高。所述多重图形化工艺包括自对准多重图形化掩膜工艺、或双重曝光工艺，所述对准多重图形化掩膜工艺包括自对准双重图形化（Self-aligned Double Patterned，SaDP）工艺、或自对准三重图形化（Self-alignedTriple Patterned）工艺，所述双重曝光工艺包括LELE（Litho-Etch-Litho-Etch）工艺、或LLE（Litho-Litho-Etch）工艺。

由于后续形成的第一沟槽深度即超级结晶体管关闭时的耗尽层厚度，因此后续形成的第一沟槽深度较深，以此保证耗尽层具有足够厚度以提高源区和漏区之间的击穿电压（BV），防止所形成的超级结晶体管发生关闭状态击穿的问题。然而，随着工艺节点的持续缩小，所述第一掩膜层201平行于半导体衬底200表面方向的尺寸、以及相邻第一掩膜层201之间的距离也不断缩小，使后续形成的第一沟槽深宽比不断提高；而第一沟槽深宽比提高容易使后续形成于第一沟槽内的第一半导体层内产生空洞或缝隙，因此，后续形成的第一沟槽侧壁需要相对于半导体衬底200表面倾斜，且第一沟槽顶部尺寸大于底部尺寸，以此提高所形成的第一半导体层的均匀度。

请参考图6，以所述第一掩膜层201为掩膜，刻蚀所述半导体衬底200，在所述半导体衬底200内形成若干第一沟槽202，所述第一沟槽202的侧壁相对于半导体衬底200表面倾斜，且所述第一沟槽202的顶部尺寸大于底部尺寸。

形成所述第一沟槽202的刻蚀工艺为具有方向性的各向异性干法刻蚀工艺。在本实施例中，所形成的第一沟槽202的深度大于40微米，所述第一沟槽202的侧壁相对于半导体衬底200表面倾斜的角度为80度～90度，所述第一沟槽202的深宽比（AR，Aspect Ratio）大于6:1。

随着工艺节点的持续缩小，所述第一沟槽202的深宽比增大，不利于后续在第一沟槽202侧壁和底部表面形成致密均匀的第一半导体层。因此，为了使后续在沟槽202的侧壁和底部表面形成质量良好的第一半导体层，本实施例使第一沟槽202的侧壁相对于半导体衬底200表面倾斜，且第一沟槽202的底部尺寸小于顶部尺寸，从而使形成第一半导体层的材料易于进入沟槽202底部、且不易在第一沟槽202顶部的侧壁表面堆积，从而提高后续所形成的第一半导体层的均匀度。而且，由于所述第一沟槽202的深宽比提高，导致形成所述第一沟槽202的刻蚀工艺的难度增大，所形成的第一沟槽202侧壁难以与半导体衬底200表面保持绝对垂直，因此所述第一沟槽202的侧壁与半导体衬底200表面具有倾斜角度。

在本实施例中，相邻第一沟槽202之间的半导体衬底200为N型区（未标示），由于半导体衬底200内具有N型离子，因此所述N型区内具有第二掺杂离子。当所形成的超级结晶体管开启时，后续形成的源区和漏区之间能够产生导通电流，且所述导通电流以垂直于半导体衬底200表面的方向在N型区以及后续形成的第二半导体层内流动；而所述N型区和第二半导体层内的第二掺杂离子浓度决定了源区和漏区之间的导通电阻（Rdson）的大小，进而决定了导通电流的大小，所述第二掺杂离子浓度越大，导通电阻越小，导通电流越大。后续在N型区内形成第二半导体层，则通过调节第二半导体层内掺杂第二掺杂离子浓度，能够对相邻第一沟槽202之间的第二掺杂离子浓度进行控制，进而对导通电阻进行调节。

本实施例中，所述第二掺杂离子为N型离子。由于所述第一沟槽202的顶部尺寸大于底部尺寸，因此所述N型区的顶部尺寸小于底部尺寸，而所述由半导体衬底200形成，因此所述N型区内的第二掺杂离子的浓度均匀，因此，所述N型区底部的第二掺杂离子数量大于顶部的第二掺杂离子数量，所述N型区内的第二掺杂离子数量难以与第一半导体203内的第一掺杂离子数量达到平衡，因此本实施例后续在N型区内形成第二半导体层，以此对相邻第一半导体层203之间的第二掺杂离子数量进行调节。

请参考图7，以所述第一掩膜层201为掩膜，在所述第一沟槽202内形成第一半导体层203，所述第一半导体层203内具有第一掺杂离子，所述第一掺杂离子的导电类型与第二掺杂离子的导电类型相反。

所述第一半导体层203的材料为硅、硅锗、碳化硅中的一种或多种，所述第一半导体层203的形成工艺为选择性外延沉积工艺。在本实施例中，所述第一半导体层203的材料为硅，所述选择性外延沉积工艺的参数包括：温度为500℃～800℃，气压为1托～100托，反应气体包括硅源气体（例如SiH₄或SiH₂Cl₂）、HCl和H₂，所述硅源气体的流量为1sccm～1000sccm，所述HCl的流量为1sccm～1000sccm，H₂的流量为0.1slm～50slm。

在本实施例中，所述第一半导体层203内所掺杂的第一掺杂离子为P型离子，在形成所述第一半导体层203的选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第一半导体层203内掺杂P型离子，且所述第一半导体层203内所掺杂的第一掺杂离子的浓度均匀。

由于所述第一沟槽202的侧壁相对于半导体衬底200表面倾斜，且沟第一槽202的顶部尺寸大于底部尺寸，因此用于形成第一半导体层203的材料易于进入沟槽202底部，且不易在第一沟槽202顶部的侧壁表面堆积，所形成的第一半导体层203致密均匀。

由于所述半导体衬底200表面具有第一掩膜层201覆盖，因此，所述选择性外延沉积工艺能够仅在第一沟槽202的侧壁和底部表面形成第一半导体层203。由于所述第一沟槽202的侧壁相对于半导体衬底200表面倾斜，且所述第一沟槽202的顶部尺寸大于底部尺寸，因此所述第一半导体层203的侧壁相对于半导体衬底200表面倾斜，且所述第一半导体层203的顶部尺寸大于底部尺寸。为了使所述第一半导体层203内的第一掺杂离子的数量容易控制，所述在第一半导体层203内掺杂的第一掺杂离子的浓度分布均匀，然而，由于第一半导体层203的顶部尺寸大于底部尺寸，且第一半导体层203内掺杂的第一掺杂离子的浓度分布均匀，导致所述第一半导体层203顶部的第一掺杂离子数量大于底部的第一掺杂离子数量。

本实施例中，相邻第一半导体层203之间的半导体衬底200形成N型区，且所述N型区的顶部尺寸小于底部尺寸，而所述半导体衬底200内的第二掺杂离子的浓度分布均匀，即所述N型区内的第二掺杂离子浓度分布均匀，因此所述N型区顶部的第二掺杂离子数量小于底部的第二掺杂离子数量。

因此，所述第一半导体层203内的第一掺杂离子数量难以与N型区内的第二掺杂离子数量保持平衡；具体的，当保持第一半导体层203底部的第一掺杂离子数量与N型区底部的第二掺杂离子数量相同，则导致第一半导体层203顶部的第一掺杂离子数量大于N型区顶部的第二掺杂离子数量；当保持第一半导体层203顶部的第一掺杂离子数量与N型区顶部的第二掺杂离子数量相同，则导致第一半导体层203底部的第一掺杂离子数量小于N型区底部的第二掺杂离子数量。

为了使第一半导体层203内的第一掺杂离子数量、与相邻第一半导体层203之间的第二掺杂离子数量保持平衡，在本实施例中，后续在相邻第一半导体层203之间形成第二半导体层，并在所述第二半导体层内掺杂第二掺杂离子。所述第二半导体层内的第二掺杂离子数量能够通过工艺进行控制，从而使相邻第一半导体层203之间的第二掺杂离子数量控制更为灵活，易于使第一半导体层203内的第一掺杂离子数量、与相邻第一半导体层203之间的第二掺杂离子数量保持平衡，以此提高所形成的超级结晶体管的击穿电压，并能够降低导通电阻，从而提高超级结晶体管的性能。

请参考图8，去除第一掩膜层201（如图7所示），并在第一半导体层203和半导体衬底200表面形成第二掩膜层204，所述第二掩膜层204暴露出第一半导体层203之间的部分半导体衬底200表面；以所述第二掩膜层204为掩膜，刻蚀所述半导体衬底200，在相邻第一半导体层203之间的半导体衬底200内形成第二沟槽205。

去除所述第一掩膜层201的工艺为湿法刻蚀工艺或灰化工艺。所述第二掩膜层204的材料为氧化硅、氮化硅、氮氧化硅、无定形碳（a-C）中的一种或多种组合，所述第二掩膜层204的厚度为10纳米～100纳米，所述第二掩膜层204的形成工艺与第一掩膜层201（如图5所示）的形成工艺相同，在此不做赘述。

所述第二沟槽205的形成工艺为具有方向性的各向异性干法刻蚀工艺，所述第二沟槽205的深度大于40微米，所述第二沟槽205的侧壁相对于半导体衬底200表面倾斜的角度为80度～90度，所述第二沟槽205的深宽比（AR，Aspect Ratio）大于6:1。在本实施例中，所述第二沟槽205的结构与第一沟槽202（如图6所示）的结构相同，易于使后续形成于第二沟槽205内的第二半导体层和N型区内的第二掺杂离子的数量、与第一半导体层203内的第一掺杂离子数量相同。而且，由于第二沟槽205的结构与第一沟槽202的结构相同，则形成第二沟槽205的工艺与形成第一沟槽202的工艺相同，形成所述第二沟槽205的工艺简单且易于控制。

请参考图9，以所述第二掩膜层204为掩膜，在所述第二沟槽205（如图8所示）内形成填充满所述第二沟槽205的第二半导体层206，所述第二半导体层206内具有第二掺杂离子。

所述第二半导体层206的材料为硅、硅锗、碳化硅中的一种或多种，所述第二半导体层206的形成工艺为选择性外延沉积工艺，在选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第二半导体层206内掺杂N型离子。在本实施例中，所述第二半导体层206的材料为硅，所述第二半导体层206的形成工艺与第一半导体层203的形成工艺相同，在此不做赘述。

所述第二半导体层206形成于N型区内，因此所述第二半导体层206内的第二掺杂离子浓度能够通过工艺进行控制，因此，使所述N型区内和第二半导体层206内的第二掺杂离子数量容易控制，进而能够使第一半导体层203内的第一掺杂离子数量与相邻第一半导体层203之间的第二掺杂离子数量相同，使所述第一掺杂离子和第二掺杂离子能够完全耗尽，当所形成的超级结晶体管关闭时，所述第一半导体层203、第二半导体层206和N型区能够完全形成耗尽层，所述耗尽层难以使载流子通过，从而提高了击穿电压。

而且，本实施例中，所述第二沟槽205的结构与第一沟槽202（如图6所示）的结构相同，则形成于第二沟槽205内的第二半导体层206的结构与第一半导体层205的结构相同，因此，更易于通过对第二半导体层206内的第二掺杂离子浓度的调节，使第一半导体层203内的第一掺杂离子与N型区和第二半导体层206内的第二掺杂离子之间达到平衡。例如，在形成第二沟槽205之前，若第一半导体层203内的第一掺杂离子数量比N型区内的第二掺杂离子数量大，则使第二半导体层206内的掺杂离子浓度高于N型区的第二掺杂离子浓度；若第一半导体层203内的第一掺杂离子数量比N型区内的第二掺杂离子数量小，则使第二半导体层206内的掺杂离子浓度低于N型区的第二掺杂离子浓度。所述第二半导体层206内的第二掺杂离子浓度能够保持均匀，也能够自所述第二半导体层206的顶部至底部逐渐减小。

此外，使第一半导体层203内的第一掺杂离子浓度提高，则所述第二半导体层206内的第二掺杂离子浓度提高，由于所形成的超级结晶体管开启时，源区和漏区之间存在导通电流，且所述导通电流以垂直于半导体衬底200表面的方向通过所述N型区和第二半导体层206，因此所述第二半导体层206内的第二掺杂离子浓度提高有利于降低导通电阻（Rdon），提高导通电流；同时，当所述超级结晶体管关闭时，第一半导体层203、第二半导体层206和N型区能够完全耗尽，因此击穿电压提高。因此所形成的超级结晶体管的性能得到进一步的提升。

请参考图10，在形成第二半导体层206之后，去除第二掩膜层204（如图9所示），并在第二半导体层206表面形成栅极结构207；在相邻栅极结构207之间的第一半导体层203内和部分半导体衬底200内形成体区208，所述体区208内具有第一掺杂离子，且部分体区208与所述栅极结构207重叠；在所述栅极结构207两侧的体区208内形成源区209，所述源区209内具有第二掺杂离子。

本实施例中，所述体区208内的第一掺杂离子为P型离子，所述体区208的形成工艺为：在半导体衬底200和第二半导体层206表面形成掩膜，所述掩膜能够为光刻胶层，所述掩膜暴露出第一半导体层203和部分半导体衬底200表面；根据所述掩膜对第一半导体层203和部分半导体衬底200进行离子注入工艺，在第一半导体层203和部分半导体衬底200内形成体区208；在形成体区207之后，去除所述掩膜。

在形成体区208之后，在第二半导体层206和部分体区208表面形成栅极结构207。当所形成的超级结晶体管开启时，位于所述栅极结构207底部的部分体区208反型而形成沟道区，导通电流能够在沟道区、N型区和第二半导体层206内流动。所述栅极结构207包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧的侧墙。

在一实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；在形成所述栅极结构207之后，采用离子注入工艺在所述栅极结构207两侧的体区208内形成源区209，本实施例的源区209内的第二掺杂离子为N型离子。

在另一实施例中，所述栅介质层的材料为高K（High K）介质材料，所述栅电极层的材料为金属，所述栅极结构206的形成工艺为后栅（Gate Last）工艺，包括：在第二半导体层206和部分体区208表面形成伪栅极结构；采用离子注入工艺在所述伪栅极结构两侧的体区208内形成源区209，本实施例的源区209内的第二掺杂离子为N型离子；在形成源区209之后，去除所述伪栅极结构，在所述伪栅极结构的对应位置形成栅极结构207，在所述栅极结构207中，栅介质层的材料为高K介质材料，栅电极层的材料为金属。

需要说明的是，在所述半导体衬底200未形成栅极结构207和源区209的表面形成漏区，所述漏区与所述栅极结构207和源区209相对，所述漏区的形成工艺为离子注入工艺，所述漏区内具有第二掺杂离子；本实施例中，所述漏区内具有N型离子。所述漏区内的第二掺杂离子浓度较半导体衬底200内的第二掺杂离子浓度高。

本实施例中，具有第二掺杂离子的第二半导体层形成于第二沟槽内，所述第二沟槽位于相邻第一半导体层之间，通过控制形成工艺能够对所述第二半导体层内的第二掺杂离子进行调节，从而实现对相邻第一半导体层之间的第二掺杂离子数量的控制。而形成于第一沟槽内的第一半导体层底部尺寸大于顶部尺寸，易于使所述第一半导体层底部的第一掺杂离子数量小于顶部的第一掺杂离子数量。由于相邻第一半导体层之间的第二掺杂离子数量能够得到调节控制，从而能够使所述第二掺杂离子的数量根据第一半导体层内的第一掺杂离子数量变化而改变，从而使第一半导体层的第一掺杂离子数量与相邻第一半导体层之间的第二掺杂离子数量达到平衡的目的。在所形成的超级结晶体管关闭时，所述第一半导体层和第二半导体层能够完全耗尽，从而提高了所形成的超级结晶体管的击穿电压，使所述超级结晶体管的性能得到改善。

进一步，所形成的第二沟槽的侧壁相对于半导体衬底表面倾斜，且所述第二沟槽的顶部尺寸大于底部尺寸，即所述第二半导体层的顶部尺寸大于底部尺寸，易于使第二半导体层内顶部的第二掺杂离子数量大于底部的第二掺杂离子数量；而所述第一沟槽的顶部尺寸大于底部尺寸，即第一半导体层的顶部尺寸大于底部尺寸，则第一半导体层内顶部的第一掺杂离子数量大于底部的第一掺杂离子数量。因此，相邻第一半导体层之间的第二掺杂离子数量的变化、与第一半导体层内的第一掺杂离子数量变化相对应，相邻第一半导体层之间的第二掺杂离子数量易于与第一半导体层内的第一掺杂离子数量达到平衡，从而提高了所述超级结晶体管的击穿电压。

相应的，本发明的实施例还提供一种超级结晶体管的结构，请继续参考图10，包括：半导体衬底200，所述半导体衬底200内具有第二掺杂离子；位于所述半导体衬底200内的若干第一沟槽（未示出），所述第一沟槽的侧壁相对于半导体衬底200表面倾斜，且所述第一沟槽的顶部尺寸大于底部尺寸；位于所述第一沟槽内的第一半导体层203，所述第一半导体层203内具有第一掺杂离子；位于相邻第一半导体层203之间的半导体衬底200内的第二沟槽（未示出）；位于所述第二沟槽内的第二半导体层206，所述第二半导体层206内具有第二掺杂离子；位于第二半导体层206表面的栅极结构207；位于相邻栅极结构207之间的第一半导体层203内、以及部分半导体衬底200和第二半导体层206内的体区208，所述体区208内具有第一掺杂离子，且部分体区208与所述栅极结构207重叠；位于所述栅极结构207两侧的体区208内的源区209，所述源区209内具有第二掺杂离子。

所述半导体衬底200为体衬底（Bulk Wafer），包括：硅衬底、锗衬底、硅锗（SiGe）衬底或碳化硅（SiC）衬底。在本实施例中，所述半导体衬底200为硅衬底。所述半导体衬底200的一侧表面具有源区209和栅极结构208，而所述半导体衬底200的另一侧表面具有漏区（未示出），所述具有漏区的表面与具有栅极结构208的表面相对。由于所述源区209和漏区之间的半导体衬底200需要使导通电流通过，因此所述半导体衬底200内具有掺杂离子。在本实施例中，所述超级结晶体管为NMOS晶体管，因此所述半导体衬底200内掺杂的第二掺杂离子为N型离子。在另一实施例中，所述超级结晶体管为PMOS晶体管，因此，所述半导体衬底200内掺杂的第二掺杂离子为P型离子。

所述第一沟槽的深度即超级结晶体管关闭时的耗尽层厚度，因此所述第一沟槽深度较深，以此保证耗尽层具有足够厚度以提高源区209和漏区之间的击穿电压（BV），防止所述超级结晶体管发生关闭状态击穿的问题。然而，随着工艺节点的持续缩小，所述第一沟槽顶部平行于半导体衬底200表面方向的尺寸、以及相邻第一沟槽之间的距离也不断缩小，使所述第一沟槽的深宽比不断提高。而所述第一沟槽的深宽比提高容易使位于第一沟槽内的第一半导体层203内具有空洞或缝隙，因此，所述第一沟槽侧壁需要相对于半导体衬底200表面倾斜，且第一沟槽顶部尺寸大于底部尺寸，以此提高所述第一半导体层203的均匀度。所述第一沟槽的深度大于40微米，所述第一沟槽的侧壁相对于半导体衬底200表面倾斜的角度为80度～90度，所述第一沟槽的深宽比（AR，Aspect Ratio）大于6:1。

所述第一半导体层203的材料为硅、硅锗、碳化硅中的一种或多种。在本实施例中，所述第一半导体层203内所掺杂的第一掺杂离子为P型离子，且所述第一半导体层203内所掺杂的第一掺杂离子的浓度均匀。由于第一半导体层203的顶部尺寸大于底部尺寸，且第一半导体层203内掺杂的第一掺杂离子的浓度分布均匀，因此所述第一半导体层203顶部的第一掺杂离子数量大于底部的第一掺杂离子数量。

所述第二沟槽的深度大于40微米，所述第二沟槽的侧壁相对于半导体衬底200表面倾斜的角度为80度～90度，所述第二沟槽的深宽比（AR，AspectRatio）大于6:1。所述第二半导体层206的材料为硅、硅锗、碳化硅中的一种或多种；在本实施例中，所述第二半导体层206的材料为硅。

本实施例中，所述体区208内的第一掺杂离子为P型离子，当所述超级结晶体管开启时，位于所述栅极结构207底部的部分体区208反型成为沟道区，导通电流能够在沟道区、N型区和第二半导体层206内流动。所述栅极结构207包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧的侧墙。在一实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅。在另一实施例中，所述栅介质层的材料为高K（High K）介质材料，所述栅电极层的材料为金属。需要说明的是，所述半导体衬底200与栅极结构207和源区209相对的表面具有，漏区，所述漏区内的第二掺杂离子浓度较半导体衬底200内的第二掺杂离子浓度高。

本实施例中，具有第二掺杂离子的第二半导体层位于第二沟槽内，通过对所述第二半导体层内的第二掺杂离子浓度的调节，能够实现对相邻第一半导体层之间的第二掺杂离子数量的控制。由于相邻第一半导体层之间的第二掺杂离子数量能够得到调节控制，从而能够使所述第二掺杂离子的数量根据第一半导体层内的第一掺杂离子数量进行改变，从而使第一半导体层的第一掺杂离子数量与相邻第一半导体层之间的第二掺杂离子数量达到平衡的目的。当所述超级结晶体管关闭时，所述第一半导体层和第二半导体层能够被完全耗尽，因此所述超级结晶体管具有较高的击穿电压，所述超级结晶体管的性能得到改善。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种超级结晶体管的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底内具有第二掺杂离子；

在所述半导体衬底内形成若干第一沟槽，所述第一沟槽的侧壁相对于半导体衬底表面倾斜，且所述第一沟槽的顶部尺寸大于底部尺寸；

在所述第一沟槽内形成填充满所述第一沟槽的第一半导体层，所述第一半导体层内具有第一掺杂离子；

在相邻第一半导体层之间的半导体衬底内形成第二沟槽；

在所述第二沟槽内形成填充满所述第二沟槽的第二半导体层，所述第二半导体层内具有第二掺杂离子；

在形成第一半导体层和第二半导体层之后，在第二半导体层表面形成栅极结构；

在相邻栅极结构之间的第一半导体层内形成体区，所述体区内具有第一掺杂离子，且部分体区与所述栅极结构重叠；

在所述栅极结构两侧的体区内形成源区，所述源区内具有第二掺杂离子。

2.如权利要求1所述超级结晶体管的形成方法，其特征在于，所述第一沟槽的形成方法为：在半导体衬底表面形成第一掩膜层，所述第一掩膜层暴露出需要形成第一沟槽的半导体衬底表面；以所述第一掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成第一沟槽。

3.如权利要求2所述超级结晶体管的形成方法，其特征在于，所述第一半导体层的形成工艺为：在形成所述第一沟槽之后，以所述第一掩膜层为掩膜，采用选择性外延沉积工艺在第一沟槽内形成第一半导体层；在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第一半导体层内掺杂第一掺杂离子；在形成第一半导体层之后，去除所述第一掩膜层。

4.如权利要求1所述的超级结晶体管的形成方法，其特征在于，所述第二沟槽的形成方法为：在第一半导体层和半导体衬底表面形成第二掩膜层，所述第二掩膜层暴露出需要形成第二沟槽的半导体衬底表面；以所述第二掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述半导体衬底，形成第二沟槽。

5.如权利要求4所述超级结晶体管的形成方法，其特征在于，所述第二半导体层的形成工艺为：在形成所述第二沟槽之后，以所述第二掩膜层为掩膜，采用选择性外延沉积工艺在第二沟槽内形成第二半导体层；在所述选择性外延沉积工艺过程中，采用原位掺杂工艺在所述第二半导体层内掺杂第二掺杂离子；在形成第二半导体层之后，去除所述第二掩膜层。

6.一种超级结晶体管，其特征在于，包括：

半导体衬底，所述半导体衬底内具有第二掺杂离子；

位于所述半导体衬底内的若干第一沟槽，所述第一沟槽的侧壁相对于半导体衬底表面倾斜，且所述第一沟槽的顶部尺寸大于底部尺寸；

位于所述第一沟槽内的第一半导体层，所述第一半导体层内具有第一掺杂离子；

位于相邻第一半导体层之间的半导体衬底内的第二沟槽；

位于所述第二沟槽内的第二半导体层，所述第二半导体层内具有第二掺杂离子；

位于第二半导体层表面的栅极结构；

位于相邻栅极结构之间的第一半导体层内的体区，所述体区内具有第一掺杂离子，且部分体区与所述栅极结构重叠；

位于所述栅极结构两侧的体区内的源区，所述源区内具有第二掺杂离子。

7.如权利要求6所述的超级结晶体管，其特征在于，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子。

8.如权利要求6所述的超级结晶体管，其特征在于，所述第二沟槽的侧壁相对于半导体衬底表面倾斜，且所述第二沟槽的顶部尺寸大于底部尺寸。

9.如权利要求8所述的超级结晶体管，其特征在于，所述第一沟槽的深度大于40微米，所述第一沟槽的侧壁相对于半导体衬底表面倾斜的角度为80度～90度；所述第二沟槽的深度大于40微米，所述第二沟槽的侧壁相对于半导体衬底表面倾斜的角度为80度～90度。

10.如权利要求6所述超级结晶体管，其特征在于，所述第一半导体层的材料为硅、硅锗、碳化硅中的一种或多种，所述第二半导体层的材料为硅、硅锗、碳化硅中的一种或多种。