CN104009078B - 无结晶体管及其制造方法 - Google Patents
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Abstract
本申请提供了一种无结晶体管，包括衬底；以鳍状结构设置在衬底上的埋入电介质层；穿过埋入电介质层设置在衬底中的掺杂区域；设置在埋入电介质层及掺杂区域上方的半导体层；设置在半导体层上的栅极结构以及源/漏极结构。本申请还提供了一种无结晶体管的制备方法，包括在衬底上形成具有鳍状结构的埋入电介质层；对该埋入电介质层进行图案化刻蚀直至暴露出衬底；在暴露的衬底上进行外延生长，并进行第一次掺杂形成掺杂区域；在埋入电介质层以及掺杂区域上沉积半导体层，并对半导体层进行第二次掺杂。通过本申请提供的无结晶体管及其制备方法，使得源/漏极结构设置在电介质层上，阻隔了源/漏结构与硅衬底之间的直接接触，从而降低了结电容。
Description
技术领域
本申请涉及半导体及半导体制造工艺领域，尤其涉及无结晶体管及其制造方法。
背景技术
半导体工艺工业的发展追求更高器件密度、更高性能和更低成本的纳米技术工艺。由于此种发展的出现，制造和设计两方面问题的挑战致使三维设计得到发展，诸如鳍状场效应晶体管器件。典型的鳍状场效应晶体管器件利用从衬底中延伸出来的鳍制造而成。虽然这种鳍状结构在一定程度上减小了短沟道效应并增大了电流。然而，高寄生电阻对鳍状场效应晶体管器件的漏极电流量产生了不良影响。
最近研制出的无结晶体管结构无疑为半导体器件的进一步发展提供了一条新的途径。无结晶体管打破了常规的半导体结构，在源极和漏极与沟道区之间没有结的存在。相比传统的结型晶体管，无结晶体管的源极、漏极与沟道共用一个具有同一掺杂极性的半导体结构，进而使得半导体器件表现出更加良好的性能。现有的两种无结晶体管结构如图1a和图1b所示。图1a示出了在体硅上形成的无结晶体管。衬底110’上设置了掺杂有其他元素的半导体材料层140’，半导体材料层140’上沉积栅极154’，栅极结构154’包围部分半导体材料层140’，源/漏极结构160’形成在栅极结构154’两侧的半导体材料层140’中；图1b示出了在绝缘体硅（SOI）上形成的无结晶体管，衬底110’中具有绝缘层120’，在绝缘层120’上沉积掺杂有其他元素的半导体材料层140’，在半导体材料层140’上沉积栅极结构154’，栅极结构154’包围部分半导体材料层140’，然后在栅极结构154’两侧的半导体材料层140’中形成源/漏极结构160’。这两种方式虽然在一定程度上提高了半导体器件的性能，但也存在一定问题，例如，对于如图1a所示结构的半导体器件，源/漏极结构仍然与体硅形成接触，导致接触区域的电容增大；对于如图1b所示结构的半导体器件，由于绝缘层的存在，导致半导体器件的自加热效应明显升高。
发明内容
本申请提供了一种无结晶体管，包括：衬底；埋入电介质层，以鳍状结构设置在衬底上；掺杂区域，穿过埋入电介质层设置在衬底中；半导体材料层，设置在埋入电介质层及掺杂区域上方；栅极结构，设置在半导体材料层上方并包围部分半导体材料层；以及源/漏极结构，设置在位于栅极结构两侧的半导体材料层中。
本申请还提供了一种无结晶体管的制造方法，包括：在衬底上设置埋入电介质层，并将该埋入电介质层图案化成鳍状结构；对埋入电介质层进行图案化刻蚀直至暴露出衬底，在埋入电介质层中形成凹槽结构；在凹槽结构中进行半导体材料外延生长，形成外延生长区域，并进行第一次掺杂形成掺杂区域；在埋入电介质层以及掺杂区域上设置半导体材料层，并对半导体材料层进行第二次掺杂；在半导体材料层上形成栅极材料，该栅极结构包围部分半导体材料层；以及进行第三次掺杂，在所述栅极结构两侧的半导体材料层中形成源/漏极结构。
通过本申请提供的无结晶体管及其制备方法，使得源/漏极结构设置在电介质层上，阻隔了源/漏极结构与硅衬底之间的接触，从而降低了结电容；另外，通过在衬底上设置掺杂区域，隔断了电介质层，从而避免了电介质层产生的自加热效应。
附图说明
图1a和1b示出了现有无结晶体管的横截面示意图；
图2示出了本申请提供的一种无结晶体管的横截面示意图；
图3和图4示出了本申请提供的另一无结晶体管的横截面示意图；
图5示出了本申请提供的无结晶体管的制造方法流程示意图；
图6-11示出了本申请提供无结晶体管制造方法的一种具体实施方式中不同步骤的晶体管横截面图；
图12-21示出了本申请提供无结晶体管制造方法的另一具体实施方式中不同步骤的晶体管横截面图；
图22-27示出了本申请提供无结晶体管制造方法的再一具体实施方式中不同步骤的晶体管横截面图。
具体实施方式
下面将结合本申请实施例，对本申请的技术方案进行详细的说明，但如下实施例仅是用以理解本申请，而不能限制本申请，本申请中的实施例及实施例中的特征可以相互组合，本申请可以由权利要求限定和覆盖的多种不同方式实施。
需要注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、器件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征在其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在途中所描述的方位之外的在使用操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构件之下”。因为，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。
图2示出了本申请提供的一种无结晶体管100的横截面示意图。该半导体器件包括衬底110，在衬底110具有以鳍状结构设置在衬底110上的埋入电介质层120。在衬底110和埋入电介质层120上设置有掺杂区域130，掺杂区域130穿过埋入电介质层120设置在衬底110中，也就是说，埋入电介质层120被掺杂区域130隔断，并且掺杂区域130向衬底110内部延伸；在埋入电介质层120和掺杂区域130上进一步设置有半导体材料层140，以及在半导体材料层140上方设置的栅极结构150；栅极结构150包围半导体材料层的至少一部分，优选地，栅极结构150进一步包括栅极介电层152和栅电极层154；并且，位于栅极结构150两侧的半导体材料层140中设置有源/漏极结构160。本申请提供的无结晶体管的源/漏极结构160设置在埋入电介质层120上，阻隔了源/漏极结构160与衬底110之间的接触，从而降低了结电容；另外，通过在衬底上设置掺杂区域130，隔断了埋入电介质层120，从而避免了埋入电介质层120导致的自加热效应。因为形成该埋入电介质层的材料通常为氧化物，所以本申请所指埋入电介质层又称为埋入氧化物层。埋入电介质层能够有效地使电子从一个晶体管门电路流到另一个晶体管门电路，不然多余的电子渗漏到下层硅基板上。具有这种埋入电介质层的半导体器件具有寄生电容小、短沟道效应小、速度快、集成度高、功耗低、耐高温以及抗辐射等优点。
图3示出了本申请提供的无结晶体管的另一具体实施方式。与图2所不同的是，图3所示无结晶体管100的半导体材料层140中，位于掺杂区域130上方的半导体材料层140具有凹槽结构，该凹槽结构位于靠近栅极结构150的一侧。
图4以图3所示的无结晶体管100为例，表明本申请无结晶体管半导体材料层140的掺杂情况。如图4所示，半导体材料层140包括第一区域142、第二区域144以及第三区域146，其中，第一区域142具有第一掺杂浓度；第二区域144与第一区域142相邻设置，部分地被栅极结构150包围并具有第二掺杂浓度；第三区域146与第二区域144相邻设置，具有第三掺杂浓度。源/漏极结构160分别位于第一区域142及第三区域146。其中，第一、第二以及第三掺杂极性相同，掺杂浓度可以相同也可以不同，优选地，第二掺杂浓度小于第一掺杂浓度和第三掺杂浓度。因为第二区域144在器件关断的时候要全部耗尽，不能有太高的掺杂浓度，而第一和第三区域需要与源/漏极结构形成欧姆接触，需要有较高的掺杂浓度。另外，掺杂区域与第一区域、第二区域以及第三区域具有相反的掺杂极性。相反的掺杂极性是为了在第二区域144和掺杂区域130之间形成PN结，当栅极上面施加适当电压时可以耗尽第二区域144从而关断器件。
如图5所示，本申请还提供了一种无结晶体管的制造方法。该制造方法包括：在衬底上形成具有鳍状结构的埋入电介质层；对该埋入电介质层进行图案化刻蚀直至暴露出衬底，在埋入电介质层中形成凹槽结构；在凹槽结构中进行半导体材料外延生长，形成外延生长区域，并对该外延生长区域进行第一次掺杂形成掺杂区域；在埋入电介质层以及掺杂区域上设置半导体材料层，并对半导体材料层进行第二次掺杂；在半导体材料层上形成栅极结构，栅极结构包围该半导体材料层的至少一部分；以及进行第三次掺杂对半导体材料层两端的暴露部分进行第三次掺杂，形成源/漏极结构。
如图6a所示，在衬底上形成具有鳍状结构的埋入电介质层120，该埋入电介质层120可以是硅氧化物，形成埋入电介质层120的方法包括原子层沉积、化学气相沉积，物理气相沉积或其他适合的方法，沉积厚度可以在20-30nm。形成鳍状结构的埋入电介质层120的方法包括，在衬底110上沉积埋入电介质层材料后，对其进行图案化处理，形成鳍状结构。进行图案化处理的步骤已经被本领域技术人员所公知，所以其常用或变形均在本申请保护的范围内，在此不再赘述。
完成上述步骤后，进行如图6b所示步骤：对埋入电介质层120进行图案化刻蚀直至暴露出衬底110，也就是说，需要刻蚀穿透埋入电介质层120将衬底110暴露出来。在本申请提供的具体实施方式中，采用的刻蚀方法为干法刻蚀，刻蚀气体为HBr/Cl2/O2/He，气压为1mT至1000mT，功率为50W至1000W，偏电压为100V至500V，HBr的气流速度为10sccm至500sccm，Cl2的气流速度为0sccm至500sccm，O2的气流速度为0sccm至100sccm，He的气流速度为0sccm至1000sccm。刻蚀后，在埋入电介质层120中形成了凹槽128。
如图7a和7b所示，进一步在凹槽128中的衬底上进行半导体材料外延生长，形成外延生长区域132并进行第一次掺杂形成掺杂区域130。在本发明提供的具体实施方式中，采用的外延生长材料为硅，外延生长半导体材料的步骤对于本领域技术人员而言为公知技术，在此不再赘述。优选地，当形成的外延生长区域132与埋入电介质层120的高度相等时，停止外延生长。形成外延生长区域132后，进行第一次掺杂，掺杂的物质可以是常用的掺杂剂包括但不限于，含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N型）的掺杂剂均可以应用到本申请中。
如图8所示，完成上述如图7a和7b所示的步骤后，进一步在埋入电介质层120以及掺杂区域130上设置半导体材料层140。外延生长的半导体材料可以是硅等常用材料，外延生长半导体材料的步骤对于本领域技术人员而言为公知技术，在此不再赘述。在本申请提供的具体实施方式中，半导体材料首先在掺杂区域130上生长，当其生长的高度超过埋入电介质层120的高度后，半导体材料将横向生长直至覆盖全部埋入电介质层120。当半导体材料覆盖埋入电介质层120至一定厚度后，可停止外延生长，采用平坦化处理即可形成半导体材料层140。图9示出了对半导体材料层140进行第二次掺杂的步骤，第二次掺杂的物质可以是常用的掺杂剂，包括但不限于含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N兴）的掺杂剂均可以应用到本申请中。在本申请提供的具体实施方式中，第一次掺杂采用的掺杂极性与第二次掺杂采用的掺杂极性相反。
如图10a和10b所示，完成第二次掺杂后，可以在半导体材料层140上沉积栅极材料，图案化后形成栅极结构150，栅极结构150包围半导体材料层140的至少一部分。在本发明提供的一个具体实施例中，形成栅极结构150的步骤进一步包括在半导体材料层140上沉积栅介质层152，在栅介质层152上沉积栅电极材料154，图案化后形成栅极结构150。本申请中提供的栅介电材料可以选自二氧化物、氮化物、高K介电材料或者其他适合的材料；高K介电材料可以是LaO，AlO，ZrO，TiO，Ta2O5，Y2O3，SrTiO3，BaTiO3，BaZrO，Hf3ZrO，HfLaO，HfSiO，LaSiO，AlSiO，HfTaO，HfTiO，Al2O3，Si3N4以及其他适合的材料。形成栅介电层的方法包括原子层沉积、化学气相沉积，物理气相沉积，热氧化、UV-臭氧氧化（UV-ozoneoxidation）或上述方法的结合。本申请提供的栅电极材料可以是金属、金属合金、金属氮化物或金属硅化物，多晶硅，以及其他适合的材料。形成栅电极的方法包括原子层沉积、化学气相沉积，物理气相沉积或上述方法的结合等常规方法，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
图11示出了对半导体材料层140暴露在栅极结构150之外的部分进行第三次掺杂的步骤，第三次掺杂的物质可以是常用的掺杂剂，包括但不限于含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N型）的掺杂剂均可以应用到本申请中。优选地，第三次掺杂的掺杂极性与第二次掺杂极性相同，与第一次掺杂极性相反，相反的掺杂极性是为了在第二区域144和掺杂区域130之间形成PN结，当栅极上面施加适当电压时可以耗尽第二区域144从而关断器件。
本申请还可进一步包括在在栅极结构上形成间隙壁，本申请提供的间隙壁材料可以是一些介电材料，优选采用一些低介电常数的介电材料，例如，介电常数小于4的介电材料。形成间隙壁的方法包括化学气相沉积，物理气相沉积或上述方法的结合，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
图12-21示出了本申请提供的无结晶体管制造方法的另一具体实施方式。如图12所示，在衬底110上依序设置埋入电介质层120及第一氮化物层122；设置上述埋入电介质层120、第一氮化物层122的方法包括原子层沉积、化学气相沉积，物理气相沉积或其他适合的方法，沉积厚度可以在20-30nm。完成沉积后，进一步将埋入电介质层120及第一氮化物层122进行图案化处理形成鳍状结构。进行图案化处理的步骤已经被本领域技术人员所公知，所以其常用或变形均在本申请保护的范围内，在此不再赘述。
如图13所示，完成上述步骤后，对埋入电介质层120以及第一氮化物层122进行图案化刻蚀直至暴露出衬底110，也就是说，需要刻蚀穿透第一氮化物层122以及埋入电介质层120将衬底110暴露出来。在本申请提供的具体实施方式中采用的刻蚀方法为干法刻蚀，刻蚀气体为HBr/Cl2/O2/He，气压为1mT至1000mT，功率为50W至1000W，偏电压为100V至500V，HBr的气流速度为10sccm至500sccm，Cl2的气流速度为0sccm至500sccm，O2的气流速度为0sccm至100sccm，He的气流速度为0sccm至1000sccm。刻蚀后，在埋入电介质层120中形成了凹槽128。
如图14a和图14b所示，形成凹槽128后，在凹槽128的衬底上进行半导体材料外延生长并形成外延生长区域132，并对外延生长区域132进行第一次掺杂形成掺杂区域130。在本申请提供的具体实施方式中，采用的外延生长材料为硅，外延生长半导体材料的步骤对于本领域技术人员而言为公知技术，在此不再赘述。优选地，当形成的外延生长区域132与埋入电介质层120的高度相等时，停止外延生长。形成外延生长区域132后，进行第一次掺杂，掺杂的物质可以是常用的掺杂剂包括但不限于，含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N型）的掺杂剂均可以应用到本申请中。
完成上述步骤后，进行如图15所示步骤：仅在掺杂区域130上沉积第二氮化物层124，第二氮化物层124的厚度小于第一氮化物层122的厚度。仅在掺杂区域130上沉积第二氮化物层124的步骤可包括：用掩膜覆盖鳍状结构，只暴露该掺杂区域130，然后采用常规的沉积方法将氮化物沉积在掺杂区域130上方，去除掩膜后即可在掺杂区域130上形成第二氮化物层124。
随后，按照图16a和16b所示方法，在形成的晶体管结构上设置氧化物层126，该氧化物层126覆盖第一氮化物层122及第二氮化物层124。沉积氧化物层126的方法及步骤已经被本领域技术人员所公知，所以其常用或变形均在本申请保护的范围内，在此不再赘述。然后，平坦化处理该氧化物层126，直至暴露出第一氮化物层122。
图17示出了去除位于埋入电介质层120上方的第一氮化物层122以及位于掺杂区域130上方的第二氮化物层124的步骤；去除上述第一氮化物层122以及第二氮化物层124之后，位于鳍状结构上方的第一氮化物层122以及第二氮化物层124就被完全去除，氧化物层126与掺杂区域130之间形成镂空结构。该鳍状结构之外区域的氧化物层126仍然由鳍状结构之外（未被去除）的第一氮化物122支撑。去除第一氮化物层122以及第二氮化物层124的方法为常规方法，优选采用干法与湿法刻蚀结合的方法。
如图18所示，完成上述步骤后，进一步在埋入电介质层120以及掺杂区域130上外延生长半导体材料，形成半导体材料层140。外延生长的半导体材料可以是硅等常用材料，在本申请提供的一个或多个具体实施方式中，半导体材料首先在掺杂区域130上生长，当其生长的高度超过埋入电介质层120的高度后，半导体材料将横向生长直至覆盖整个埋入电介质层120。当半导体材料覆盖埋入电介质层120至一定厚度后，可停止外延生长，采用平坦化处理即可形成半导体材料层140。此实施例与图7a及7b相比的优势在于，因为氧化物层126的存在，可以精确地控制平坦化处理中的打磨程度，便于工业化生产中的实际操作。
如图19所示，将氧化物层126去除之后，对半导体材料层140进行第二次掺杂，第二次掺杂的掺杂物质可以是常用的掺杂剂，包括但不限于含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N型）的掺杂剂均可以应用到本申请中。在本申请提供的具体实施方式中，第一次掺杂采用的掺杂极性与第二次掺杂采用的掺杂极性相反。
如图20a和20b所示，在半导体材料层140上沉积栅极材料，图案化后形成栅极结构150，栅极结构150包围半导体材料层140的至少一部分。在本发明提供的一个具体实施例中，形成栅极结构150的步骤进一步包括在半导体材料层140上沉积栅介质层152，在栅介质层152上沉积栅电极材料154，图案化后形成所述栅极结构。本申请中提供的栅介电材料可以选自二氧化物、氮化物、高K介电材料或者其他适合的材料；高K介电材料可以是LaO，AlO，ZrO，TiO，Ta2O5，Y2O3，SrTiO3，BaTiO3，BaZrO，Hf3ZrO，HfLaO，HfSiO，LaSiO，AlSiO，HfTaO，HfTiO，Al2O3，Si3N4以及其他适合的材料。形成栅介电层的方法包括原子层沉积、化学气相沉积，物理气相沉积，热氧化、UV-臭氧氧化（UV-ozone oxidation）或上述方法的结合。本申请提供的栅电极材料可以是金属、金属合金、金属氮化物或金属硅化物，多晶硅，以及其他适合的材料。形成栅电极的方法包括原子层沉积、化学气相沉积，物理气相沉积或上述方法的结合等常规方法，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
图21示出了对半导体材料层140暴露在栅极结构150之外的部分进行第三次掺杂的步骤，第三次掺杂的物质可以是常用的掺杂剂，包括但不限于含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N型）的掺杂剂均可以应用到本申请中。优选地，第三次掺杂的掺杂极性与第二次掺杂极性相同，与第一次掺杂极性相反，相反的掺杂极性是为了在第二区域144和掺杂区域130之间形成PN结，当栅极上面施加适当电压时可以耗尽第二区域144从而关断器件。
图22-27示出了本申请提供的无结晶体管制造方法的另一种具体实施方式。如图22所示，在衬底110上依序设置埋入电介质层120、第一氮化物层122以及第一氧化物层170。设置上述埋入电介质层120、第一氮化物层122以及第一氧化物层170的方法包括原子层沉积、化学气相沉积，物理气相沉积或其他适合的方法，沉积厚度可以在20-30nm。完成沉积后，进一步将埋入电介质层120、第一氮化物层122以及第一氧化物层170进行图案化处理，形成鳍状结构。进行图案化处理的步骤已经被本领域技术人员所公知，所以其常用或变形均在本申请保护的范围内，在此不再赘述。
完成上述步骤后，进行如图23所示步骤：对鳍状结构进行图案化刻蚀直至暴露出衬底110，也就是说，需要刻蚀穿透第一氧化物层170、第一氮化物层122以及埋入电介质层120，将衬底110暴露出来。采用的刻蚀方法为常规刻蚀方法。
如图24a和24b所示，进一步在暴露的衬底上进行外延生长，形成外延生长区域132并进行第一次掺杂形成掺杂区域130。在本发明提供的具体实施方式中，采用的外延生长材料为硅，外延生长半导体材料的步骤对于本领域技术人员而言为公知技术，在此不再赘述。优选地，当形成的外延生长区域132与埋入电介质层120的高度相等时，停止外延生长。形成外延生长区域132后，进行第一次掺杂形成掺杂区域130。掺杂的物质可以是常用的掺杂剂包括但不限于，含有砷，硼和磷的掺杂剂，以及含有铟和锑的掺杂剂，通常而言，凡是第III族（即P型）和第V族（即N型）的掺杂剂均可以应用到本申请中。
如图25a和图25b所示，在完成上述步骤后，进一步沉积第二氮化物层124以及第二氧化物层172。形成沉积第二氮化物层124以及第二氧化物层172的方法包括原子层沉积、化学气相沉积，物理气相沉积或其他适合的方法，沉积厚度可以在20-30nm。
如图26所示，进一步对具有上述结构的器件进行平坦化处理，去除第二氧化物层172、第二氮化物层124、第一氧化物层170，直至暴露出第一氮化物层122。在本申请提供的具体实施方式中，去除第二氧化物层172、第二氮化物层124、第一氧化物层170的方法为常规方法。
如图27所示，完成上述步骤后，去除鳍状结构上的第一氮化物层122以及第二氮化物层124。去除所述鳍状结构上的第一氮化物层122以及第二氮化物层124的可以方法为干法与湿法刻蚀的结合方法，此处涉及到的刻蚀方法均为业界常规普通工艺，该工艺步骤已经被本领域技术人员所公知，所以其常用或变形均在本申请保护的范围内，在此不再赘述。
完成上述步骤后，按照如图18-21所示的步骤，进行半导体材料层140的外延生长、第二次掺杂、栅极结构的形成以及第三次掺杂，即可形成本申请图3所示的无结晶体管。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种无结晶体管，其特征在于，所述无结晶体管包括：
衬底；
埋入电介质层，以鳍状结构设置在所述衬底上；
掺杂区域，穿过所述埋入电介质层设置在所述衬底中；
半导体材料层，设置在所述埋入电介质层及所述掺杂区域上方；
栅极结构，设置在所述半导体材料层上方并包围部分所述半导体材料层；以及
源/漏极结构，设置在位于所述栅极结构两侧的所述半导体材料层中；
所述半导体材料层包括第一区域、第二区域以及第三区域，其中，
所述第一区域具有第一掺杂浓度；
所述第二区域与所述第一区域相邻设置，部分地被所述栅极结构包围并具有第二掺杂浓度；以及
所述第三区域与所述第二区域相邻设置，具有第三掺杂浓度；其中
所述第一区域、第二区域以及第三区域具有相同的掺杂极性。
2.根据权利要求1所述的无结晶体管，其特征在于，所述第二掺杂浓度小于所述第一掺杂浓度和第三掺杂浓度。
3.根据权利要求1所述的无结晶体管，其特征在于，所述掺杂区域与所述第二区域具有相反的掺杂极性。
4.根据权利要求1所述的无结晶体管，其特征在于，所述第二区域的半导体材料层在邻近所述栅极结构的一侧具有凹槽结构。
5.根据权利要求1所述的无结晶体管，其特征在于，所述栅极结构包括栅极介电层和栅电极层。
6.一种无结晶体管的制造方法，其特征在于，所述制造方法包括：
在衬底上设置埋入电介质层，并将所述埋入电介质层图案化成鳍状结构；
对所述埋入电介质层进行图案化刻蚀直至暴露出所述衬底，形成凹槽结构；
在所述凹槽结构中进行半导体材料外延生长并形成外延生长区域，对所述外延生长区域进行第一次掺杂形成掺杂区域；
在所述埋入电介质层以及掺杂区域上设置半导体材料层，对所述半导体材料层进行第二次掺杂；
在所述半导体材料层上形成栅极结构，所述栅极结构包围部分所述半导体材料层；
以及
进行第三次掺杂，在所述栅极结构两侧的半导体材料层中形成源/漏极结构。
7.根据权利要求6所述的制造方法，其特征在于，在所述埋入电介质层以及掺杂区域上设置半导体材料层的步骤包括：
在所述掺杂区域上进行半导体材料外延生长；
所述外延生长的半导体材料覆盖所述埋入电介质层；以及
平坦化所述半导体材料，形成所述半导体材料层。
8.根据权利要求6所述的制造方法，其特征在于，所述制造方法包括：
在衬底上依序设置所述埋入电介质层及第一氮化物层；
将所述埋入电介质层及第一氮化物层图案化，形成鳍状结构；
对所述埋入电介质层及第一氮化物层进行图案化刻蚀，直至暴露出所述衬底以形成凹槽结构；
在所述凹槽结构中进行半导体材料外延生长并形成外延生长区域，对所述外延生长区域进行第一次掺杂形成掺杂区域；
在所述掺杂区域上沉积第二氮化物层，所述第二氮化物层的厚度小于所述第一氮化物层的厚度；
设置氧化物层，所述氧化物层覆盖所述第一氮化物层及所述第二氮化物层；
平坦化所述氧化物层，直至暴露出所述第一氮化物层；
去除位于所述埋入电介质层上方的所述第一氮化物层，以及位于所述掺杂区域上方的第二氮化物层；
在所述掺杂区域上进行半导体材料外延生长，外延生长的所述半导体材料覆盖所述埋入电介质层，平坦化处理所述半导体材料形成所述半导体材料层；
对所述半导体材料层进行第二次掺杂；
在所述半导体材料层上形成栅极结构，所述栅极结构包围部分所述半导体材料层；以及
进行第三次掺杂，在所述栅极结构两侧的半导体材料层中形成源/漏极结构。
9.根据权利要求6所述的制造方法，其特征在于，所述制造方法包括：
在衬底上依序设置所述埋入电介质层、第一氮化物层以及第一氧化物层；
将所述埋入电介质层、第一氮化物层及第一氧化物层图案化，形成鳍状结构；
对所述埋入电介质层、第一氮化物层及第一氧化物层进行图案化刻蚀，直至暴露出所述衬底以形成凹槽结构；
在所述凹槽结构中进行半导体材料外延生长并形成外延生长区域，所述外延生长区域的厚度小于或等于所述埋入电介质层的厚度；
对所述外延生长区域进行第一次掺杂形成掺杂区域；
在所述第一氧化物层及所述掺杂区域上设置第二氮化物层，所述第二氮化物层的厚度小于所述第一氮化物层的厚度；
设置第二氧化物层，所述第二氧化物层覆盖所述第二氮化物层；
去除所述第二氧化物层、第二氮化物层以及第一氧化物层，直至暴露出所述第一氮化物层；
去除位于所述埋入电介质层上方的所述第一氮化物层，以及位于所述掺杂区域上方的第二氮化物层；
在所述掺杂区域上进行半导体材料外延生长，外延生长的所述半导体材料覆盖所述埋入电介质层，平坦化所述半导体材料形成所述半导体材料层；
对所述半导体材料层进行第二次掺杂；
在所述半导体材料层上形成栅极结构，所述栅极结构包围部分所述半导体材料层；以及
进行第三次掺杂，在所述栅极结构两侧的半导体材料层中形成源/漏极结构。
10.根据权利要求6所述的制造方法，其特征在于，所述第二次掺杂以及第三次掺杂的掺杂极性相同。
11.根据权利要求6所述的制造方法，其特征在于，所述第一次掺杂的掺杂极性与所述第二次及第三次的掺杂极性相反。
12.根据权利要求6所述的制造方法，其特征在于，所述形成栅极结构的步骤包括：
在所述半导体材料层上沉积栅介质材料，形成栅介质层；以及
在所述栅介质层上沉积栅电极材料，图案化后形成所述栅极结构。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |