TWI565007B - 高壓無接面場效應元件及其形成方法 - Google Patents
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- TWI565007B TWI565007B TW105107436A TW105107436A TWI565007B TW I565007 B TWI565007 B TW I565007B TW 105107436 A TW105107436 A TW 105107436A TW 105107436 A TW105107436 A TW 105107436A TW I565007 B TWI565007 B TW I565007B
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- 238000000034 method Methods 0.000 title claims description 54
- 230000005669 field effect Effects 0.000 title claims description 49
- 239000004065 semiconductor Substances 0.000 claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 16
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 3
- 150000002500 ions Chemical class 0.000 claims 2
- 229910000420 cerium oxide Inorganic materials 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims 1
- 229910001928 zirconium oxide Inorganic materials 0.000 claims 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 8
- 229910002601 GaN Inorganic materials 0.000 description 7
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- General Physics & Mathematics (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本發明涉及半導體製造領域，尤其涉及一種高壓無接面場效應元件及其形成方法。
作為第三代半導體材料的典型代表寬禁帶半導體，氮化鎵(GaN)具有許多矽(Si)材料所不具備的優異性能，GaN是高頻、高壓、高溫和大功率應用的優良半導體材料，在民用和軍事領域具有廣闊的應用前景。隨著GaN技術的進步，特別是大直徑矽基GaN磊晶技術的逐步成熟並商用化GaN功率半導體技術有望成為高性能低功耗技術解決方案，從而GaN的功率元件受到國際著名半導體廠商和研究單位的關注。
與傳統的金氧半效應電晶體(MOSFET)不同，無接面場效應電晶體(Junctionless Transistor,JLT)由源極區、通道、汲極區，閘氧化層及閘極組成，從源極區至通道和汲極區，其雜質摻雜類型相同，沒有PN接面，屬於多數載子導電的元件。通過閘極偏壓使元件通道內的多數載子累積或耗盡，從而可以調整通道電導進而控制通道電流。當閘極偏壓大到將通道靠近汲極某一截面處的載子耗盡掉，在這種情況下，元件通道電阻變成準無限大，元件處於關閉狀態。由於避開了不完整的閘氧化層與半導體通道
介面，載子受到介面散射影響有限，提高了載子遷移率。此外，無接面場效應電晶體屬於多數載子導電元件，元件回應速度快，且沿通道方向，靠近汲極的電場強度比一般反型通道的MOS電晶體要來得低，因此，元件的性能及可靠性得以大大提高。
本發明的目的在於提供一種高壓無接面場效應元件及其形成方法，能夠獲得具有高遷移率的高壓無接面場效應元件。
為了實現上述目的，本發明提出了一種高壓無接面場效應元件的形成方法，包括步驟：提供基板，在所述基板的表面形成具有鰭狀結構的緩衝層；在所述緩衝層及鰭狀結構表面上依次沉積半導體通道層及介電層；在所述鰭狀結構兩側的介電層表面形成金屬閘極，所述金屬閘極高度低於所述鰭狀結構的高度；在鰭狀結構兩側暴露出的介電層表面及金屬閘極的兩側形成側牆；依次蝕刻位於鰭狀結構及緩衝層表面暴露出的介電層，暴露出源汲極區域的所述半導體通道層；在暴露出的源汲極區域的半導體通道層內進行摻雜，形成源極和汲極；在所述源極和汲極上形成源汲電極。
進一步的，在所述的高壓無接面場效應元件的形成方法中，
所述具有鰭狀結構的緩衝層的形成步驟包括：在所述基板上形成所述緩衝層；在所述緩衝層表面形成圖案化的光阻；以所述圖案化的光阻作為幕罩，乾式蝕刻所述緩衝層，形成鰭狀結構。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述緩衝層的材質為AlN，厚度範圍是100nm~5000nm。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述緩衝層採用MOCVD、ALD或者MBE製程形成。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述半導體通道層的材質為N-型GaN，厚度範圍是1nm~100nm。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述半導體通道層採用磊晶生長製程形成。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述介電層的材質為二氧化矽、氧化鋁、氧化鋯或氧化鉿，厚度範圍是1nm~5nm。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述介電層採用CVD、MOCVD、ALD、PVD或MBE製程形成。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述金屬閘極的材質為NiAu或CrAu。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述金屬層採用CVD、PVD、MOCVD、ALD或MBE製程形成。
進一步的，在所述的高壓無接面場效應元件的形成方法中，所述側牆的材質為氮化矽。
進一步的，在所述的高壓無接面場效應元件的形成方法中，採用選擇性蝕刻製程依次蝕刻位於鰭狀結構及緩衝層表面暴露出的介電層，暴露出源汲極區域的所述半導體通道層。
進一步的，在所述的高壓無接面場效應元件的形成方法中，採用離子佈植或離子擴散製程對所述半導體通道層進行N離子植入，形成源極和汲極。
本發明還提出了一種高壓無接面場效應元件，採用如上文所述的高壓無接面場效應元件的形成方法形成，包括：基板、設有鰭狀結構的緩衝層、半導體通道層、介電層、金屬閘極、側牆及源汲極電極，其中，所述設有鰭狀結構的緩衝層形成在所述基板上，所述半導體通道層、介電層及金屬閘極依次形成在所述鰭狀結構的兩側，所述側牆形成在鰭狀結構兩側暴露出的介電層表面及金屬閘極的兩側，所述源極形成在金屬閘極兩側的半導體通道層內，所述汲極形成在所述及鰭狀結構頂部暴露出的半導體通道層內，所述源汲極電極形成在所述源極和汲極上。
與現有技術相比，本發明的有益效果主要體現在：提出了一種高壓無接面場效應的形成方法，能夠形成具有高遷移率的高壓無接面場效應元件，並且形成的無接面場效應元件具有較高的擊穿電壓，從而獲得具有較好的性能及高可靠性的高壓無接面場效應元件。
100‧‧‧基板
200‧‧‧緩衝層
210‧‧‧鰭形結構
310‧‧‧半導體通道層
311‧‧‧源極
312‧‧‧汲極
320‧‧‧介電層
400‧‧‧金屬閘極
500‧‧‧側牆
600‧‧‧源汲極電極
第1圖為本發明一實施例中高壓無接面場效應的形成方法的
流程圖；
第2圖至第8圖為本發明一實施例中形成高壓無接面場效應過程中的剖面示意圖。
下面將結合示意圖對本發明的高壓無接面場效應及其形成方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對於本領域技術人員的廣泛知道，而並不作為對本發明的限制。
為了清楚，不描述實際實施例的全部特徵。在下列描述中，不詳細描述公知的功能和結構，因為它們會使本發明由於不必要的細節而混亂。應當認為在任何實際實施例的開發中，必須做出大量實施細節以實現開發者的特定目標，例如按照有關系統或有關商業的限制，由一個實施例改變為另一個實施例。另外，應當認為這種開發工作可能是複雜和耗費時間的，但是對於本領域技術人員來說僅僅是常規工作。
在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要求書，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精准的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
請參考第1圖，在本發明中，提出了一種高壓無接面場效應的形成方法，包括步驟：S100：提供基板，在所述基板的表面形成具有鰭狀結構的緩
衝層；S200：在所述緩衝層及鰭狀結構表面上依次沉積半導體通道層及介電層；S300：在所述鰭狀結構兩側的介電層表面形成金屬閘極，所述金屬閘極高度低於所述鰭狀結構的高度；S400：在鰭狀結構兩側暴露出的介電層表面及金屬閘極的兩側形成側牆；S500：依次蝕刻位於鰭狀結構及緩衝層表面暴露出的介電層，暴露出源汲極區域的所述半導體通道層；S600：在暴露出的源汲極區域的半導體通道層內進行摻雜，形成源極和汲極；S700：在所述源極和汲極上形成源汲電極。
具體的，請參考第2圖，在步驟S100中，所述基板100可以為矽基板、藍寶石基板或者SiC基板等，其還可以是設有Σ型凹槽等圖形的基板。
在所述基板100表面形成緩衝層200；所述緩衝層200材質為AlN，其厚度範圍是100nm~5000nm，例如是3000nm。所述緩衝層200可以採用MOCVD(Metal-organic Chemical Vapor Deposition，金屬有機化合物化學氣相沉澱)、ALD(Atomic layer deposition，原子層沉積)或者MBE(Molecular Beam Epitaxy，分子束磊晶)製程等形成。
接著，在所述緩衝層200上形成鰭形結構210，其形成步驟包括：
在所述基板上形成所述緩衝層；在所述緩衝層表面形成圖案化的光阻；以所述圖案化的光阻作為幕罩，乾式蝕刻所述緩衝層，形成鰭狀結構(Fin)。
接著，請參考第3圖，在所述緩衝層200及鰭狀結構210表面上依次沉積半導體通道層310及介電層320；其中，所述半導體通道層310材質為N-型GaN，在本實施例中，其厚度範圍是1nm~100nm，例如是50nm。所述介電層320的材質為二氧化矽、氧化鋁、氧化鋯或氧化鉿，其厚度範圍是1nm~5nm，例如是3nm。其中，所述半導體通道層310採用磊晶生長製程形成，所述介電層320可以採用CVD、MOCVD、ALD或MBE等製程形成。
接著，請參考第4圖，在所述鰭狀結構兩側的介電層320表面形成金屬閘極400，所述金屬閘極400高度低於所述鰭狀結構210的高度；其中，所述金屬閘極400的材質為NiAu或CrAu等，其可以採用PVD(Physical Vapor Deposition，物理氣相沉積)、MOCVD、ALD或MBE製程形成。
請參考第5圖，在鰭狀結構210兩側暴露出的介電層320表面及金屬閘極400的兩側形成側牆500；所述側牆500的材質為氮化矽。
接著，請參考第6圖，蝕刻位於鰭狀結構210及緩衝層200表面暴露出的介電層320，暴露出源汲極區域的所述半導體通道層310；其中，採用選擇性蝕刻製程進行蝕刻，去除所述部分介電層320，暴露出位於鰭狀結構210頂部的半導體通道層310，後續作為汲極，以及位於金屬閘極400兩側緩衝層200上的半導體通道層310，後續作為源極。
接著，請參考第7圖，採用離子佈植或離子擴散製程對所述
半導體通道層310進行N+離子植入，形成源極311和汲極312。形成的半導體通道層310、源極311和汲極312結構，由於避開了不完整的閘氧化層與半導體通道介面，載子受到介面散射的非常影響有限，其遷移率非常高，從而可以使形成的高壓無接面場效應元件具有較高的遷移率。
接著，請參考第8圖，在所述源極311和汲極312上形成源汲電極600。
在本實施例的另一方面還提出了一種高壓無接面場效應，採用如上文所述的高壓無接面場效應的形成方法形成，包括：基板100、設有鰭狀結構210的緩衝層200、半導體通道層310、介電層320、金屬閘極400、側牆500及源汲極電極600，其中，所述設有鰭狀結構的緩衝層200形成在所述基板100上，所述半導體通道層310、介電層320及金屬閘極400依次形成在所述鰭狀結構210的兩側，所述側牆500形成在鰭狀結構210兩側暴露出的介電層320表面及金屬閘極400的兩側，所述源極311形成在金屬閘極400兩側的半導體通道層310內，所述汲極312形成在所述及鰭狀結構210頂部暴露出的半導體通道層310內，所述源汲極電極600形成在所述源極311和汲極312上。
綜上，在本發明實施例提供的高壓無接面場效應及其形成方法中，提出了一種高壓無接面場效應的形成方法，能夠形成具有高遷移率的高壓無接面場效應元件，並且形成的無接面場效應元件具有較高的擊穿電壓，從而獲得具有較好的性能及高可靠性的高壓無接面場效應元件。
上述僅為本發明的優選實施例而已，並不對本發明起到任何限制作用。任何所屬技術領域的技術人員，在不脫離本發明的技術方案的範圍內，對本發明揭露的技術方案和技術內容做任何形式的等同替換或修
改等變動，均屬未脫離本發明的技術方案的內容，仍屬於本發明的保護範圍之內。為進一步說明各實施例，本發明乃提供有圖式。此些圖式乃為本發明揭露內容之一部分，其主要係用以說明實施例，並可配合說明書之相關描述來解釋實施例的運作原理。配合參考這些內容，本領域具有通常知識者應能理解其他可能的實施方式以及本發明之優點。因此，下列描述應當被解釋為對於本領域技術人員的廣泛理解，而並不作為對本發明的限制。
為了清楚說明，在此不描述實際實施例的全部特徵，也不詳細描述公知的功能和結構，因為如此會使本發明由於不必要的細節而混亂。應當認為在任何實際實施例的開發中，必須做出大量實施細節以實現開發者的特定目標，例如按照有關系統或有關商業的限制，由一個實施例改變為另一個實施例。另外，應當認為這種開發工作可能是複雜和耗費時間的，但是對於本領域技術人員來說僅僅是常規工作。
S100~S700‧‧‧步驟
Claims (14)
- 一種高壓無接面場效應元件的形成方法，包括步驟：提供基板，在所述基板的表面形成具有鰭狀結構的緩衝層；在所述緩衝層及鰭狀結構表面上依次沉積半導體通道層及介電層；在所述鰭狀結構兩側的介電層表面形成金屬閘極，所述金屬閘極高度低於所述鰭狀結構的高度；在鰭狀結構兩側暴露出的介電層表面及金屬閘極的兩側形成側牆；依次蝕刻位於鰭狀結構及緩衝層表面暴露出的介電層，暴露出源汲極區域的所述半導體通道層；在暴露出的源汲極區域的半導體通道層內進行摻雜，形成源極和汲極；在所述源極和汲極上形成源汲電極。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述具有鰭狀結構的緩衝層的形成步驟包括：在所述基板上形成所述緩衝層；在所述緩衝層表面形成圖案化的光阻；以所述圖案化的光阻作為幕罩，乾式蝕刻所述緩衝層，形成鰭狀結構。
- 如權利要求2所述的高壓無接面場效應元件的形成方法，其中所述緩衝層的材質為AlN，厚度範圍是100nm~5000nm。
- 如權利要求2所述的高壓無接面場效應元件的形成方法，其中所述緩衝層採用MOCVD、ALD或者MBE製程形成。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述半導體通道層的材質為N-型GaN，厚度範圍是1nm~100nm。
- 如權利要求5所述的高壓無接面場效應的形成方法，其中所述半導體通道層採用磊晶生長製程形成。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述介電層的材質為二氧化矽、氧化鋁、氧化鋯或氧化鉿，厚度範圍是1nm~5nm。
- 如權利要求7所述的高壓無接面場效應元件的形成方法，其中所述介電層採用CVD、MOCVD、ALD、PVD或MBE製程形成。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述金屬閘極的材質為NiAu或CrAu。
- 如權利要求9所述的高壓無接面場效應元件的形成方法，其中所述金屬閘極採用CVD、PVD、MOCVD、ALD或MBE製程形成。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述側牆的材質為氮化矽。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述依次蝕刻位於鰭狀結構及緩衝層表面暴露出的介電層，暴露出源汲極區域的所述半導體通道層係採用選擇性蝕刻製程。
- 如權利要求1所述的高壓無接面場效應元件的形成方法，其中所述形成源極和汲極係採用離子佈植或離子擴散製程對所述半導體通道層進行N+離子植入。
- 一種高壓無接面場效應元件，採用如權利要求1至13中任一種所述的高壓無接面場效應元件的形成方法形成，包括：基板、設有鰭狀結構的緩衝層、半導體通道層、介電層、金屬閘極、側牆及源汲極電極，其中，所述設有鰭狀結構的緩衝層形成在所述基板上，所述半導體通道層、介電 層及金屬閘極依次形成在所述鰭狀結構的兩側，所述側牆形成在鰭狀結構兩側暴露出的介電層表面及金屬閘極的兩側，所述源極形成在金屬閘極兩側的半導體通道層內，所述汲極形成在所述及鰭狀結構頂部暴露出的半導體通道層內，所述源汲極電極形成在所述源極和汲極上。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510749582.8A CN106684123B (zh) | 2015-11-06 | 2015-11-06 | 高压无结场效应器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI565007B true TWI565007B (zh) | 2017-01-01 |
| TW201717323A TW201717323A (zh) | 2017-05-16 |
Family
ID=58408068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105107436A TWI565007B (zh) | 2015-11-06 | 2016-03-10 | 高壓無接面場效應元件及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN106684123B (zh) |
| TW (1) | TWI565007B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112885830B (zh) * | 2019-11-29 | 2023-05-26 | 芯恩（青岛）集成电路有限公司 | 堆叠神经元器件结构及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200908326A (en) * | 2007-06-08 | 2009-02-16 | Ibm | Field effect transistor using carbon based stress liner |
| TW201405668A (zh) * | 2012-04-11 | 2014-02-01 | Tokyo Electron Ltd | 用於鰭式場效電晶體之深寬比依存的沉積以改善閘極間隔物輪廓、鰭損耗及硬遮罩損耗 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130103942A (ko) * | 2012-03-12 | 2013-09-25 | 에스케이하이닉스 주식회사 | 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| US8912609B2 (en) * | 2013-05-08 | 2014-12-16 | International Business Machines Corporation | Low extension resistance III-V compound fin field effect transistor |
| CN104425591B (zh) * | 2013-08-20 | 2017-06-16 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
-
2015
- 2015-11-06 CN CN201510749582.8A patent/CN106684123B/zh active Active
-
2016
- 2016-03-10 TW TW105107436A patent/TWI565007B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200908326A (en) * | 2007-06-08 | 2009-02-16 | Ibm | Field effect transistor using carbon based stress liner |
| TW201405668A (zh) * | 2012-04-11 | 2014-02-01 | Tokyo Electron Ltd | 用於鰭式場效電晶體之深寬比依存的沉積以改善閘極間隔物輪廓、鰭損耗及硬遮罩損耗 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106684123A (zh) | 2017-05-17 |
| CN106684123B (zh) | 2019-10-25 |
| TW201717323A (zh) | 2017-05-16 |
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