CN112885830B - 堆叠神经元器件结构及其制作方法 - Google Patents

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Abstract

本发明提供一种堆叠神经元器件结构及其制作方法，结构包括：衬底，衬底中具有外围电路；阻挡层；神经元晶体管阵列，包括阵列排布的多个神经元晶体管；其中，神经元晶体管包括半导体沟道、调制叠层及栅阵列，半导体沟道两端分别与外围电路连接，通过外围电路控制相应的神经元晶体管的选通或关闭，调制叠层位于半导体沟道上，其包括依次层叠的第一介电层、权重浮栅层和第二介电层，栅阵列位于调制叠层上，用于调制权重浮栅的电位，实现权重浮栅的电位加权。本发明实现了一种在平面上阵列排布，在纵向上垂直堆叠的无结型神经元器件结构及制作方法，各神经元晶体管的选通与关闭通过衬底中的外围电路控制，大大提高了神经元器件的集成度。

Description

堆叠神经元器件结构及其制作方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种堆叠神经元器件结构及其制作方法。
背景技术
随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管(Neuron MOSFET，简写为neuMOS或vMOS)作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
神经元器件在功能上相当于构成人类大脑、眼睛等部位利用电路实现信息传导的神经细胞(神经元)。具体地说，一个神经元器件可以分别对多个输入信号进行加权，并且当加权信号的相加结果达到阈值时，输出一个预定的信号。这种神经元器件加权输入信号的方式是通过其中的神经元晶体管来实现的，神经元晶体管具有多个输入电极的栅极结构，当多输入栅极的输入电压之和达到一个预定值时，源极和漏极之间才会导通。神经元器件的加权方式相当于神经细胞突触，可以是由一个电阻和一个场效应晶体管组成，而神经元晶体管就相当于这个神经细胞的细胞体。神经元晶体管在栅上的求和过程可以利用电容耦合效应的电压模式，除电容充放电电流外，没有其它电流，因此基本上没有功耗。
2010年以来，由于大数据产业的发展，数据量呈现爆炸性增长态势，而传统的计算架构又无法支撑深度学习的大规模并行计算需求，于是研究界对AI芯片进行了新一轮的技术研发与应用研究。AI芯片是人工智能时代的技术核心之一，决定了平台的基础架构和发展生态。
类脑芯片不采用经典的冯·诺依曼架构，而是基于神经形态架构设计，以IBMTruenorth为代表。IBM研究人员将存储单元作为突触、计算单元作为神经元、传输单元作为轴突搭建了神经芯片的原型。目前，Truenorth用三星28nm功耗工艺技术，由54亿个晶体管组成的芯片构成的片上网络有4096个神经突触核心，实时作业功耗仅为70mW。由于神经突触要求权重可变且要有记忆功能，IBM采用与CMOS工艺兼容的相变非挥发存储器(PCM)的技术实验性的实现了新型突触，加快了商业化进程。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种堆叠神经元器件结构及其制作方法，以实现一种多层堆叠高集成密度的神经元器件结构，且该结构的神经元晶体管采用无结结构，可大大增强器件的可靠性，降低工艺难度。
为实现上述目的及其他相关目的，本发明提供一种堆叠神经元器件结构，所述神经元器件结构包括：衬底，所述衬底中具有外围电路；阻挡层，位于所述衬底上；神经元晶体管阵列，位于所述阻挡层上，包括阵列排布的多个神经元晶体管；其中，所述神经元晶体管包括半导体沟道、调制叠层及栅阵列，所述半导体沟道两端分别与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭，所述调制叠层位于所述半导体沟道上，其包括依次层叠的第一介电层、权重浮栅层和第二介电层，所述栅阵列位于所述调制叠层上，用于调制所述权重浮栅的电位，实现权重浮栅的电位加权。
可选地，还包括多个交替堆叠的阻挡层及神经元晶体管阵列，且所述神经元晶体管阵列中各所述神经元晶体管均与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭。
可选地，所述神经元晶体管阵列中，多个所述神经元晶体管平行排布，所述栅阵列包括多根栅线，每根栅线同时与多个所述神经元晶体管的半导体沟道交叉。
可选地，所述半导体沟道的两端部显露于所述调制叠层两侧，该两端部通过导电通孔与所述外围电路连接。
可选地，所述半导体沟道及所述调制叠层的两侧具有侧墙结构。
可选地，所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型。
可选地，所述半导体沟道的材料包括多晶硅，所述权重浮栅层的材料包括多晶硅，所述第一介电层的材料包括二氧化硅，所述第二介电层的材料包括高k介质。
可选地，所述栅阵列的材料包括铜。
可选地，所述栅阵列的栅线之间通过超低k介质隔离。
本发明还提供一种堆叠神经元器件结构的制作方法，所述制作方法包括以下步骤：1)提供一衬底，所述衬底中具有外围电路；2)于所述衬底上形成阻挡层；3)于所述阻挡层上依次形成半导体层及调制叠层，并刻蚀以形成多个半导体沟道及位于所述半导体沟道上的调制叠层，所述调制叠层包括依次层叠的第一介电层、权重浮栅层和第二介电层；4)刻蚀所述调制叠层以显露所述半导体沟道的两端；5)沉积间隔层，并在所述间隔层中形成栅窗口阵列以及半导体沟道两端的接触窗口；6)于所述栅窗口阵列中形成栅阵列，于所述接触窗口中形成连接金属，所述栅阵列用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述连接金属通过导电通孔与所述外围电路连接，通过所述外围电路控制相应的半导体沟道的选通或关闭；7)重复进行步骤2)～步骤6)，形成多层堆叠的神经元器件结构。
可选地，步骤3)中，多个所述半导体沟道及位于所述半导体沟道上的调制叠层平行排布，步骤6)中，所述栅阵列包括多根栅线，每根栅线同时与多个所述半导体沟道交叉。
可选地，步骤4)与步骤5)之间还包括步骤：于所述半导体沟道及所述调制叠层的两侧形成侧墙结构。
可选地，所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型。
可选地，所述半导体沟道的材料包括多晶硅，所述权重浮栅层的材料包括多晶硅，所述第一介电层的材料包括二氧化硅，所述第二介电层的材料包括高k介质。
可选地，所述间隔层包括超低k介质，所述栅阵列的材料包括铜。
如上所述，本发明的堆叠神经元器件结构及其制作方法，具有以下有益效果：
本发明实现了一种在平面上阵列排布，在纵向上垂直堆叠的神经元器件结构及其制作方法，神经元器件结构中的各神经元晶体管的选通与关闭通过衬底中的外围电路控制，大大提高了神经元器件的集成度。
本发明采用的神经元晶体管的采用无结晶体管结构，一方面可以免除源区及漏区的注入步骤，大大降低工艺难度，另一方面载流子可以避开了不完整的栅氧化层与半导体沟道界面，沟道内的多数载流子半导体沟道内而非表面移动，载流子受到界面散射影响有限，提高了载流子迁移率，降低了误差并提高了器件的响应速度。
附图说明
图1～图8显示为本发明实施例的堆叠神经元器件结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
101 衬底
102 外围电路
103 绝缘结构
104 导电结构
201 阻挡层
202 半导体沟道
203 第一介电层
204 权重浮栅层
205 第二介电层
206 侧墙结构
207 超低k介质
208 栅窗口阵列
209 接触窗口
210 栅阵列
211 连接金属
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图8所示，本实施例提供一种堆叠神经元器件结构的制作方法，所述制作方法包括以下步骤：
如图1所示，首先进行步骤1)，提供一衬底101，所述衬底101中具有外围电路102。
所述衬底101材料选自单晶硅、多晶硅或非晶硅；所述衬底101也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底101还可以选自具有外延层或外延层上硅结构；所述衬底101还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底101材料为硅。所述衬底101中具有外围电路102，所述外围电路102例如包括多个外围器件，如NMOS、PMOS、CMOS、二极管、三极管、电容等，由以上外围器件组成相应功能的电路结构，如SRAM、PLL、CPU、FPGA等，以实现对堆叠神经元器件结构的控制。
如图1所示，所述衬底101上还形成有绝缘结构103以及在绝缘结构103中的导电结构104，用以实现所述外围电路102的引出。
如图1所示，然后进行步骤2)，于所述衬底101上形成阻挡层201。
所述阻挡层201一方面用于隔离半导体沟道202与其下方的导电结构104，另一方面可以防止后续形成的互连金属，如铜等的扩散，提高器件的稳定性。在本实施例中，所述阻挡层201可以但不限于为氮掺杂的碳氧化物层(NDC)等。
如图2～图3b所示，然后进行步骤3)，于所述阻挡层201上依次形成半导体层及调制叠层，并刻蚀以形成多个半导体沟道202及位于所述半导体沟道202上的调制叠层，所述调制叠层包括依次层叠的第一介电层203、权重浮栅层204和第二介电层205。
例如，可以采用如化学气相沉积工艺(CVD)、原子层沉积工艺(ALD)等于所述阻挡层201上依次形成半导体层及调制叠层，所述半导体层的材料包括多晶硅，所述权重浮栅层204的材料包括多晶硅，所述第一介电层203的材料包括二氧化硅，所述第二介电层205的材料包括高k介质，所述高k介质可以为氧化铝等。
接着，采用光刻工艺及干法刻蚀工艺刻蚀以形成多个半导体沟道202及位于所述半导体沟道202上的调制叠层，多个所述半导体沟道202及位于所述半导体沟道202上的调制叠层平行排布。
如图2～图3b所示，接着进行步骤4)，刻蚀所述调制叠层以显露所述半导体沟道202的两端。
例如，可以采用光刻工艺及干法刻蚀工艺刻蚀所述调制叠层以显露所述半导体沟道202的两端。在本实施例中，所述半导体沟道202的两端定义为源区及漏区，所述半导体沟道202、源区及漏区的导电类型均为N型，或所述半导体沟道202、源区及漏区的导电类型均为P型，形成无结型半导体沟道202。
然后，如图4a及图4b所示，于所述半导体沟道202及所述调制叠层的两侧形成侧墙结构206，所述侧墙结构206可以防止后续的金属与权重浮栅层204或与所述半导体沟道202之间的接触。
如图5～图6所示，接着进行步骤5)，沉积间隔层，并在所述间隔层中形成栅窗口阵列208以及半导体沟道202两端的接触窗口209，该刻蚀可以同时去除部分的所述阻挡层201，显露所述衬底101上的所述导电结构104，用于后续的半导体沟道202与外围电路102之间的互连。
所述间隔层包括超低k介质207，所述超低k介质207的介电常数小于2.5，所述间隔层采用超低k介质207，可以有效降低后续栅阵列210中，各栅线之间的电容值，降低各栅线之间的相互影响，提高器件的精度。
如图7a～图7b所示，接着进行步骤6)，于所述栅窗口阵列208中形成栅阵列210，于所述接触窗口209中形成连接金属211，所述栅阵列210用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述连接金属211通过导电通孔与所述外围电路102连接，通过所述外围电路102控制相应的半导体沟道202的选通或关闭。
在本实施例中，所述栅阵列210的材料包括铜。具体地，首先在所述栅窗口阵列208中形成Ta/TaN层，作为铜扩散阻隔层，然后，于所述Ta/TaN层表面形成铜种子层，接着，采用电化学镀膜方法于所述栅窗口阵列208中填充铜，最后通过化学机械抛光法去除表面多余的铜，形成栅阵列210。
具体地，如图7b所示，所述栅阵列210包括多根栅线，每根栅线同时与多个所述半导体沟道202交叉，该栅阵列210结构仅需一次填充便可完成多个半导体沟道202上的栅极的制作，可以有效提高工艺效率，降低工艺难度。
如图8所示，最后进行步骤7)，重复进行步骤2)～步骤6)，形成多层堆叠的神经元器件结构。本发明实现了一种在平面上阵列排布，在纵向上垂直堆叠的神经元器件结构及其制作方法，神经元器件结构中的各神经元晶体管的选通与关闭通过衬底101中的外围电路102控制，大大提高了神经元器件的集成度。
如图7a、图7b及8所示，本实施例还提供一种堆叠神经元器件结构，所述神经元器件结构包括：衬底101、阻挡层201以及神经元晶体管阵列。
所述衬底101中具有外围电路102。所述衬底101材料选自单晶硅、多晶硅或非晶硅；所述衬底101也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底101还可以选自具有外延层或外延层上硅结构；所述衬底101还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底101材料为硅。所述衬底101中具有外围电路102，所述外围电路102例如包括多个外围器件，如NMOS、PMOS、CMOS、二极管、三极管、电容等，由以上外围器件组成相应功能的电路结构，如SRAM、PLL、CPU、FPGA等，以实现对堆叠神经元器件结构的控制。
所述衬底101上还形成有绝缘结构103以及在绝缘结构103中的导电结构104，用以实现所述外围电路102的引出。
所述阻挡层201位于所述衬底101上。所述阻挡层201一方面用于隔离半导体沟道202与其下方的导电结构104，另一方面可以防止后续形成的互连金属，如铜等的扩散，提高器件的稳定性。在本实施例中，所述阻挡层201可以但不限于为氮掺杂的碳氧化物层(NDC)等。
所述神经元晶体管阵列位于所述阻挡层201上，包括阵列排布的多个神经元晶体管；其中，所述神经元晶体管包括半导体沟道202、调制叠层及栅阵列210，所述半导体沟道202两端分别与所述外围电路102连接，通过所述外围电路102控制相应的神经元晶体管的选通或关闭，所述调制叠层位于所述半导体沟道202上，其包括依次层叠的第一介电层203、权重浮栅层204和第二介电层205，所述栅阵列210位于所述调制叠层上，用于调制所述权重浮栅的电位，实现权重浮栅的电位加权。
所述神经元晶体管阵列中，多个所述神经元晶体管平行排布，所述栅阵列210包括多根栅线，每根栅线同时与多个所述神经元晶体管的半导体沟道202交叉。
所述半导体沟道202的两端定义为源区及漏区，所述半导体沟道202、源区及漏区的导电类型均为N型，或所述半导体沟道202、源区及漏区的导电类型均为P型。本发明采用的神经元晶体管的采用无结晶体管结构，一方面可以免除源区及漏区的注入步骤，大大降低工艺难度，另一方面载流子可以避开了不完整的栅氧化层与半导体沟道202界面，沟道内的多数载流子半导体沟道202内而非表面移动，载流子受到界面散射影响有限，提高了载流子迁移率，降低了误差并提高了器件的响应速度。
所述半导体沟道202的两端部显露于所述调制叠层两侧，该两端部通过导电通孔与所述外围电路102连接。所述半导体沟道202及所述调制叠层的两侧具有侧墙结构206。所述侧墙结构206可以防止金属与权重浮栅层204或与所述半导体沟道202之间的接触。
所述半导体沟道202的材料包括多晶硅，所述权重浮栅层204的材料包括多晶硅，所述第一介电层203的材料包括二氧化硅，所述第二介电层205的材料包括高k介质，如氧化铝等。
所述栅阵列210的材料包括铜。所述栅阵列210的栅线之间通过超低k介质207隔离。所述超低k介质207的介电常数小于2.5，所述间隔层采用超低k介质207，可以有效降低后续栅阵列210中，各栅线之间的电容值，降低各栅线之间的相互影响，提高器件的精度。
如图8所示，所述堆叠神经元器件结构还包括多个交替堆叠的阻挡层201及神经元晶体管阵列，且所述神经元晶体管阵列中各所述神经元晶体管均与所述外围电路102连接，通过所述外围电路102控制相应的神经元晶体管的选通或关闭。
如上所述，本发明的堆叠神经元器件结构及其制作方法，具有以下有益效果：
本发明实现了一种在平面上阵列排布，在纵向上垂直堆叠的神经元器件结构及其制作方法，神经元器件结构中的各神经元晶体管的选通与关闭通过衬底101中的外围电路102控制，大大提高了神经元器件的集成度。
本发明采用的神经元晶体管的采用无结晶体管结构，一方面可以免除源区及漏区的注入步骤，大大降低工艺难度，另一方面载流子可以避开了不完整的栅氧化层与半导体沟道202界面，沟道内的多数载流子半导体沟道202内而非表面移动，载流子受到界面散射影响有限，提高了载流子迁移率，降低了误差并提高了器件的响应速度。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种堆叠神经元器件结构，其特征在于，所述神经元器件结构包括：
衬底，所述衬底中具有外围电路；
阻挡层，位于所述衬底上；
神经元晶体管阵列，位于所述阻挡层上，包括阵列排布的多个神经元晶体管；其中，所述神经元晶体管包括半导体沟道、调制叠层及栅阵列，所述半导体沟道两端分别与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭，所述调制叠层位于所述半导体沟道上，其包括依次层叠的第一介电层、权重浮栅层和第二介电层，所述栅阵列位于所述调制叠层上，用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型；
所述堆叠神经元器件结构还包括多个交替堆叠的阻挡层及神经元晶体管阵列，且所述神经元晶体管阵列中各所述神经元晶体管均与所述外围电路连接，通过所述外围电路控制相应的神经元晶体管的选通或关闭。
2.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述神经元晶体管阵列中，多个所述神经元晶体管平行排布，所述栅阵列包括多根栅线，每根栅线同时与多个所述神经元晶体管的半导体沟道交叉。
3.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述半导体沟道的两端部显露于所述调制叠层两侧，该两端部通过导电通孔与所述外围电路连接。
4.根据权利要求3所述的堆叠神经元器件结构，其特征在于：所述半导体沟道及所述调制叠层的两侧具有侧墙结构。
5.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述半导体沟道的材料包括多晶硅，所述权重浮栅层的材料包括多晶硅，所述第一介电层的材料包括二氧化硅，所述第二介电层的材料包括高k介质。
6.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述栅阵列的材料包括铜。
7.根据权利要求1所述的堆叠神经元器件结构，其特征在于：所述栅阵列的栅线之间通过超低k介质隔离，所述超低k介质的介电常数小于2.5。
8.一种堆叠神经元器件结构的制作方法，其特征在于，包括步骤：
1）提供一衬底，所述衬底中具有外围电路；
2）于所述衬底上形成阻挡层；
3）于所述阻挡层上依次形成半导体层及调制叠层，并刻蚀以形成多个半导体沟道及位于所述半导体沟道上的调制叠层，所述调制叠层包括依次层叠的第一介电层、权重浮栅层和第二介电层；
4）刻蚀所述调制叠层以显露所述半导体沟道的两端；
5）沉积间隔层，并在所述间隔层中形成栅窗口阵列以及半导体沟道两端的接触窗口；
6）于所述栅窗口阵列中形成栅阵列，于所述接触窗口中形成连接金属，所述栅阵列用于调制所述权重浮栅的电位，实现权重浮栅的电位加权，所述连接金属通过导电通孔与所述外围电路连接，通过所述外围电路控制相应的半导体沟道的选通或关闭；
7）重复进行步骤2）~步骤6），形成多层堆叠的神经元器件结构。
9.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：步骤3）中，多个所述半导体沟道及位于所述半导体沟道上的调制叠层平行排布，步骤6）中，所述栅阵列包括多根栅线，每根栅线同时与多个所述半导体沟道交叉。
10.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：步骤4）与步骤5）之间还包括步骤：于所述半导体沟道及所述调制叠层的两侧形成侧墙结构。
11.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：所述半导体沟道的两端定义为源区及漏区，所述半导体沟道、源区及漏区的导电类型均为N型，或所述半导体沟道、源区及漏区的导电类型均为P型。
12.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：所述半导体沟道的材料包括多晶硅，所述权重浮栅层的材料包括多晶硅，所述第一介电层的材料包括二氧化硅，所述第二介电层的材料包括高k介质。
13.根据权利要求8所述的堆叠神经元器件结构的制作方法，其特征在于：所述间隔层包括超低k介质，所述栅阵列的材料包括铜，所述超低k介质的介电常数小于2.5。
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