CN114843345B - 神经元晶体管及其制备方法 - Google Patents
神经元晶体管及其制备方法 Download PDFInfo
- Publication number
- CN114843345B CN114843345B CN202210471719.8A CN202210471719A CN114843345B CN 114843345 B CN114843345 B CN 114843345B CN 202210471719 A CN202210471719 A CN 202210471719A CN 114843345 B CN114843345 B CN 114843345B
- Authority
- CN
- China
- Prior art keywords
- gate
- dielectric layer
- phase
- region
- change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 210000002569 neuron Anatomy 0.000 title claims abstract description 63
- 238000002360 preparation method Methods 0.000 title description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 210000000225 synapse Anatomy 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 238000004364 calculation method Methods 0.000 claims description 11
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000010894 electron beam technology Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910005872 GeSb Inorganic materials 0.000 claims description 4
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims description 4
- 229910052906 cristobalite Inorganic materials 0.000 claims description 4
- 238000005566 electron beam evaporation Methods 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 4
- 229910052682 stishovite Inorganic materials 0.000 claims description 4
- 229910052905 tridymite Inorganic materials 0.000 claims description 4
- 238000009825 accumulation Methods 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 3
- 239000002070 nanowire Substances 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000001537 neural effect Effects 0.000 claims 1
- 230000008859 change Effects 0.000 description 15
- 230000000946 synaptic effect Effects 0.000 description 7
- 210000001787 dendrite Anatomy 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 210000003050 axon Anatomy 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003956 synaptic plasticity Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 210000004556 brain Anatomy 0.000 description 2
- 210000005056 cell body Anatomy 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002360 explosive Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003955 neuronal function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000638 stimulation Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
- H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Manufacturing & Machinery (AREA)
- Theoretical Computer Science (AREA)
- Artificial Intelligence (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Molecular Biology (AREA)
- General Health & Medical Sciences (AREA)
- Evolutionary Computation (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- Neurology (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种神经元晶体管，包括：衬底，衬底形成有沟道区、源区和漏区，源区和漏区分别设置在沟道区的两端；分别形成在源区和漏区上的源电极和漏电极；第一栅介质层，覆盖在沟道区上；多个相变内栅，设置在第一栅介质层上，每个相变内栅适用于用做记忆电阻并与沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重；第二栅介质层，覆盖在第一栅介质层和相变内栅上，第二栅介质层在相变内栅上形成有多个内栅接触孔和外栅接触孔；多个内栅电极，设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受输入电压脉冲信号；金属外栅，用于覆盖在第二栅介质层，通过外栅接触孔与相变内栅相连，以与相变内栅协作形成电阻‑电容并联结构。
Description
技术领域
本发明涉及半导体技术领域，特别涉及了一种神经元晶体管及其制备方法。
背景技术
大数据与人工智能的发展使得数据存储与计算需求爆炸式增长，对计算机算力提出了很高的要求。目前的冯·诺伊曼架构的计算机由于存储区与计算区的分离，在传输数据时存在大量延迟与功耗。神经形态计算通过模拟大脑分布和并行的工作方式，实现存算一体化，能更好地处理大数据与人工智能领域的问题。
神经元和突触是大脑存储与计算处理信息的基本单元，利用器件模拟突触与神经元功能是实现神经形态计算的基础。生物神经元由细胞胞体和连接到其上的树突和轴突组成，其中，树突接受刺激信号，并传送给胞体。胞体整合输入信号，当膜电位达到阈值点，神经元就变为兴奋状态，并从轴突传出信号。两个神经元的树突和轴突之间以突触的方式连接，突触的权重可调，代表了两个神经元的之间的连接强度。
目前为止，通过单个器件模拟神经元功能的研究还比较少。大多数研究是通过复杂的外围电路结合突触器件阵列，实现神经元-突触的功能。这些电路方案在集成密度，工艺难度和能效方面仍然不具有优势。因此，通过单个器件实现神经元的加权求和和阈值发放等功能才是实现的根本途径。
一些研究报导了一种基于浮栅晶体管结构的多栅极神经元晶体管，接近于神经元的加权计算功能。这种神经元晶体管通过控制栅与浮栅之间的电容来模拟输入突触权重。器件基于F-N隧穿机制，改变器件的阈值电压，实现突触可塑性，并通过浮栅整合输入来控制晶体管沟道的开关，实现类似神经元的功能。然而，这种器件的操作电压高，容易损坏器件，在读写速度，功耗和器件寿命等方面存在劣势。并且器件的突触可塑性体现在整体阈值的变化，多个输入栅的权重不能独立更新。
发明内容
为解决现有技术中的上述和其他方面的至少部分技术问题，根据本发明一个方面的实施例，提供一种神经元晶体管，包括：
衬底，衬底形成有沟道区、源区和漏区，源区和漏区分别设置在沟道区的两端；
分别形成在源区和漏区上的源电极和漏电极；
第一栅介质层，覆盖在沟道区上；
多个相变内栅，设置在第一栅介质层上，每个相变内栅适用于用做记忆电阻并与沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重；
第二栅介质层，覆盖在第一栅介质层和相变内栅上，第二栅介质层在相变内栅上形成有多个内栅接触孔和外栅接触孔；
多个内栅电极，设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受输入电压脉冲信号，多个内栅电极协同控制沟道电流作为输出信号，实现神经元的加权计算功能；
金属外栅，用于覆盖在第二栅介质层，通过外栅接触孔与相变内栅相连，以与相变内栅协作形成电阻-电容并联结构。
在本发明的一些实施例中，源区、漏区和沟道区的掺杂类型为N型或P型；其中，
当源区、漏区的掺杂类型和沟道区的掺杂类型和掺杂浓度相同时，神经元晶体管为无结型器件；
当源区、漏区的掺杂类型和沟道区的掺杂类型相反，神经元晶体管为反型器件；
当源区、漏区的掺杂类型和沟道区的掺杂类型相同，源区、漏区的掺杂浓度大于沟道区的掺杂浓度时，神经元晶体管为积累型器件。
在本发明的一些实施例中，沟道区的结构为平面、鳍型或纳米线结构，其宽度为300～2000nm。
在本发明的一些实施例中，相变内栅的材料为Ge2Sb2Te5、GeTe、SbTe、SiSbTe或GeSb中的任一种，相变内栅的厚度为1～20nm，宽度为100～500nm，相变内栅为多指结构，间距为100～500nm。
在本发明的一些实施例中，第一栅介质层和第二栅介质层的材料为SiO2、氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、PZT或Al2O3中的任一种，其厚度为1～20nm。
在本发明的一些实施例中，金属外栅和内栅电极的厚度为50～400nm。
根据本发明另一个方面的实施例，提供一种神经元晶体管的制备方法，包括：
在衬底表面制作出源区、漏区、沟道区；
在源区、漏区、沟道区生成第一栅介质层，去除源区和漏区上方的第一栅介质层，在源区制备源电极，在漏区制备漏电极；
在沟道区上的第一栅介质层上生成多个相变内栅；
在相变内栅和第一栅介质层上生成第二栅介质层；
在第二栅介质层上制备金属外栅和多个内栅电极。
在本发明的一些实施例中，在衬底表面制作出源区、漏区、沟道区包括：
在衬底表面通过热氧化工艺生成掩膜层；
对衬底进行掺杂，通过离子注入工艺注入N型或P型杂质，并进行快速热退火处理；
依次采用光刻、二氧化硅刻蚀和硅刻蚀的方法在衬底表面制作出源区、漏区、沟道区。
在本发明的一些实施例中，在相变内栅和第一栅介质层上生成第二栅介质层包括：
采用原子层沉积或化学气相沉积工艺在相变内栅上制备第二栅介质层，覆盖沟道区；
通过光刻和刻蚀工艺在第二栅介质层上制备暴露相变内栅的内栅接触孔和外栅接触孔。
在本发明的一些实施例中，在第二栅介质层上制备金属外栅和多个内栅电极包括：
在第二栅介质层上依次采用光刻或电子束曝光、电子束蒸发和揭开-剥离工艺制备金属外栅和内栅电极；
金属外栅通过外栅接触孔与相变内栅连接，形成电阻-电容并联结构；
内栅电极通过内栅接触孔与相变内栅连接。
根据本发明上述实施例的神经元晶体管，利用相变内栅的电阻差异和介电性质差异来模拟输入突触权重，利用晶体管来模拟神经元的加权计算功能和阈值发放行为，通过对内栅电极施加电压脉冲信号控制相变内栅的晶相状态来实现突触权重可塑性。
附图说明
图1示意性示出了根据本发明实施例的神经元晶体管的立体示意图；
图2示意性示出了根据本发明实施例的神经元晶体管沿图1的CD线切开的横向截面图；
图3示意性示出了根据本发明实施例的神经元晶体管沿图1的AB线切开的纵向截面图；
图4示意性示出了根据本发明实施例的神经元晶体管的沟道区及其上方的相变内栅和金属外栅的立体示意图；
图5示意性示出了根据本发明实施例的神经元晶体管的等效电路图；
图6示意性示出了根据本发明实施例的制备相变内栅的立体示意图；
图7示意性示出了在图6的基础上形成内栅接触孔和外栅接触孔的立体示意图；以及
图8示意性示出了根据本发明实施例的神经元晶体管的制备方法流程图。
附图标记说明
1-衬底；
2-沟道区；
3-源区；
4-漏区；
5-第一栅介质层；
6-相变内栅；
7-内栅电极；
8-第二栅介质层；
9-金属外栅；
10-源电极；
11-漏电极；
12-内栅接触孔；
13-外栅接触孔。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本发明实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知技术的描述，以避免不必要地混淆本发明的概念。
在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本发明。在此使用的术语“包括”表明了特征、步骤、操作的存在，但是并不排除存在或添加一个或多个其他特征。
在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。
图1示意性示出了根据本发明实施例的神经元晶体管的立体示意图；图2示意性示出了根据本发明实施例的神经元晶体管沿图1的CD线切开的横向截面图；图3示意性示出了根据本发明实施例的神经元晶体管沿图1的AB线切开的纵向截面图；图4示意性示出了根据本发明实施例的神经元晶体管的沟道区及其上方的相变内栅和金属外栅的立体示意图。
本发明的实施例提供一种神经元晶体管，如图1-4所示，包括：衬底1、源电极10、漏电极11、第一栅介质层5、多个相变内栅6、第二栅介质层8、多个内栅电极7、金属外栅9。
在本发明的一些实施例中，如图1-4所示，衬底1形成有沟道区2、源区3和漏区4，源区3和漏区4分别设置在沟道区2的两端。源电极10和漏电极11分别形成在源区3和漏区4上。第一栅介质层5覆盖在沟道区2上。多个相变内栅6设置在第一栅介质层5上，每个相变内栅6适用于用做记忆电阻并与沟道区2之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重。相变内栅6在高电压脉冲信号下改变晶相状态，进而改变输入的阻变和介电权重，实现突触可塑性。在本第二栅介质层8覆盖在第一栅介质层5和相变内栅6上，第二栅介质层8在相变内栅6上形成有多个内栅接触孔12和外栅接触孔13。多个内栅电极设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受输入电压脉冲信号，多个内栅电极协同控制沟道电流作为输出信号，实现神经元的加权计算功能。金属外栅9用于覆盖在第二栅介质层8，通过外栅接触孔13与相变内栅6相连，以与相变内栅6协作形成电阻-电容并联结构。
在本发明的一些实施例中，内栅电极7作为并行输入端，用于模拟神经元的树突，接受电压脉冲信号作为输入信号，各输入栅极对沟道的输出电流进行协同控制，实现神经元的加权求和功能。
根据本发明上述实施例的神经元晶体管，利用相变内栅的电阻差异和电容的介电性质差异来模拟输入突触权重，以相变材料为内栅来模拟输入权重，利用晶体管来模拟神经元的加权计算功能和阈值发放行为，通过对内栅电极施加电压脉冲信号控制相变内栅的晶相状态来实现突触权重可塑性，操作电压低，在器件寿命和功耗方面也具有优势，并且与传统CMOS工艺兼容，工艺简单，可实现大规模制备和集成。
图5示意性示出了根据本发明实施例的神经元晶体管的等效电路图。
在本发明的一些实施例中，如图5所示，源电极10和金属外栅9接地，漏电极11施加偏置电压VDD。内栅电极7各端并行输入刺激信号，等效于一种多端并行输入的神经元电路，输入端为三个内栅电极7。内栅电极7作为输入的并行输入端包含一个标准电阻R0并与相变内栅6相连，模拟神经元树突。以电压脉冲v1、v2、v3作为输入信号，相变内栅6和沟道区2之间形成内栅MOS电容Cg1、Cg2、Cg3，同时相变内栅6本身作为记忆电阻R1、R2、R3，两者可作为突触被输入电压脉冲调控。在内栅电极7上施加较高电压的脉冲信号，可以改变相变内栅6的晶相状态来改变内栅MOS电容Cg1、Cg2、Cg3和记忆电阻R1、R2、R3，从而编码栅极输入的介电和阻变权重，实现突触在空间分布上的权重可塑性。金属外栅9和相变内栅6之间形成外栅电容层C1、C2、C3，并和对应的记忆电阻R1、R2、R3形成并联结构，实现对输入信号的充放电延时过程，实现突触在时间编码上的权重可塑性。栅极电位模拟神经元的膜电位，沟道输出模拟神经元的轴突输出，各输入端在晶体管栅极的响应信号vg1、vg2、vg3由电阻R0和各输入端对应的记忆电阻R1、R2、R3的电压加权分配调控，并依赖于输入信号v1、v2、v3时序和由外栅电容层C1、C2、C3与记忆电阻R1、R2、R3组成的并联结构的充放电延时过程。集成栅极整合所有编码的输入信号协同控制沟道，实现神经元的加权计算功能，当栅极电位超过阈值，输出电流iDS，进行信息的表达。
在本发明的一些实施例中，源区3、漏区4和沟道区2的掺杂类型为N型或P型。
在本发明的一些实施例中，源电极10和漏电极11材料为铝或镍，金属外栅9和内栅电极7为多晶硅、多晶硅锗、氮化钛或钛铝合金。
在本发明的一些实施例中，当源区3、漏区4的掺杂类型和沟道区2的掺杂类型和掺杂浓度相同时，神经元晶体管为无结型器件。
在本发明的一些实施例中，当源区3、漏区4的掺杂类型和沟道区2的掺杂类型相反，神经元晶体管为反型器件。
在本发明的一些实施例中，当源区3、漏区4的掺杂类型和沟道区2的掺杂类型相同，源区3、漏区4的掺杂浓度大于沟道区2的掺杂浓度时，神经元晶体管为积累型器件。
在本发明的一些实施例中，沟道区2的结构为平面、鳍型或纳米线结构，其宽度为300～2000nm。
在本发明的一些实施例中，相变内栅6的材料为Ge2Sb2Te5、GeTe、SbTe、SiSbTe或GeSb中的任一种；相变内栅6的厚度为1～20nm，宽度为100～500nm，相变内栅6为多指结构，间距为100～500nm。
在本发明的一些实施例中，第一栅介质层5和第二栅介质层8的材料为SiO2、氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、PZT或Al2O3中的任一种，其厚度为1～20nm。
在本发明的一些实施例中，金属外栅9和内栅电极7的厚度为50～400nm。
根据本发明另一个方面的实施例，提供一种神经元晶体管的制备方法，图8示意性示出了根据本发明实施例的神经元晶体管的制备方法流程图。
如图8所示，该方法包括操作S101～操作S105。
在操作S101，在衬底1表面制作出源区3、漏区4、沟道区2。
在本发明的一些实施例中，依次采用光刻(或电子束曝光)、二氧化硅刻蚀和硅刻蚀的方法，在硅衬底表面制作出源区3、漏区4和沟道区2，再通过离子注入工艺对源区3和漏区4注入P型或N型杂质，根据掺杂浓度的不同，可得到反型、积累型或无结型器件。在操作S102，在源区3、漏区4、沟道区2生成第一栅介质层5，去除源区3和漏区4上方的第一栅介质层5，在源区3制备源电极，在漏区制备漏电极。
在本发明的一些实施例中，在源区3、漏区4和沟道区2上方通过热氧化或原子层沉积工艺生成第一栅介质层5，，第一栅介质层5的厚度为1～20nm，可选的材料包括SiO2、氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、PZT或Al2O3，也可以是其他满足同样作用的材料。
在本发明的一些实施例中，依次采用光刻、刻蚀、离子注入、退火、电子束蒸发和揭开-剥离(lift-off)工艺在源区3和漏区4上方形成源电极10和漏电极11，源(漏)电极与源(漏)区之间形成欧姆接触，源电极10和漏电极11为铝、镍或其他满足同样作用的金属或合金材料。
在操作S103，在沟道区2上的第一栅介质层5上生成多个相变内栅6。
图6示意性示出了根据本发明实施例的制备相变内栅的立体示意图。
在本发明的一些实施例中，依次采用光刻或电子束曝光、溅射和揭开-剥离(lift-off)工艺制备多指结构的相变内栅6。相变内栅6的材料包括Ge2Sb2Te5、GeTe、SbTe、SiSbTe或GeSb，也可以是其他满足同样作用的相变材料。如图6所示，相变内栅6形成多指结构，单个相变内栅宽度为50～500nm，相变内栅间距为50～500nm。
在操作S104，在相变内栅6和第一栅介质层5上生成第二栅介质层8。
图7示意性示出了在图6的基础上形成内栅接触孔和外栅接触孔的立体示意图。
在本发明的一些实施例中，采用原子层沉积或化学气相沉积工艺在相变内栅6上制备第二栅介质层8，并通过光刻和刻蚀工艺制备输入内栅接触孔12和外栅接触孔13。可选的材料包括SiO2、氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、PZT或Al2O3，也可以是其他满足同样作用的材料。如图7所示，输入内栅接触孔12用于连接相变内栅6和内栅电极7，外栅接触孔13用于连接相变内栅6和金属外栅9。
在操作S105，在第二栅介质层8上制备金属外栅9和多个内栅电极7。
在本发明的一些实施例中，在衬底1表面制作出源区3、漏区4、沟道区2包括：在衬底1表面通过热氧化工艺生成掩膜层；对衬底1进行掺杂，通过离子注入工艺注入N型或P型杂质，并进行快速热退火处理；依次采用光刻、二氧化硅刻蚀和硅刻蚀的方法在衬底1表面制作出源区3、漏区4、沟道区2。
在本发明的一些实施例中，在衬底1表面通过热氧化生成氧化物掩膜层，之后对氧化物掩膜层之下的衬底进行掺杂，在950℃温度下对衬底1的硅表面进行热氧化，热氧时间为5至30分钟，形成5至20纳米厚的热氧化层，通过离子注入工艺注入N型或P型杂质，并进行快速热退火处理，N型或P型杂质的掺杂浓度为1016～1019cm-3，注入能量为20～50keV，退火温度为900～1100℃，退火时间为10～60s。
在本发明的一些实施例中，在相变内栅6和第一栅介质层5上生成第二栅介质层8包括：采用原子层沉积或化学气相沉积工艺在相变内栅6上制备第二栅介质层8，覆盖沟道区2；通过光刻和刻蚀工艺在第二栅介质层8上制备暴露相变内栅6的内栅接触孔12和外栅接触孔13。
在本发明的一些实施例中，在第二栅介质层8上制备金属外栅9和多个内栅电极7包括：在第二栅介质层8上依次采用光刻或电子束曝光、电子束蒸发和揭开-剥离工艺制备金属外栅9和内栅电极7；金属外栅9通过外栅接触孔13与相变内栅6连接，形成电阻-电容并联结构；内栅电极7通过内栅接触孔12与相变内栅6连接。
至此，已经结合附图对本发明实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各零部件的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
还需要说明的是，在本发明的具体实施例中，除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本发明的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的尺寸、范围条件等等的数字，应理解为在所有情况中是受到“约”的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
本领域技术人员可以理解，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本发明中。特别地，在不脱离本发明精神和教导的情况下，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本发明的范围。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种神经元晶体管，包括：
衬底，所述衬底形成有沟道区、源区和漏区，所述源区和所述漏区分别设置在所述沟道区的两端；
分别形成在所述源区和所述漏区上的源电极和漏电极；
第一栅介质层，覆盖在所述沟道区上；
多个相变内栅，设置在所述第一栅介质层上，每个所述相变内栅适用于用做记忆电阻并与所述沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟所述神经元晶体管的突触，调节输入电压脉冲信号的权重；
第二栅介质层，覆盖在所述第一栅介质层和所述相变内栅上，所述第二栅介质层在所述相变内栅上形成有多个内栅接触孔和外栅接触孔；
多个内栅电极，设置在所述第二栅介质层上，通过所述内栅接触孔与所述相变内栅相连接，以接受输入电压脉冲信号，所述多个内栅电极协同控制沟道电流作为输出信号，实现神经元的加权计算功能；
金属外栅，用于覆盖在所述第二栅介质层，通过所述外栅接触孔与所述相变内栅相连，以与所述相变内栅协作形成电阻-电容并联结构。
2.根据权利要求1所述的神经元晶体管，其中，所述源区、漏区和沟道区的掺杂类型为N型或P型；其中，
当所述源区、漏区的掺杂类型和所述沟道区的掺杂类型和掺杂浓度相同时，所述神经元晶体管为无结型器件；
当所述源区、漏区的掺杂类型和所述沟道区的掺杂类型相反，所述神经元晶体管为反型器件；
当所述源区、漏区的掺杂类型和所述沟道区的掺杂类型相同，所述源区、漏区的掺杂浓度大于所述沟道区的掺杂浓度时，所述神经元晶体管为积累型器件。
3.根据权利要求1所述的神经元晶体管，其中，所述沟道区的结构为平面、鳍型或纳米线结构，其宽度为300～2000nm。
4.根据权利要求1所述的神经元晶体管，其中，所述相变内栅的材料为Ge2Sb2Te5、GeTe、SbTe、SiSbTe或GeSb中的任一种，所述相变内栅的厚度为1～20nm，宽度为100～500nm，所述相变内栅为多指结构，间距为100～500nm。
5.根据权利要求1所述的神经元晶体管，其中，第一栅介质层和第二栅介质层的材料为SiO2、氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、PZT或Al2O3中的任一种，其厚度为1～20nm。
6.根据权利要求1所述的神经元晶体管，其中，所述金属外栅和所述内栅电极的厚度为50～400nm。
7.一种如权利要求1-6任一项所述的神经元晶体管的制备方法，包括：
在所述衬底表面制作出所述源区、漏区、沟道区；
在所述源区、漏区、沟道区生成所述第一栅介质层，去除所述源区和所述漏区上方的所述第一栅介质层，在所述源区制备所述源电极，在所述漏区制备所述漏电极；
在所述沟道区上的所述第一栅介质层上生成多个所述相变内栅；
在所述相变内栅和所述第一栅介质层上生成所述第二栅介质层；
在所述第二栅介质层上制备所述金属外栅和多个所述内栅电极。
8.根据权利要求7所述的制备方法，其中，在所述衬底表面制作出所述源区、漏区、沟道区包括：
在所述衬底表面通过热氧化工艺生成掩膜层；
对所述衬底进行掺杂，通过离子注入工艺注入N型或P型杂质，并进行快速热退火处理；
依次采用光刻、二氧化硅刻蚀和硅刻蚀的方法在所述衬底表面制作出所述源区、漏区、沟道区。
9.根据权利要求7所述的制备方法，其中，在所述相变内栅和所述第一栅介质层上生成所述第二栅介质层包括：
采用原子层沉积或化学气相沉积工艺在所述相变内栅上制备所述第二栅介质层，覆盖所述沟道区；
通过光刻和刻蚀工艺在所述第二栅介质层上制备暴露所述相变内栅的所述内栅接触孔和所述外栅接触孔。
10.根据权利要求9所述的制备方法，其中，在所述第二栅介质层上制备所述金属外栅和多个所述内栅电极包括：
在所述第二栅介质层上依次采用光刻或电子束曝光、电子束蒸发和揭开-剥离工艺制备所述金属外栅和所述内栅电极；
所述金属外栅通过所述外栅接触孔与所述相变内栅连接，形成电阻-电容并联结构；
所述内栅电极通过所述内栅接触孔与所述相变内栅连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210471719.8A CN114843345B (zh) | 2022-04-29 | 2022-04-29 | 神经元晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210471719.8A CN114843345B (zh) | 2022-04-29 | 2022-04-29 | 神经元晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114843345A CN114843345A (zh) | 2022-08-02 |
| CN114843345B true CN114843345B (zh) | 2024-09-06 |
Family
ID=82568121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210471719.8A Active CN114843345B (zh) | 2022-04-29 | 2022-04-29 | 神经元晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114843345B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102629627A (zh) * | 2012-04-16 | 2012-08-08 | 清华大学 | 异质栅隧穿晶体管及其形成方法 |
| CN106910773A (zh) * | 2017-02-21 | 2017-06-30 | 南京大学 | 多栅极神经元晶体管及其制备方法和构成的神经网络 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101962834B1 (ko) * | 2015-04-30 | 2019-03-27 | 수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드 | 반도체 초접합 전력 소자 및 그 제조방법 |
| CN112885830B (zh) * | 2019-11-29 | 2023-05-26 | 芯恩（青岛）集成电路有限公司 | 堆叠神经元器件结构及其制作方法 |
| US20210391462A1 (en) * | 2020-06-15 | 2021-12-16 | Korea Advanced Institute Of Science And Technology | Single Transistor with Double Gate Structure for Adjustable Firing Threshold Voltage, and Neuromorphic System Using the Same |
-
2022
- 2022-04-29 CN CN202210471719.8A patent/CN114843345B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102629627A (zh) * | 2012-04-16 | 2012-08-08 | 清华大学 | 异质栅隧穿晶体管及其形成方法 |
| CN106910773A (zh) * | 2017-02-21 | 2017-06-30 | 南京大学 | 多栅极神经元晶体管及其制备方法和构成的神经网络 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114843345A (zh) | 2022-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Mikolajick et al. | From ferroelectric material optimization to neuromorphic devices | |
| CN110246891B (zh) | 一种突触晶体管、器件及其制造方法、运算阵列 | |
| US10903420B2 (en) | Lithium-compound based solid state memristor device for neuromorphic computing | |
| CN112542515A (zh) | 一种光电调控神经突触晶体管及其制备方法 | |
| US20220149200A1 (en) | Neuron, neuromorphic system including the same | |
| US11121259B2 (en) | Metal-oxide-based neuromorphic device | |
| US8232544B2 (en) | Nanowire | |
| Liu et al. | Analog synapses based on nonvolatile FETs with amorphous ZrO 2 dielectric for spiking neural network applications | |
| WO2021083690A1 (en) | Electrochemical device of variable electrical conductance | |
| JP7483858B2 (ja) | 再構成可能なｆｉｎｆｅｔベースの人工ニューロン及びシナプスデバイス | |
| CN114843345B (zh) | 神经元晶体管及其制备方法 | |
| TWI719921B (zh) | 堆疊神經元件結構及其製作方法 | |
| KR102156624B1 (ko) | 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자 | |
| JP7499523B2 (ja) | 優れた線形性特性を有するニューロモルフィックシナプス素子およびその動作方法 | |
| US11521678B2 (en) | Synapse and synaptic array, and computing system using the same and driving method thereof | |
| US12022667B2 (en) | Self-selective multi-terminal memtransistor for crossbar array circuits | |
| KR20240010269A (ko) | 시냅스 소자 및 이의 제조 방법 | |
| US20220180156A1 (en) | FeFET UNIT CELLS FOR NEUROMORPHIC COMPUTING | |
| Kang et al. | Short-and long-term memory based on a floating-gate IGZO synaptic transistor | |
| CN115688897B (zh) | 低功耗紧凑型Relu激活函数神经元电路 | |
| EP4354478A2 (en) | Ferroelectric nanoparticle capacitor for non-binary logics and method of operation | |
| CN116471921A (zh) | 一种多时间尺度的神经突触器件及其制备方法 | |
| 강원묵 | Demonstration of Hardware-based Spiking Neural Network Using an AND-type Flash Memory Array Architecture | |
| KR20200141391A (ko) | 뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 | |
| CN117727797A (zh) | 一种兼具高速与低功耗的存算一体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |