CN110246891B - 一种突触晶体管、器件及其制造方法、运算阵列 - Google Patents

一种突触晶体管、器件及其制造方法、运算阵列 Download PDF

Info

Publication number
CN110246891B
CN110246891B CN201910577552.1A CN201910577552A CN110246891B CN 110246891 B CN110246891 B CN 110246891B CN 201910577552 A CN201910577552 A CN 201910577552A CN 110246891 B CN110246891 B CN 110246891B
Authority
CN
China
Prior art keywords
channel layer
gate
gate dielectric
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910577552.1A
Other languages
English (en)
Other versions
CN110246891A (zh
Inventor
唐彬
陈清
廖建辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN201910577552.1A priority Critical patent/CN110246891B/zh
Publication of CN110246891A publication Critical patent/CN110246891A/zh
Application granted granted Critical
Publication of CN110246891B publication Critical patent/CN110246891B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种突触晶体管、突触器件及其制造方法、运算阵列。器件或晶体管的沟道层的材料为具有铁电特性的半导体材料，可以利用半导体材料的铁电特性，通过栅极或者源极、漏极向沟道层施加电压，使得沟道层中的铁电畴发生极化翻转，铁电畴的改变会使得沟道层的电导发生变化，从而，可以通过该电导的改变模拟突触行为，这样，就实现了用一个晶体管或器件来模拟一个突触行为，有利于芯片的小型化及集成化，与现有硅基工艺的兼容，并能降低功耗。

Description

一种突触晶体管、器件及其制造方法、运算阵列
技术领域
本发明涉及人工智能及半导体器件、制造领域，特别涉及一种突触晶体管、器件及其制造方法、运算阵列。
背景技术
人工神经网络是模仿生物大脑，尤其是人脑，神经突触的行为特征，进行分布式并行信息处理的算法数学模型，可以广泛应用于人工智能领域。
在神经形态计算处理过程中，包含了大量的矩阵运算，目前主要通过计算机处理器和存储器来实现运算过程。但随着矩阵规模的不断增大，对计算机处理器的计算效率提出了挑战。目前，用于神经形态计算的存算一体处理芯片应运而生，相较于现有的基于冯·诺依曼架构的计算机，神经形态计算能够大幅提升数据处理能力和机器学习能力，能耗和体积却要小得多，将引领高性能计算和人工智能的下一阶段。
目前，在一些神经形态计算的应用中，提出了采用硅基的CMOS(ComplementaryMetal Oxide Semiconductor，互补型金属氧化物半导体)场效应晶体管来模拟突触行为，这种方式的计算效率远胜于现有计算机的计算效率。然而，在这种方式中，模拟一个突触行为往往需要多个CMOS晶体管，使得芯片的集成度不高，且功耗高。此外，在一些研究和应用中，还提出了采用一个晶体管模拟一个突触行为的器件，例如忆阻器(memristor)、相变存储器(phase-change RAM)、自旋存储器(spin RAM)、铁电存储器(ferroelectic RAM)，这些器件具有结构和工艺简单的特点，但器件的工作速率上并不理想。另外，在一些研究中，还提出了用MoO3、石墨烯、WSe2等二维材料作为沟道制备出三端的突触晶体管，然而其栅介质仍采用离子液体或固体电解质，这些器件难以小型化和集成化。
发明内容
有鉴于此，本发明的目的在于提供一种突触晶体管、器件及其制造方法、运算阵列，实现一个晶体管或器件即可以模拟一个突触行为，有利于芯片的小型化及集成化，与现有硅基工艺的兼容，并能降低功耗。
为实现上述目的，本发明有如下技术方案：
一种突触晶体管，包括：
沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
所述沟道层表面上的栅极；
所述栅极与所述沟道层之间的栅介质层；
分别与所述沟道层直接接触的源极和漏极。
可选地，所述沟道层的材料包括：In2Se3、GeTe、SnTe、WTe2、MoTe2、掺Li的ZnO、或ABP2X6，或它们的组合，其中，A为Ag或Cu，B为Bi或In，X为S或Se。
可选地，所述栅极为导电性衬底；则，
所述栅介质层位于所述导电性衬底之上，所述沟道层位于所述栅介质层表面之上，所述源极和所述漏极间隔设置于所述沟道层上。
可选地，还包括：绝缘性支撑衬底；则，
所述沟道层位于所述绝缘性支撑衬底之上，所述栅介质层及所述栅极依次设置于所述沟道层表面之上。
可选地，所述沟道层位于所述绝缘性支撑衬底之上，所述栅介质层及所述栅极依次设置于所述沟道层表面之上。
可选地，所述栅介质层覆盖所述沟道层，所述栅极位于所述沟道层中部的栅介质层之上；所述源极和所述漏极分别包括设置于所述栅介质层中的接触部。
可选地，所述栅极、所述源极或所述漏极的材料包括：多晶硅、重掺杂硅、金属、碳纳米管膜、或导电性二维材料。
一种突触器件，包括：
沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
分别与所述沟道层接触的源极和漏极。
可选地，所述沟道层的材料包括：In2Se3、GeTe、SnTe、WTe2、MoTe2、掺Li的ZnO、或ABP2X6，或它们的组合，其中，A为Ag或Cu，B为Bi或In，X为S或Se。
可选地，所述源极和漏极的材料包括：多晶硅、重掺杂硅、金属、碳纳米管膜、或导电性二维材料。
一种运算阵列，其特征在于，包括上述任一项所述的突触晶体管构成的阵列，所述突触晶体管的栅极用于施加使得沟道层发生铁电畴改变的第一电压信号；所述源极和所述漏极用于在撤去所述第一电压信号后，施加用于检测所述沟道层电导的第二电压信号。
一种运算阵列，包括由上述任一项所述的突触器件构成的阵列，所述突触器件的源极和漏极用于施加使得沟道层发生铁电畴改变的第一电压信号；同时在撤去所述第一电压信号后，施加用于检测所述沟道层电导的第二电压信号。
一种突触晶体管的制造方法，包括：
提供导电性衬底；
在所述导电性衬底上形成栅介质层；
在所述栅介质层上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在所述沟道层上形成与其直接接触的源极和漏极，所述导电性衬底为栅极。
一种突触晶体管的制造方法，包括：
提供绝缘性支撑衬底；
在所述绝缘性支撑衬底上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在部分所述沟道层上形成栅介质层以及栅介质层表面上的栅极，以及在另一部分所述沟道层上分别形成与其直接接触的源极和漏极。
可选地，在部分所述沟道层上形成栅介质层以及栅介质层表面上的栅极，以及在另一部分所述沟道层上分别形成与其接触的源极和漏极，包括：
在所述沟道层上间隔形成与其接触的源极和漏极；
覆盖所述源极和所述漏极之间的沟道层，以形成栅介质层；
在所述栅介质层上形成栅极。
可选地，在部分所述沟道层上形成栅介质层以及栅介质层上的栅极，以及在另一部分所述沟道层上分别形成与其接触的源极和漏极，包括：
在所述沟道层上覆盖栅介质层；
在所述栅介质层中形成间隔的第一开口和第二开口；
在所述第一开口和第二开口中分别形成与沟道层接触的源极和漏极；
在源极和漏极之间的栅介质层上形成栅极。
一种突触器件的制造方法，包括：
提供绝缘性支撑衬底；
在所述绝缘性支撑衬底上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在所述沟道层上间隔形成与其直接接触的源极和漏极。
本发明实施例提供的突触晶体管、突触器件及其制造方法、运算阵列，器件或晶体管的沟道层的材料为具有铁电特性的半导体材料，可以利用半导体材料的铁电特性，通过栅极或者源极、漏极向沟道层施加电压，使得沟道层中的铁电畴发生极化翻转，铁电畴的改变会使得沟道层的电导变化，从而，可以通过该电导的改变来模拟突触行为，这样，就实现了用一个晶体管或器件来模拟一个突触行为，有利于芯片的小型化及集成化，以及功耗的降低。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1和图1A示出了根据本发明一些实施例的突触晶体管的结构示意图。其中，图1为俯视结构示意图，图1A为图1中的AA向剖面示意图；
图2-图3A示出了根据本发明另一些实施例的突触晶体管的结构示意图。其中，图2和图3为俯视结构示意图，图2A为图2中的AA向剖面示意图，图3A为图3中的AA向剖面示意图；
图4为根据本发明实施例的突触晶体管的工作机制示意图；
图5和图5A示出了根据本发明实施例的突触器件的结构示意图，其中，图5为俯视结构示意图，图5A为图5中的AA向剖面示意图；
图6为根据本发明实施例制造的突触晶体管的扫描电子显微镜照片；
图7为根据本发明实施例制造的突触晶体管在预备实验中的源漏读取电流与源漏电压之间的曲线示意图；
图8为根据本发明实施例制造的突触晶体管在施加单个栅极脉冲电压后，源漏读取电流与读取电压之间的曲线示意图；
图9为根据本发明实施例制造的突触晶体管在连续施加正负变化的栅极脉冲电压时，源漏读取电流与栅极电压脉冲个数之间的曲线示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本申请提供了一种突触晶体管，突触晶体管为三端器件，该突触晶体管可以用于模拟突触行为，用于神经形态计算的存算一体处理芯片的设计。参考图1-图3A所示，该突触晶体管包括：
沟道层2，所述沟道层2的材料为具有铁电特性的半导体材料；
所述沟道层2表面上的栅极4；
所述栅极4与所述沟道层2之间的栅介质层3；
分别与所述沟道层2直接接触的源极和漏极1。
在本申请实施例中，沟道层2的材料为具有铁电特性的半导体材料。具有铁电特性的半导体材料在电场作用下铁电畴发生极化翻转，铁电畴的改变会使得沟道层的电导发生变化，进而，可以利用电导改变模拟突触行为。在具体的应用中，可以直接利用电导进行突触行为的模拟，也可以间接利用该电导模拟突触行为，例如可以利用沟道层中的电流模拟突触行为。
在具体的实施例中，该具有铁电特性的半导体材料可以包括：In2Se3、GeTe、SnTe、WTe2、MoTe2、掺Li的ZnO、或ABP2X6等，或它们的组合。其中，A为Ag或Cu，B为Bi或In，X为S或Se。
沟道层2的表面上有栅介质层3，栅介质层3的表面上有栅极4。栅极4用于对沟道层2进行控制，在合适的栅电压信号下，使得沟道层2中的铁电畴发生极化翻转，铁电畴的改变会使得沟道层的电导发生变化。需要说明的是，在本申请的描述中，栅极4位于沟道层2表面上，是指栅极4与沟道层2的相对位置关系，即栅极4覆盖了沟道层2，在具体的应用中，栅极4可以位于沟道层2的上方，也可以位于沟道层2的下方，栅介质层3亦是如此。
栅介质层3位于沟道层2与栅极4之间，为绝缘材料，将沟道层2与栅极4隔离开。栅介质层3可以为单层或叠层结构。栅介质层3的材料可以选自以下介质材料中的一种或多种：二氧化硅、氧化铪、氧化铝、氧化钇、氧化锆等，也可以是各种有机的绝缘材料或柔性绝缘材料。
源极、漏极1间隔设置于沟道层2之上且与沟道层2接触。源极、漏极1用于测量沟道层2的电导，该电导体现了沟道层中铁电畴的改变。在具体的应用中，可以在源极、漏极1上施加电压信号，进而检测沟道层中的电流信号，从而，可以获得沟道层的电导。
其中，栅极4与源极、漏极1可以采用相同或不同的导电材料形成，源极、漏极1可以采用相同的材料形成，导电材料可以选自以下材料中的一种或多种：多晶硅、重掺杂硅、金属、碳纳米管膜、导电性二维材料，导电性二维材料例如可以为石墨烯。所述金属例如可以为钛、钯、镍、铬、铂、金等；所述石墨烯可以为单层石墨烯或多层石墨烯。
在具体的应用中，在栅极4上施加的栅电压大于沟道层铁电材料的矫顽电场对应的电压，以使得沟道层铁电材料中的铁电畴发生极化翻转，而在源极、漏极1上施加的电压要小于沟道层铁电材料的矫顽电场对应的电压，以便测量通过沟道层的电流值，来表征沟道层中电导的变化。
在一些实施例中，突触晶体管可以采用底栅结构，即栅极4位于沟道层2的下方，参考图1和图1A所示。具体的，该栅极4可以为导电性衬底，栅介质层3位于导电性衬底之上，沟道层2位于栅介质层3之上，源极和漏极1间隔设置于沟道层2之上，典型地，源极和漏极1间隔设置于沟道层2的两端。在一些应用中，导电性衬底可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在另一些应用中，导电性衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等；还可以为叠层结构，例如Si/SiGe等；还可以为其它外延结构，例如SGOI(绝缘体上锗硅)等。在另一些应用中，导电性衬底还可以是金属或合金，例如Au、Al、Pd、Ni、Cr、Pt、Ti等。
在另一些实施例中，突触晶体管可以采用顶栅结构，即栅极4形成于沟道层2的上方，参考图2、图2A以及图3、图3A所示。该突触晶体管还包括绝缘性支撑衬底12，沟道层2位于绝缘性支撑衬底12之上，栅介质层3和栅极4依次层叠设置于沟道层2之上，源极和漏极1间隔设置于沟道层2之上且与沟道层直接接触。其中，绝缘性支撑衬底12可以为绝缘衬底，即整个衬底都为绝缘性的，例如可以为氧化硅衬底，还可以为柔性的PET衬底等。绝缘性支撑衬底12也可以为具有顶层绝缘层12的非绝缘性衬底10，例如可以为硅衬底，硅衬底的顶层有绝缘性的氧化硅作为顶层绝缘层12。
在一些应用中，参考图2、图2A所示，栅介质层3以及栅极4可以覆盖于沟道层2的中部，源极和漏极1可以间隔设置于沟道层2的两端。在另一些应用中，参考图3、图3A所示，栅介质层3覆盖于沟道层2之上，栅极4可以设置于沟道层2中部的栅介质层3之上，在沟道层2两端之上的栅介质层3中可以设置有开口，开口中形成源极和漏极1的接触部，该接触部可以作为源极和漏极1，也可以作为源极和漏极1的连接部，进一步在接触部上形成连线层，作为源极和漏极1。
以上对本申请实施例的突触晶体管的结构进行了描述，为了更好地理解本申请突触晶体管的技术方案，以下将对其工作机制进行详细说明。
基于上述的突触晶体管，利用外加电压改变沟道层铁电材料内的铁电畴的极化情况，包括极化大小和方向，进而改变其电导。参考图1-3A所示，在源极和漏极1之间施加一个较小电压时，例如0.2V，可以测量获得沟道层的原始电导值或电流值；继而，当给栅极4施加具有一定大小和保持时间的脉冲电压时，位于栅介质层3表面的铁电半导体沟道材料内，会发生铁电畴极化方向的改变，形成定向的排序，导致沟道层铁电材料的电导值发生变化；而当撤去栅极4上的电压之后，在源极和漏极1之间施加一个相同的较小电压时，例如0.2V，可以重新获得沟道层的电导值或电流值，由于铁电材料的沟道层内的极化情况发生了变化，该电导值或电流值相对于原始电导值或电流值发生了变化，该变化的电导值或电流值即可以用于表征突触行为，且一个突触晶体管即可以用于表征一个突触行为。
更为具体的，以图1中的实施例进一步进行工作机制的说明。参考图4所示，其中(A1)和(B1)为利用电源S1向栅极4施加负电压时铁电材料的突触晶体管的工作机制原理图。参见图4中(A1)所示，在栅极4施加负电压后，通过栅介质层3的静电感应，在铁电材料的沟道层2的下表面感应出正电荷，进而，在其上表面感应出负电荷，从而形成了一个垂直于沟道层2且由上向下方向的电偶极矩20。由于垂直于沟道平面的铁电极化和平行于沟道平面的铁电极化是相互耦合的，因此，在平行于沟道平面的方向也形成了由左向右方向的电偶极矩22，参见图4中(B1)所示，即沟道层内的极化发生改变。此时，可以通过电源S2在源极和漏极之间施加一个小电压，即可以得到与原始状态不同的沟道层电导或电流值。
类似地，参见图4中(A2)所示，在栅极4施加正电压时，通过栅介质层3的静电感应，在铁电材料的沟道层2的下表面感应出负电荷，进而，在其上表面感应出正电荷，从而形成了一个垂直于沟道层2且由下向上方向的电偶极矩21，由于垂直于沟道平面的铁电极化和平行于沟道平面的铁电极化是相互耦合的，因此，在平行于沟道平面的方向也形成了由右向左方向的电偶极矩23，参见图4中(B2)所示，即沟道层内的极化发生改变。此时，可以通过电源S2在源极和漏极之间施加一个小电压，即可以得到与原始状态不同的沟道层电导或电流值。
而当在栅极上连续施加一系列的脉冲栅压时，铁电材料的沟道层的电导值也会发生连续的变化，这类似于生物神经突触中，突触权重与事件积累有关的特性，从而，可以利用该突触晶体管模拟突触行为。
上述的突触晶体管可以应用于神经网络芯片的设计中。该神经网络芯片包括由突触晶体管构成的阵列，该阵列用于神经网络的计算。其中，突触晶体管的栅极用于施加使得沟道层发生铁电畴改变的第一电压信号；源极和漏极用于在撤去所述第一电压信号后，施加能够检测所述沟道层电导的第二电压信号。
具体的应用中，第一电压信号可以为连续变化的脉冲电压信号，第二电压信号可以用于测量获得沟道层的电流值，或进一步获得其电导值，作为神经网络计算时的权重。
此外，本申请还提供了一种突触器件，突触器件为两端器件，参考图5和图5A所示。该突触器件包括：沟道层2，沟道层2为具有铁电特性的半导体材料；分别与沟道层2接触的源极和漏极1。
同上述的突触晶体管，该突触器件的沟道层2为具有铁电特性的半导体材料。该具有铁电特性的半导体材料可以包括：In2Se3、GeTe、SnTe、WTe2、MoTe2、掺Li的ZnO、或ABP2X6等，或它们的组合。其中，A为Ag或Cu，B为Bi或In，X为S或Se。
源极和漏极1可以间隔设置于沟道层2上并与其直接接触。典型地，源极和漏极1可以设置于沟道层2的两端。本申请实施例中，沟道层2可以设置于绝缘性支撑衬底之上。同上述实施例，该支撑衬底可以为绝缘性支撑衬底12，或覆盖在非绝缘性材料10上的支撑衬底12。
在该突触器件中，源极和漏极1作为施加使得沟道层内铁电极化发生改变的电压的输入端，同时也作为测量沟道层的电导或电流值时的电压输入端。具体的，在源极和漏极1之间施加一个较小电压时，例如0.2V，可以测量获得沟道层的原始电导值或电流值；继而，给源极和漏极1之间施加具有一定大小和保持时间的脉冲电压，该脉冲电压需大于铁电材料的矫顽电场所对应的电压，使得位于源极和漏极1之间的铁电材料中的铁电畴发生极化翻转；而后，撤去该脉冲电压，在源极和漏极1之间施加一个同上的较小电压时，例如0.2V，可以重新获得沟道层的电导值或电流值，通过测量该电流值，即可以获得电导的变化情况，该变化的电导值或电流值即可以用于表征突触行为，且一个突触器件即可以用于表征一个突触行为。
上述的突触器件可以应用于神经网络芯片的设计中。该神经网络芯片包括由突触器件构成的阵列，该阵列用于神经网络的计算。其中，突触器件的源极和漏极用于施加使沟道层发生铁电畴改变的第一电压信号；同时在撤去第一电压信号后，施加用于检测所述沟道层中电导的第二电压信号。
具体的应用中，第一电压信号可以为连续变化的脉冲电压信号，第二电压信号可以用于测量获得沟道层中的电流值，或进一步获得电导值，作为神经网络计算时的权重。
此外，本申请还提供了实现上述突触晶体管的制造方法。具体的，在一些实施例中，形成底栅结构的突触晶体管，具体的，参考图1和图1A所示，包括：
提供导电性衬底；
在所述导电性衬底上形成栅介质层；
在所述栅介质层上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在所述沟道层上形成分别与所述沟道层接触的源极和漏极，所述导电性衬底为栅极。
在该方法中，可以在导电性衬底4上沉积栅介质层3，并将具有铁电特性的半导体材料的沟道层转移至栅介质层3上，而后，在沟道层2上形成间隔设置的源极和漏极1。
在另一些实施例中，形成顶栅结构的突触晶体管，具体的，参考图2和图2A、图3和图3A所示，包括：
提供绝缘性支撑衬底；
在所述绝缘性支撑衬底上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在部分所述沟道层上形成栅介质层以及栅介质层上的栅极，以及在另一部分所述沟道层上分别形成与其接触的源极和漏极。
在该方法中，可以提供整体绝缘材料的支撑衬底，或者在非绝缘性衬底上形成氧化层，作为顶层绝缘层；并将具有铁电特性的半导体材料的沟道层转移至绝缘材料的衬底或非绝缘性衬底的顶层绝缘层上；而后，在沟道层上形成栅介质层以及栅极，并在沟道层上形成与其接触的源极和漏极的电极对。
在一些具体应用中，参考图2和图2A所示，可以在沟道层上分别形成与其接触的源极和漏极1的电极对；并在所述源极和所述漏极1之间的沟道层2上形成栅介质层3；而后，在所述栅介质层3上形成栅极4。其中，对形成电极对和沟道层2、栅介质层3以及栅极4的步骤的顺序不做限定，可以先在沟道层的中部形成栅介质层3，而后，同时在栅介质层3上形成栅极4，以及在沟道层的端部形成源极和漏极1的电极对；也可以形成源极和漏极之后，在源极和漏极之间形成沟道层以及栅介质层，而后，形成栅极；也可以先形成沟道层2，而后在其上形成源极和漏极1，再形成栅介质3和其上的栅极4。
在另一些具体的应用中，参考图3和图3A所示，还可以在沟道层2上整个覆盖栅介质层3，而后，在部分栅介质层3上形成栅极4，并在另一部分的栅介质层3上形成间隔的第一开口和第二开口。典型地，栅极可以位于沟道层的中部，第一开口和第二开口可以分别位于沟道层的端部；之后，进行导电材料的填充，分别在第一开口和第二开口中形成与沟道材料直接接触的接触部，该接触部可以作为源极和漏极，或者进一步在接触部上形成连线层，作为源极和漏极。
此外，本申请还提供了上述突触器件的制造方法，参考图5和图5A所示，该方法包括：
提供绝缘性支撑衬底12；
在所述绝缘性支撑衬底12上形成沟道层2，所述沟道层2的材料为具有铁电特性的半导体材料；
在所述沟道层2上分别形成与其直接接触的源极和漏极1。
同上述实施例，绝缘性支撑衬底可以为全绝缘材料的衬底，也可以是具有绝缘层的非绝缘性衬底，该方法中，形成了两端的突触器件。
在上述制造方法中，形成栅介质层的方法包括但不限于沉积、生长、转移、纳米压印或印刷等方式，形成沟道层的方法包括但不限于沉积、生长、转移、纳米压印或印刷等方式，形成源极和漏极的方法包括但不限于沉积、生长、转移、纳米压印或印刷等方式。
在一个具体的实施例中，导电性衬底可以为硅衬底，可以采用热氧化的方式，将硅衬底的表面进行氧化，形成氧化硅的栅介质层。更为具体的，可以将硅衬底置于炉管设备中，工艺温度为900℃左右，在预定时间之后，在硅衬底表面上形成300nm左右厚度的氧化硅，作为栅介质层。
该实施例中，铁电特性的半导体材料可以为In2Se3。起初In2Se3为块体，可以先将其分离成厚度为纳米级别的二维材料；而后，可以利用粘性结构，例如胶带，将纳米级别的In2Se3沟道层转移至氧化硅的栅介质层的表面上。
之后，可以利用光刻和剥离工艺，在In2Se3沟道层上形成源极和漏极的电极对。具体的，在光刻工艺中，可以先旋涂电子束光刻胶，光刻胶可以为PMMA，之后进行电子束曝光、显影和定影，在光刻胶层中形成电极对的图案；之后，进行电子束蒸发镀膜，例如可以进行钛和钯金属的蒸镀，其中，钛金属的厚度可以为0.3nm，钯金属的厚度可以为70nm；而后，进行溶脱剥离工艺，去除未显影的光刻胶和其上的钛和钯金属，从而，形成钛钯金属的源极和漏极的电极对。其中，源极和漏极的宽度可以为200nm，源极和漏极的电极对之间的间距可以为500nm。该实施例中采用电子束曝光的曝光方法，在其他实施例中，曝光方法还可以用光学曝光；该实施例中用的电子束蒸镀镀膜的成膜方法，在其他实施例中，成膜方法还可以用热蒸发镀膜或溅射镀膜。
在具体的应用中，可以将源极和漏极中的一个电极设置为零电势GND，另一个电极固定连接至0.2V的偏压；半导体衬底4作为栅极，用于施加脉冲电压；撤去脉冲栅电压之后，读取源极和漏极电极对之间的电流值，从而，可以表征突触行为。
参见图6所示，用扫描电子显微镜(SEM)观察到的该实施例形成的突触晶体管的俯视照片。该照片中，覆盖在硅衬底上的为氧化硅的栅介质层3，钛钯的源极和漏极电极对1之间的虚线框为沟道层2，沟道层为铁电特性的半导体材料，该突触晶体管结构简单，体积小，用一个晶体管即可以模拟一个突触行为，更利于小型化和集成化，以及和现有硅基工艺兼容。
参见图7所示，为该实施例的突触晶体管在预备实验中的源漏读取电流与源漏电压之间的曲线示意图。在预备实验中，在源极和漏极的电极对上施加较小的脉冲电压，较小的电压值为±0.2V、持续时间为1min的脉冲电压，然后再在源极和漏极的电极对上施加0-5mV的读取电压，并对沟道层中的电流进行测量，该电流记做读取电流。可以看到，施加上述较小的电压时，沟道层中的读取电流并没有明显的差异。也就是说，采用较小的源漏电压对沟道层的电流进行读取时，不会导致沟道层中电流的改变，即使是在沟道层被施加栅压而导致其中的铁电畴发生改变后进行电流读取时，采用该较小电压值进行沟道材料的电流的读取，也不会改变沟道层材料的铁电极化情况。
参考图8所示，为该实施例的突触晶体管在施加不同值的单个栅极脉冲电压后，源漏读取电流与读取电压之间的曲线示意图。其中原始状态为未在栅极施加电压脉冲的原始状态下，沟道层的源漏读取电流。可以看到，图(a)中，在施加不同的负栅压脉冲后，随栅压幅值和持续时间的不断增大，源漏读取电流较原始状态逐渐增大；图(b)中，在施加不同的正栅压脉冲后，随栅压幅值和持续时间的不断增大，源漏读取电流较原始状态逐渐变小。
参考图9所示，为该实施例的突触晶体管在连续施加正负变化的栅极脉冲电压时，源漏读取电流与脉冲个数之间的曲线示意图。其中，图(a)为以1Hz变化频率连续施加正负变化的栅极脉冲电压，图(b)为以10Hz变化频率连续施加正负变化的栅极脉冲电压。可以看到，在连续变化栅压下，源漏读取电流会发生持续的变化，脉冲刺激越多，电流变化值越大，类似于生物神经突触中，突触权重与事件积累有关的特性；同时这种变化有着很好的重复性。另外，负栅压引起的变化比正栅压大，且相较于1Hz变化频率变化的栅压，10Hz变化频率变化的栅压下，源漏读取电流的变化率更大。
从以上分析和实验可以知道，栅极上连续施加一系列的脉冲栅压时，铁电材料的沟道层中的电导值也会发生连续的变化，这类似于生物神经突触中，突触权重与事件积累有关的特性，同时，不同的幅值以及持续时间的栅压，可以获得不同大小的读取电流，且在源漏电极对上施加小电压进行电流读取时，并不会对沟道层产生二次影响，因此，可以利用该突触晶体管模拟突触行为。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于晶体管和器件的制造方法实施例而言，由于其基本相似于晶体管和器件实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (12)

1.一种突触晶体管，其特征在于，包括：
沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
所述沟道层表面上的栅极；
所述栅极与所述沟道层之间的栅介质层；
分别与所述沟道层直接接触的源极和漏极；
所述栅极用于施加使得所述沟道层发生铁电畴改变的第一电压信号；
所述源极和漏极用于在撤去所述第一电压信号后，施加用于检测所述沟道层电导的第二电压信号。
2.根据权利要求1所述的突触晶体管，其特征在于，所述沟道层的材料包括：In2Se3、GeTe、SnTe、WTe2、MoTe2、掺Li的ZnO、或ABP2X6，或它们的组合，其中，A为Ag或Cu，B为Bi或In，X为S或Se。
3.根据权利要求1所述的突触晶体管，其特征在于，所述栅极为导电性衬底；则，
所述栅介质层位于所述导电性衬底之上，所述沟道层位于所述栅介质层表面之上，所述源极和所述漏极间隔设置于所述沟道层上。
4.根据权利要求1所述的突触晶体管，其特征在于，还包括：绝缘性支撑衬底；则，
所述沟道层位于所述绝缘性支撑衬底之上，所述栅介质层及所述栅极依次设置于所述沟道层表面之上。
5.根据权利要求4所述的突触晶体管，其特征在于，所述沟道层位于所述绝缘性支撑衬底之上，所述栅介质层及所述栅极依次设置于所述沟道层表面之上。
6.根据权利要求4所述的突触晶体管，其特征在于，所述栅介质层覆盖所述沟道层，所述栅极位于所述沟道层中部的栅介质层之上；所述源极和所述漏极分别包括设置于所述栅介质层中的接触部。
7.根据权利要求1-6中任一项所述的突触晶体管，其特征在于，所述栅极、所述源极或所述漏极的材料包括：多晶硅、重掺杂硅、金属、碳纳米管膜、或导电性二维材料。
8.一种运算阵列，其特征在于，包括由权利要求1-7中任一项所述的突触晶体管构成的阵列，所述突触晶体管的栅极用于施加使得沟道层发生铁电畴改变的第一电压信号；所述源极和所述漏极用于在撤去所述第一电压信号后，施加用于检测所述沟道层电导的第二电压信号。
9.一种突触晶体管的制造方法，其特征在于，包括：
提供导电性衬底；
在所述导电性衬底上形成栅介质层；
在所述栅介质层上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在所述沟道层上形成与其直接接触的源极和漏极，所述导电性衬底为栅极；
所述栅极用于施加使得所述沟道层发生铁电畴改变的第一电压信号；
所述源极和漏极用于在撤去所述第一电压信号后，施加用于检测所述沟道层电导的第二电压信号。
10.一种突触晶体管的制造方法，其特征在于，包括：
提供绝缘性支撑衬底；
在所述绝缘性支撑衬底上形成沟道层，所述沟道层的材料为具有铁电特性的半导体材料；
在部分所述沟道层上形成栅介质层以及栅介质层表面上的栅极，以及在另一部分所述沟道层上分别形成与其直接接触的源极和漏极；
所述栅极用于施加使得所述沟道层发生铁电畴改变的第一电压信号；
所述源极和漏极用于在撤去所述第一电压信号后，施加用于检测所述沟道层电导的第二电压信号。
11.根据权利要求10所述的制造方法，其特征在于，在部分所述沟道层上形成栅介质层以及栅介质层表面上的栅极，以及在另一部分所述沟道层上分别形成与其接触的源极和漏极，包括：
在所述沟道层上间隔形成与其接触的源极和漏极；
覆盖所述源极和所述漏极之间的沟道层，以形成栅介质层；
在所述栅介质层上形成栅极。
12.根据权利要求10所述的制造方法，其特征在于，在部分所述沟道层上形成栅介质层以及栅介质层上的栅极，以及在另一部分所述沟道层上分别形成与其接触的源极和漏极，包括：
在所述沟道层上覆盖栅介质层；
在所述栅介质层中形成间隔的第一开口和第二开口；
在所述第一开口和第二开口中分别形成与沟道层接触的源极和漏极；
在源极和漏极之间的栅介质层上形成栅极。
CN201910577552.1A 2019-06-28 2019-06-28 一种突触晶体管、器件及其制造方法、运算阵列 Active CN110246891B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910577552.1A CN110246891B (zh) 2019-06-28 2019-06-28 一种突触晶体管、器件及其制造方法、运算阵列

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910577552.1A CN110246891B (zh) 2019-06-28 2019-06-28 一种突触晶体管、器件及其制造方法、运算阵列

Publications (2)

Publication Number Publication Date
CN110246891A CN110246891A (zh) 2019-09-17
CN110246891B true CN110246891B (zh) 2021-04-16

Family

ID=67890299

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910577552.1A Active CN110246891B (zh) 2019-06-28 2019-06-28 一种突触晶体管、器件及其制造方法、运算阵列

Country Status (1)

Country Link
CN (1) CN110246891B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112794279A (zh) * 2019-11-13 2021-05-14 中国科学院苏州纳米技术与纳米仿生研究所 人工突触器件和人工突触器件的制备方法
WO2021101436A1 (en) * 2019-11-22 2021-05-27 Agency For Science, Technology And Research Electronic synapse device and method of forming the same
CN111106239B (zh) * 2019-12-19 2021-05-18 华中科技大学 基于纳流体界面型忆阻器的互补型结构突触器件及其制备
CN113257913A (zh) * 2020-02-12 2021-08-13 中国科学院物理研究所 基于铁电畴反转的突触三端器件
CN113257996A (zh) * 2020-02-12 2021-08-13 中国科学院物理研究所 基于铁电畴反转的两端神经形态器件
CN111430477A (zh) * 2020-03-23 2020-07-17 深圳先进技术研究院 光电突触晶体管及其制作方法、神经处理系统
CN113497063B (zh) * 2020-04-01 2024-02-02 电子科技大学 一种基于二维铁电半导体的异源突触电子器件及其制备方法
CN112542515A (zh) * 2020-12-14 2021-03-23 中国科学院微电子研究所 一种光电调控神经突触晶体管及其制备方法
CN113054102A (zh) * 2021-03-15 2021-06-29 江苏师范大学 一种纳米仿生器件及其制备方法
CN113190208B (zh) * 2021-05-07 2022-12-27 电子科技大学 能存算一体化单元及状态控制方法、集成模组、处理器及设备
CN114005883B (zh) * 2021-10-19 2024-04-30 北京纳米能源与系统研究所 一种半浮栅晶体管、人造突触及突触权重的控制方法
CN116230811B (zh) * 2023-04-28 2023-07-11 中北大学 一种基于铁电半导体材料的光电响应突触器件制备方法
CN117156863B (zh) * 2023-10-31 2024-02-06 浙江大学杭州国际科创中心 铁电存储结构及其制造方法、铁电存储器件及调控方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170094887A (ko) * 2016-02-12 2017-08-22 포항공과대학교 산학협력단 금속 할라이드 페로브스카이트 시냅스 소자
WO2017160553A2 (en) * 2016-03-08 2017-09-21 Massachusetts Institute Of Technology Apparatus and methods for memory using in-plane polarization
CN108172626B (zh) * 2016-12-07 2020-07-10 清华大学 一种薄膜晶体管及其制备方法
CN109300989B (zh) * 2018-09-18 2022-04-15 山东大学 一种硒化铟晶体管及其制造方法

Also Published As

Publication number Publication date
CN110246891A (zh) 2019-09-17

Similar Documents

Publication Publication Date Title
CN110246891B (zh) 一种突触晶体管、器件及其制造方法、运算阵列
Chen et al. Graphene–ferroelectric transistors as complementary synapses for supervised learning in spiking neural network
Luo et al. Artificial optoelectronic synapses based on ferroelectric field-effect enabled 2D transition metal dichalcogenide memristive transistors
Wang et al. Resistive switching materials for information processing
Chen et al. Wafer-scale integration of two-dimensional materials in high-density memristive crossbar arrays for artificial neural networks
Wang et al. Two-dimensional ferroelectric channel transistors integrating ultra-fast memory and neural computing
Seo et al. Artificial optic-neural synapse for colored and color-mixed pattern recognition
Seo et al. Artificial van der Waals hybrid synapse and its application to acoustic pattern recognition
Feng et al. Self-selective multi-terminal memtransistor crossbar array for in-memory computing
Li et al. Synaptic transistor capable of accelerated learning induced by temperature-facilitated modulation of synaptic plasticity
Luo et al. High-precision and linear weight updates by subnanosecond pulses in ferroelectric tunnel junction for neuro-inspired computing
Baek et al. Intrinsic plasticity of silicon nanowire neurotransistors for dynamic memory and learning functions
Wen et al. Activity dependent synaptic plasticity mimicked on indium–tin–oxide electric-double-layer transistor
Xiang et al. Dielectric engineered two-dimensional neuromorphic transistors
Ning et al. An in-memory computing architecture based on a duplex two-dimensional material structure for in situ machine learning
Chen et al. All-ferroelectric implementation of reservoir computing
Gupta et al. Low power, CMOS-MoS2 memtransistor based neuromorphic hybrid architecture for wake-up systems
Mohta et al. An artificial synaptic transistor using an α-In 2 Se 3 van der Waals ferroelectric channel for pattern recognition
Majumdar Back‐end CMOS compatible and flexible ferroelectric memories for neuromorphic computing and adaptive sensing
Yong et al. Fully solution-processed transparent artificial neural network using drop-on-demand electrohydrodynamic printing
Wang et al. Neuromorphic device based on silicon nanosheets
Ajayan et al. Advances in neuromorphic devices for the hardware implementation of neuromorphic computing systems for future artificial intelligence applications: A critical review
Cho et al. Double-floating-gate van der Waals transistor for high-precision synaptic operations
Halter et al. A multi-timescale synaptic weight based on ferroelectric hafnium zirconium oxide
Zhai et al. Reconfigurable 2D-ferroelectric platform for neuromorphic computing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant