CN113497063B - 一种基于二维铁电半导体的异源突触电子器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种基于二维铁电半导体的异源突触电子器件及其制备方法，该异源突触电子器件包括由下至上依次叠置的支撑衬底、背栅电极、介质层、源漏电极和封装层；源漏电极包括源极电极和漏极电极，源极电极和漏极电极之间设置有导电沟道，导电沟道为III2‑VI3型的二维铁电半导体材料；源极电极和漏极电极分别与导电沟道两端连接并形成含有范德华界面的肖特基接触；制备方法包括制备封装层h‑BN和石墨烯电极，制备PVA干法转移膜，石墨烯电极的干法转移，制备石墨烯源漏电极，金属引出电极。本发明提供一种以III2‑VI3二维铁电半导体材料为导电沟道的忆阻晶体管，实现由源漏电极和栅极两端输入调控突触权重的异源突触电子器件。
Description
技术领域
本发明属于半导体和新型非冯诺依曼计算技术领域，具体涉及一种基于二维铁电半导体的异源突触电子器件及其制备方法。
背景技术
以传统互补型金属-绝缘体-半导体(CMOS)为集成电路核心器件的电子计算机，实现了众多领域的技术革新并带领我们进入现代信息化社会。但由于存储器与处理器的分立，传统计算机在进行大规模数据处理时面临着严重的“内存墙”问题。研究者们提出神经网络和深度学习等人工智能算法优化计算机处理大规模数据时所面临的困境。然而，受限于软件和算法自身运行的硬件环境要求，现有人工智能的运算能力仍受到高集成密度CMOS电路的高功耗和低能效等因素的限制。受人脑并行计算和自适应学习等工作模式特点的启发，模拟人类大脑中神经元和神经突触的工作方式，构造出低功耗、高能效的硬件神经网络，实现硬件层面的神经拟态计算，这将为进一步发展模式识别、机器学习等人工智能提供重要的解决方案。
现代生物学研究表明，人脑神经元连接着多个神经突触，突触的连接强度不仅受到突触前后所连接神经元输入的影响，往往还会为周围其他神经元所控制调节，这称为异源突触可塑性。异源突触可塑性这一神经功能在认知、联想学习以及条件反射等神经活动方面扮演着至关重要的作用。然而，在传统的两端结构的忆阻器和三端结构的突触晶体管中，突触权重的调整分别由施加在源漏某一电极上的电压脉冲和施加在栅极上的电压脉冲来实现。这两类突触电子器件均只允许某一特定电极作为神经元激励调整突触权重的大小(同源突触可塑性)，因此并不能有效地进行异源突触可塑性这一复杂神经功能的模拟。结合真实生物神经突触的工作特点和连接方式，进一步开发出具有多端输入控制的异源突触电子器件，这将极大地推动多功能复杂神经模拟以及硬件神经拟态计算的发展。
原子级厚度的二维材料，因其独特能带结构和电子学特性，为发展高度可调控的多端异源突触电子器件提供了广阔的发展平台。尽管利用二维材料构建范德瓦尔斯异质结实现具有异源突触仿生功能的电子器件已见诸报道，但与之相比，由单独一种二维材料构建实现的异源突触电子器件在制备工艺、大规模集成等方面具有明显的优势。目前已有报道利用二维多晶MoS2薄膜在源漏电场下的晶粒晶界迁移调控接触区的肖特基势垒高度，实现一种同时具备忆阻器和晶体管功能(忆阻晶体管)的新型异源多端突触电子器件。然而，受限于MoS2晶粒晶界迁移所需的电场强度和沟道长度要求，以及动力学过程的脉冲时间要求，这直接导致该器件在神经拟态计算领域面临严重的功耗问题。因此，迫切地需要开发利用新的二维材料研究设计出新型低压低功耗的异源突触电子器件，有望为未来硬件神经网络的构造提供一种高度可调节、制备工艺简单、易于集成的基本电路单元。
发明内容
本发明的目的在于：针对现有现有人工突触电子器件难以模拟异源突触可塑性的技术难题，提供一种基于二维铁电半导体的异源突触电子器件及其制备方法，以III2-VI3二维铁电半导体材料为导电沟道的忆阻晶体管，实现由源漏极和栅极两端输入调控突触权重。
本发明采用的技术方案如下：
一种基于二维铁电半导体的异源突触电子器件，包括由下至上依次叠置的支撑衬底、背栅电极、介质层、源漏电极和封装层；源漏电极包括源极电极和漏极电极，源极电极和漏极电极之间设置有导电沟道，导电沟道为III2-VI3型的二维铁电半导体材料；源极电极和漏极电极分别与导电沟道两端连接并形成含有洁净范德华界面的肖特基接触。
进一步地，支撑衬底为刚性或柔性衬底材料，包括Si、Al2O3、PET；背栅电极为金属电极，包括Au、Ti、Cr、Ni和Pd，重掺杂半导体，包括重掺杂Si，二维金属或半金属材料，包括TaS2、石墨烯；介质层的材料为SiO2、Al2O3或h-BN；源漏电极为金属电极Ti、Cr、Au、Pt、Pd，或二维金属/半金属材料电极；封装层材料为h-BN或Al2O3。
进一步地，III2-VI3型的二维铁电半导体材料为α-In2Se3、In2S3、或Ga2Se3。
进一步地，导电沟道的材料由机械剥离或者化学气相沉积合成而得，为少层或单层，结构为单晶或多晶。
上述的基于二维铁电半导体的异源突触电子器件的制备方法，包括以下步骤：
S1.在SiO2衬底上制备出金属电极；
S2.将PVA粉末溶解于水获得5-15wt％的溶液，滴于SiO2衬底表面，于40-60℃烘干成膜，然后将膜置于由透明玻璃片支撑的PDMS上，得到用于干法转移的PVA转移膜；
S3.在支撑衬底上先制备出背栅电极再形成介质层，得到目标衬底；
S4.对二维铁电半导体材料进行反复剥离，置于步骤S3制得的目标衬底上，获得二维铁电半导体材料的导电沟道；
S5.采用步骤S2制得的PVA转移膜将步骤S1制备的金属电极粘起来，得到金属源漏电极；
S6.将步骤S5得到的金属源漏电极在40-60℃转移至步骤S4得到的导电沟道两端，得到金属-半导体良好范德华接触的异源突触电子器件；
S7.采用原子层沉积法在步骤S6制得的异源突触电子器件表面沉积一层封装层，再引出源漏电极和背栅电极，即可。
本发明采用具有自耦合面内面外铁电性的α-In2Se3二维铁电半导体材料作为导电沟道，结合其面内铁电极化翻转过程，实现和源漏电压扫描范围相关的电阻记忆行为。利用栅极调控α-In2Se3面外铁电性，由于面内面外铁电极化自耦合作用，可实现受栅极调控的电阻记忆窗口；采用PVA低温干法转移实现源漏电极与α-In2Se3范德华超洁净界面接触，有效保持沟道材料的铁电性并提升器件的忆阻特性。利用α-In2Se3铁电极化电荷对肖特基接触势垒的调控作用，可极大地降低现有忆阻晶体管源漏极的工作电压，从而实现低压低功耗的忆阻晶体管型的异源突触电子器件。
进一步地，步骤S1具体为：在衬底光刻图形，然后采用热蒸发镀膜设备在SiO2衬底上沉积40-60nm厚的金属薄膜，随后将衬底浸入丙酮溶液20-40min后剥离制得图形化的金属电极。
进一步地，步骤S5中在40-60℃下进行粘接。
进一步地，步骤S7中在沉积封装层前将步骤S5制得的异源突触电子器件置于水中加热至40-60℃并吹干。
进一步地，步骤S7中沉积温度为150-190℃。
进一步地，步骤S7中封装层为5-15nm。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、本发明的基于二维铁电半导体的异源突触电子器件，通过源漏电极调控α-In2Se3导电沟道的面内铁电极化和栅极调控其面外铁电极化，利用面内面外铁电极化自耦合作用，实现对导电沟道突触权重的双输入调控；
2、本发明采用α-In2Se3二维铁电半导体材料作为导电沟道，利用α-In2Se3自耦合的面内面外铁电极化特点，实现源漏极和栅极双输入控制的异源突触仿生电子器件；
3、本发明采用PVA低温干法转移，有效避免空气氧化以及α-In2Se3温度相变的影响，极大地保持住样品材料的铁电性，实现源漏电极与α-In2Se3范德华超洁净界面接触，有效保持沟道材料的铁电性并提升器件的忆阻特性；利用α-In2Se3铁电极化电荷对肖特基接触势垒的调控作用，可极大地降低现有忆阻晶体管源漏极的工作电压，从而实现低压低功耗的忆阻晶体管型的异源突触电子器件；
4、本发明基于α-In2Se3面内铁电极化实现的忆阻行为，可进一步扩展出多电极输入输出的多端异源突触电子器件，为硬件神经拟态计算提供一种与平面半导体工艺兼容和易于集成的基本电路单元。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明异源突触器件的结构示意图；
图2为异源突触器件在源漏极输入时的忆阻特性曲线图；
图3为异源突触器件在栅极输入时的忆阻特性曲线图；
图4为忆阻晶体管在不同栅极电压下的忆阻特性曲线；
图中标记：1-支撑衬底，2-背栅电极，3-介质层，4-导电沟道，5-源极电极，6-漏极电极，7-封装层。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以下结合实施例对本发明的特征和性能作进一步的详细描述。
实施例1
本发明较佳实施例提供的一种基于二维铁电半导体的异源突触电子器件的制备方法，具体步骤如下：
1)在SiO2衬底上制备出金属Au电极：首先在重掺杂的Si/SiO2衬底光刻出间隔5μm、宽10μm的条状掩膜图形，然后采用热蒸发镀膜设备以的速率在衬底上沉积50nm厚的Au薄膜，随后将衬底浸入丙酮溶液30min后lift-off制得图形化的Au电极。
2)PVA干法转移膜的制备：首先制备出10wt％的PVA水溶液，然后取5mL溶液滴于清洗干净的SiO2衬底，随后置于温度为50℃的加热板烘10min，得到PVA膜；然后刀片划取3mm×3mm的PVA膜，并将其放置粘附于透明玻璃片的一端相同大小PDMS衬底上，由此获得PVA干法转移膜。
3)Au电极的PVA干法转移：在显微镜和三维位移平台的辅助下，先将样品台加热至50℃，再利用PVA干法转移膜的一角缓慢均匀地贴附到SiO2衬底的Au电极上，待加热台冷却至室温，缓慢抬起玻璃片，实现金属电极到PVA膜的干法转移。
4)金属源漏电极的制备：首先采用机械剥离法从α-In2Se3晶体材料中获得少层的样品材料，并置于含重掺杂Si的SiO2目标衬底上，随后利用样品台将SiO2衬底加热至55℃，显微镜辅助下对准PVA转移膜上的金属电极和α-In2Se3样品，然后缓慢均匀地压下；待PVA膜与SiO2衬底全部接触后，等待2min，再缓慢均匀地提起玻璃片；由于金属电极随PVA膜一起落于SiO2衬底，最后得到表面附有PVA膜的器件样品。
5)Al2O3封装层的制备。首先将样品置于去离子水中，加热至50℃半小时后，取出氮气吹干即可；然后采用原子层沉积设备，以Al(CH3)3和H2O作为前驱体，在α-In2Se3表面沉积10nm厚的Al2O3封装保护膜，沉积温度为175℃；最后利用银胶和金线引出源漏电极和背栅电极，完成制备。
实施例2
本发明较佳实施例提供的一种基于二维铁电半导体的异源突触电子器件的制备方法，具体步骤如下：
1)封装层h-BN和石墨烯电极的制备：选用Si/SiO2作为支撑衬底，采用机械剥离从h-BN晶体中获得少层的h-BN样品，从石墨层状晶体中获得单层或者少层的石墨烯样品，在显微镜辅助下找到合适样品并做好位置标记。
2)PVA干法转移膜的制备：首先制备出10wt％的PVA水溶液，然后取5mL溶液滴于清洗干净的SiO2衬底，随后将其置于温度为50℃的加热板烘1h，得到PVA膜；然后刀片划取大小约为3mm×3mm的PVA膜，平整面朝上地放置粘附于透明玻璃片一端的PDMS衬底上，最后获得PVA干法转移膜。
3)石墨烯电极的干法转移：先将样品台加热至50℃，在显微镜和三微位移平台辅助下，利用PVA干法转移膜的一角缓慢均匀地贴附到SiO2衬底的h-BN上，待冷却至室温，缓慢抬起玻璃片，PVA膜将h-BN膜提起，然后重复操作两次，以h-BN作为目标区域，将用作源漏电极的石墨烯先后提起，最后实现石墨烯电极到PVA膜的转移。
4)石墨烯源漏电极的制备：首先采用机械剥离法从α-In2Se3晶体材料中获得少层的样品材料，并置于含重掺杂Si的SiO2目标衬底上，随后将SiO2衬底置于样品台并加热至55℃，显微镜辅助下对准PVA转移膜上的石墨烯电极和α-In2Se3样品，然后缓慢均匀地压下；待PVA膜与SiO2衬底完全接触，2min后缓慢均匀地提起玻璃片，h-BN和石墨烯随PVA膜一起落于SiO2衬底，最后得到附有PVA膜的器件样品。
5)金属引出电极的制备：先将样品置于去离子水中，加热至50℃半小时后，取出后用氮气吹干去除PVA薄膜；然后采用电子束光刻机，原位曝光显影制备出引出电极光刻图形；再利用热蒸发镀膜设备以的速率沉积制备出Ti(5nm)/Au(50nm)的金属薄膜；随后将样品浸入丙酮溶液lift-off制得图形化的金属引出电极；最后利用银胶和金线引出源漏电极和背栅电极，完成制备。
实施例3
1)在SiO2衬底上制备出金属Pt电极：在Si/SiO2衬底自组装出一层单分子膜，将含有7um间隔宽度的电极图形的硬质金属掩膜版放在衬底上，然后采用热蒸发镀膜设备以的速率在衬底上沉积50nm厚的Pt薄膜，取下金属掩膜版获得到图形化的Pt电极。
2)PVA干法转移膜的制备：首先制备出10wt％的PVA水溶液，然后取5mL溶液滴于清洗干净的SiO2衬底，随后置于温度为50℃的加热板烘10min，得到PVA膜；然后刀片划取3mm×3mm的PVA膜，并将其放置粘附于透明玻璃片的一端相同大小PDMS衬底上，由此获得PVA干法转移膜。
3)Pt电极的PVA干法转移：在显微镜和三维位移平台的辅助下，先将样品台加热至50℃，再利用PVA干法转移膜的一角缓慢均匀地贴附到SiO2衬底的Au电极上，待加热台冷却至室温，缓慢抬起玻璃片，实现金属电极到PVA膜的干法转移。
4)金属源漏电极的制备：采用化学气相沉积法在Si/SiO2衬底表面生长出α-In2Se3晶体薄膜，在显微镜辅助下对准PVA转移膜上的金属电极和α-In2Se3样品，并利用样品台将SiO2衬底加热至55℃，然后缓慢均匀地压下；待PVA膜与SiO2衬底全部接触后，等待2min，再缓慢均匀地提起玻璃片；由于金属电极随PVA膜一起落于SiO2衬底，最后得到表面附有PVA膜的器件样品。
5)Al2O3封装层的制备。首先将样品置于去离子水中，加热至50℃半小时后，取出氮气吹干即可；然后采用原子层沉积设备，以Al(CH3)3和H2O作为前驱体，在α-In2Se3表面沉积10nm厚的Al2O3封装保护膜，沉积温度为175℃；最后利用银胶和金线引出源漏电极和背栅电极，完成制备。
实验例
测实施例1制得的α-In2Se3异源突触器件在源漏电极输入时电压和电流的关系，从而得出忆阻特性曲线图，如图2所示，表明采用α-In2Se3二维铁电半导体材料作为导电沟道，结合其面内铁电极化翻转过程，实现了和源漏电压扫描范围相关的电阻记忆行为，即忆阻特性。
测实施例1制得的α-In2Se3异源突触器件在栅极输入时电压和电流的关系，从而得出忆阻特性曲线图，如图3所示，表明利用栅极调控α-In2Se3面外铁电性，由于面内面外铁电极化自耦合作用，可实现受栅极调控的电阻记忆窗口。
测包含实施例1制得的α-In2Se3异源突触器件的忆阻晶体管在不同栅极电压下，电压与电流的关系，从而得出忆阻特性曲线图，如图4所示，表明利用α-In2Se3铁电极化电荷对肖特基接触势垒的调控作用，可极大地降低现有忆阻晶体管源漏极的工作电压，从而实现低压低功耗的忆阻晶体管型的异源突触电子器件。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种基于二维铁电半导体的异源突触电子器件，其特征在于，包括由下至上依次叠置的支撑衬底、背栅电极、介质层、源漏电极和封装层；所述源漏电极包括源极电极和漏极电极，所述源极电极和漏极电极之间设置有导电沟道，所述导电沟道为III2-VI3型的二维铁电半导体材料；所述源极电极和漏极电极分别与导电沟道两端连接并形成含有洁净范德华界面的肖特基接触；所述支撑衬底为刚性或柔性衬底材料；所述背栅电极为金属电极、重掺杂半导体、二维金属或半金属材料；所述介质层的材料为SiO2、Al2O3或h-BN；所述源漏电极为金属电极或二维金属/半金属材料电极；所述封装层材料为h-BN或Al2O3；所述异源突触电子器件的制备方法，包括以下步骤：
S1.在SiO2衬底上制备出金属电极；
S2.将PVA粉末溶解于水获得5-15wt％的溶液，滴于SiO2衬底表面，于40-60℃烘干成膜，然后将膜置于由透明玻璃片支撑的PDMS上，得到用于干法转移的PVA转移膜；
S3.在支撑衬底上先制备出背栅电极再形成介质层，得到目标衬底；
S4.对二维铁电半导体材料进行反复剥离，置于步骤S3制得的目标衬底上，获得二维铁电半导体材料的导电沟道；
S5.采用步骤S2制得的PVA转移膜将步骤S1制备的金属电极粘起来，得到金属源漏电极；
S6.将步骤S5得到的金属源漏电极在40-60℃转移至步骤S4得到的导电沟道两端，得到金属-半导体良好范德华接触的异源突触电子器件；
S7.采用原子层沉积法在步骤S6制得的异源突触电子器件表面沉积一层封装层，再引出源漏电极和背栅电极，即可。
2.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述III2-VI3型的二维铁电半导体材料为α-In2Se3、In2S3或Ga2Se3。
3.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述导电沟道的材料由机械剥离或者化学气相沉积合成而得。
4.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述步骤S1具体为：在衬底光刻图形，然后采用热蒸发镀膜设备在SiO2衬底上沉积40-60nm厚的金属薄膜，随后将衬底浸入丙酮溶液20-40min后剥离制得图形化的金属电极。
5.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述步骤S5中在40-60℃下进行粘接。
6.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述步骤S7中在沉积封装层前将步骤S5制得的异源突触电子器件置于水中加热至40-60℃并吹干。
7.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述步骤S7中沉积温度为150-190℃。
8.根据权利要求1所述的基于二维铁电半导体的异源突触电子器件，其特征在于，所述步骤S7中封装层为5-15nm。
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