CN110518117B - 一种二维材料异质结的忆阻器及其制备方法 - Google Patents

一种二维材料异质结的忆阻器及其制备方法 Download PDF

Info

Publication number
CN110518117B
CN110518117B CN201910779092.0A CN201910779092A CN110518117B CN 110518117 B CN110518117 B CN 110518117B CN 201910779092 A CN201910779092 A CN 201910779092A CN 110518117 B CN110518117 B CN 110518117B
Authority
CN
China
Prior art keywords
memristor
layer
electrode layer
metal
dimensional material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910779092.0A
Other languages
English (en)
Other versions
CN110518117A (zh
Inventor
熊伟
张文广
邓磊敏
刘敬伟
吴昊
段军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huazhong University of Science and Technology
Original Assignee
Huazhong University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huazhong University of Science and Technology filed Critical Huazhong University of Science and Technology
Priority to CN201910779092.0A priority Critical patent/CN110518117B/zh
Publication of CN110518117A publication Critical patent/CN110518117A/zh
Priority to US16/999,570 priority patent/US20210057588A1/en
Application granted granted Critical
Publication of CN110518117B publication Critical patent/CN110518117B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8615—Hi-lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02485—Other chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02568—Chalcogenide semiconducting materials not being oxides, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/242—AIBVI or AIBVII compounds, e.g. Cu2O, Cu I

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Light Receiving Elements (AREA)

Abstract

本发明属于微电子技术领域，公开了一种二维材料异质结的忆阻器及其制备方法，该忆阻器自下而上包括衬底、底电极层、二维材料异质结层及顶电极层，其中，所述二维材料异质结层作为中间介质层，是由两种不同的金属硫化合物构成的两层叠层结构，该叠层结构中的每一层对应其中一种金属硫化合物。本发明通过对器件所采用的关键功能层材料及器件整体结构设计等进行改进，与现有技术相比，完全基于二维材料构建了新型忆阻器，颠覆了传统的MIM结构，具有较低的工作电压、抗疲劳性和循环稳定特性；并且，该忆阻器在模拟神经元传递信息上表现出与神经突触传递信息高度的相似性，在未来类脑结构开发上具有极大的应用前景。

Description

一种二维材料异质结的忆阻器及其制备方法
技术领域
本发明属于微电子技术领域，更具体地，涉及一种二维材料异质结的忆阻器及其制备方法。
背景技术
1971年美国加州伯克利大学蔡少棠教授从物理学对称性角度大胆预测，除了已知的电阻、电容和电感三种基本电路无源元件之外，还应存在第四种基本元件“忆阻器”：该元件的电阻值依赖于所输入电流或电压的历史，即具有记忆特性。时隔37年，惠普实验室的工程师在《自然》杂志上宣布首次物理上发现了第四种基本电路元件，并旋即引发了全球电子行业的极大关注。
尽管忆阻器的出现引发了世界范围的研究热潮并取得了许多重要进展，但有关忆阻器的研究还面临着诸多挑战。现有忆阻器的整体性能水平距离实际应用要求(如高密度海量阻变存储器、人工神经元电路等)还有相当的差距，还难以满足工业应用中的小尺寸(纳米级)、低能耗(低电压、低电流)、高速率、高稳定性、长寿命等要求，尤其是其中的小尺寸和低能耗等要求，是扩展忆阻器应用必须要攻克的技术要点。
目前国内外主要围绕基于金属/绝缘体/金属(MIM)三明治架构的忆阻器展开研究。传统的绝缘性材料和金属氧化等和各金属电极材料是当前主要研究对象，研究历史较长，技术成熟度较高，其忆阻介质层主要包括二元金属氧化物、钙钛矿型复杂氧化物等绝缘体材料。然而由于材料本身在机械、光学等方面的局限性，难以满足未来柔性、透明等方面的应用要求，同时还面临着器件结构尺寸、稳定性和工作电压等诸多挑战。
此外，新兴纳米功能材料热别是二维纳米材料的应用为实现高性能、超薄柔性透明忆阻器带来了契机。然而目前二维材料主要是用来改进传统MIM型忆阻器中某些材料功能，如引入石墨烯、氧化石墨烯、单层二硫化钼等能显著提高忆阻器性能。目前尚未有人提供完全基于二维材料构建新型忆阻器的技术方案。
发明内容
针对现有技术的以上缺陷或改进需求，本发明的目的在于提供一种二维材料异质结的忆阻器及其制备方法，其中通过对器件所采用的关键功能层材料及器件整体结构设计、以及制备方法的整体流程工艺设计等进行改进，与现有技术相比，完全基于二维材料构建了新型忆阻器，颠覆了传统的MIM结构，具有较低的工作电压、抗疲劳性和循环稳定特性；并且，该忆阻器在模拟神经元传递信息上表现出与神经突触传递信息高度的相似性，在未来类脑结构开发上具有极大的应用前景。
为实现上述目的，按照本发明的一个方面，提供了一种二维材料异质结的忆阻器，其特征在于，自下而上包括衬底、底电极层、二维材料异质结层及顶电极层，其中，所述二维材料异质结层作为中间介质层，厚度为1-50nm，是由两种不同的金属硫化合物构成的两层叠层结构，该叠层结构中的每一层对应其中一种金属硫化合物。
作为本发明的进一步优选，所述二维材料异质结层是由金属叠层结构在氧化性的硫蒸气中直接硫化后形成的；所述金属叠层结构包括两层单质金属结构，这两层单质金属结构中每一层所含的金属元素种类互不相同。
作为本发明的进一步优选，直接硫化的温度为500-1000℃，保温时间为1～30min；优选的，所述二维材料异质结层的厚度为10nm，直接硫化的温度为550℃，保温时间不超过10分钟。
作为本发明的进一步优选，所述两种不同的金属硫化合物具体为两种不同的过渡金属硫化物；优选的，所述过渡金属硫化物为硫化锌、硫化银、硫化钛、硫化镉、硫化亚铜、硫化锗、硫化镉、硫化钨、及硫化钼中的任意2种。
作为本发明的进一步优选，所述衬底为刚性衬底或柔性透明衬底，该衬底能够耐受温度至少为500℃的高温，且不会与硫蒸汽发生反应；
优选的，所述刚性衬底为单晶硅表面被氧化形成有氧化层的SiO2/Si衬底，或者为蓝宝石衬底。
作为本发明的进一步优选，所述顶电极层为Au、Ti、Pt、Al、W、Ag、Cu、ITO、TiN或石墨烯，该顶电极层的厚度为80-200nm；优选的，所述顶电极层为Al，该顶电极层的厚度为100nm；
所述底电极层所采用的材料为金属、导电氧化物、导电氮化物和导电碳材料的任意一种，该底电极层的厚度为1-500nm；优选的，所述底电极层所采用的材料为导电氧化物，优选为厚度为10-1000nm的ITO，更优选为厚度为200nm的ITO。
按照本发明的另一方面，本发明提供了制备上述二维材料异质结的忆阻器的制备方法，其特征在于，包括以下步骤：
(1)准备表面设置有底电极层的衬底；
(2)采用镀膜工艺利用掩膜板在所述底电极层上沉积金属叠层结构；其中，所述镀膜工艺为热蒸发、磁控溅射、电子束沉积、溶胶凝胶、化学气相沉积法或涂敷法；
(3)采用真空直接硫化法，对沉积有所述金属叠层结构的衬底进行处理，使所述金属叠层结构硫化形成硫化物材料异质结结构；
(4)在所述异质结结构上旋涂光刻胶，并利用光刻在该光刻胶上定义出顶电极图形；然后，沉积用于形成顶电极层的电极材料，接着剥离光刻胶即可形成顶电极层，由此实现上述二维材料异质结的忆阻器的制备。
作为本发明的进一步优选，所述步骤(2)具体是采用磁控溅射或者电子束蒸发在所述底电极层上沉积金属叠层结构的；
所述步骤(2)中，所述金属叠层结构为一层金属Mo原子层和一层金属W原子层构成的两层金属结构；
相应的，所述步骤(3)形成的所述硫化物材料异质结结构具体是由MoS2层与WS2层构成的MoS2/WS2异质结结构。
作为本发明的进一步优选，所述步骤(1)具体是在衬底上采用镀膜工艺设置底电极层的；优选的，所述步骤(1)具体是在衬底上采用磁控溅射法，在通氧气环境下在衬底上沉积一层ITO薄膜作为底电极层；更优选的，所述ITO薄膜的厚度为10-1000nm，更优选为200nm。
作为本发明的进一步优选，所述步骤(4)中，所述沉积用于形成顶电极层的电极材料，具体是采用直流溅射或电子束蒸发的方法沉积顶电极金属材料从而用于形成顶电极层。
通过本发明所构思的以上技术方案，与现有技术相比，本发明完全基于二维材料构建新型忆阻器，颠覆了传统的MIM结构，具有以下优点：本发明采用二维材料制备忆阻器，可以利用二维材料本身的诸多优点，在器件的尺寸和柔性透明度等方面实现突破；本发明采用二维材料异质结制备忆阻器的中间介质层，利用二维材料异质结的整流特性而获得高/低阻态之间的转变实现忆阻功能，通过异质结势垒的压控调制效应提升器件性能。该异质结功能层是由2种金属硫化合物构成的两层叠层结构(每种金属硫化合物对应其中的一层结构)。另一方面，本发明可以采用基于快速热处理的固相硫化法，实现高品质二维材料异质结的单步快速制备，既能提高二维材料的生长效率，又将大幅降低材料的生长时间和资金成本。该方法具体是先制备金属叠层结构，然后再硫化得到相应金属硫化合物，能进行有效大面积制作，并降低制作成本；当然，各个金属硫化合物层结构，还可采用机械剥离法，化学气相沉积和水热法等其他方法制备。
本发明忆阻器具有较低的工作电压，减小了器件的波动性，大幅降低了器件功耗，并且具有超薄的厚度，对于器件的高密度集成具有很高的优势。二维材料异质结结构的引入，很大程度上接近了神经元的信息传递模式，对于未来类人脑结构的模拟设计有极大的促进作用。
本发明利用二维材料异质结薄膜，将它设置在顶电极层与底电极层之间作为中间介质层(这些底电极层、中间介质层和顶电极层依次设置在衬底上；衬底可耐硫化处理的高温且化学性质稳定、不与硫蒸汽进行反应)，能够得到异质结结构忆阻器。该二维材料异质结薄膜，是将金属原子层在氧化性的硫蒸气中进行直接硫化后形成的(例如，本发明可以采用磁控溅射或者电子束蒸发在底电极上沉积金属单质层，然后采用快速直接硫化法形成金属硫化物的异质结结构)；硫化后得到的金属硫化物异质结，是由两种硫化物层构成的二维材料异质结结构，其总厚度可优选为1-50nm，能够极大的降低器件尺寸，使得忆阻器在工作过程中的自由离子移动路径降低，从而提高跳变的效率。不仅如此，过渡金属硫化物例如硫化钼等材料还具有光电响应特性等，能使得所制忆阻器用于特殊领域。
本发明通过采用金属原子层硫化后的异质结薄膜作为功能层，并使用电极层与之配合，使得忆阻器表现出许多优异性能，包括器件功能层厚度降低到十纳米左右，极大得减少了未来三维堆叠过程中所需空间；器件整体结构为金属/半导体/金属结构(MSM)，颠覆了传统的MIM结构，并且具有较低的工作电压、抗疲劳性和循环稳定特性。在模拟神经元传递信息上表现出高度的相似性，二维材料异质结结构本身还具有柔性，并且具有较低的工作电压和超高的集成密度，在未来类脑结构开发上具有极大的应用前景。
本发明之所以采用二维材料为功能层主要是考虑到其厚度能降低到原子层，并且具有透明、柔性、和感光等多种特殊性质。传统的氧化物材料功能和结构较为单一，而二维材料之间能通过范德瓦尔兹力形成异质结，不仅改变了忆阻器的工作原理，同时也提高了在纳米尺度器件工作的稳定性。本发明优选采用nN异质结作为忆阻器功能层，该nN异质结可通过使用过渡金属硫化合物得以实现，更为合适用来构成忆阻器；以过渡金属硫化物为例，这些过渡金属硫化物多为N型半导体，相应得到的nN异质结具有部分电阻特性，所以在高低组态转变的过程中，二维材料异质结忆阻器既能较好的表现出低阻态，也能在异质结界面的存在下表现出高阻态。
此外，本发明还对忆阻器制备方法的细节条件设置等进行了优选控制，将硫化后得到的二维材料异质结层的厚度控制为1-50nm，尤其是10nm；可以将直接硫化的温度控制为500-1000℃，尤其是550℃。通过实验发现中间介质层厚度为10nm的器件稳定性较好，并且工作电压相对较低。550℃的硫化温度，温度相对较低，并且能满足硫化要求。在底电极的选择过程中，要考虑到不能被硫蒸气所硫化同时要能在高温下不易分解，本发明优选选择ITO作为底层电极，并且将硫化时间更优选降低到十分钟。本发明进一步优选将整个二维材料异质结层功能层的厚度控制为10nm，由于硫化法生长出来的材料必然参杂浓度较高，过低的厚度将可能会导致器件性能不稳定；以硫化钼和硫化钨的厚度分别为3个原子层和5个原子层这种功能层整体厚度较小的情况为例，此时忆阻器的稳定性很低，往往只能在高低组态转变3-5次之后就会保持低阻态不变，不利于应用；而通过将整个功能层的厚度增加到10nm时，发现器件综合性能较强，这也是由于材料生长过程中所参杂的自由离子浓度在10nm的纵向活动范围内能较好的实现忆阻器的功能。当然，如果采用其他制备方法，在形成硫化物的同时人为控制材料参杂浓度，理论上也能更好的控制器件性能，在功能层尽可能薄的情况下提高器件性能。
综上，本发明的忆阻器表现出许多优异性能，包括较低的工作电压、循环稳定性、抗疲劳性等，并且该二维材料异质结的工作原理与神经元传递信息的过程十分相似，对今后的人工智能和类脑神经芯片发展有着重要意义；同时本发明的忆阻器制造工艺复杂度低、可靠性高，可适用于大面积的工业化制作。
附图说明
图1为本发明制备的忆阻器单元的结构示意图。
图2为本发明实施例的制备方法具体步骤示意图。
图3为本发明实施例1制备忆阻器单元的电流-电压特性曲线。
图4为本发明实施例1制备忆阻器单元的循环特性(>100次)。
图5为本发明实施例1制备忆阻器单元的循环稳定特性；图5中的(a)为循环过程中高低组态的稳定特性，图5中的(b)为循环过程中置位过程和复位过程中电压的稳定特性。
图6为本发明实施例1制备忆阻器单元的工作过程和神经突触传递信息过程的比较；图6中的(a)为本发明实施例1制备忆阻器单元的工作过程示意图，图6中的(b)为神经突触传递信息的过程示意图。
图7为本发明实施例2制备忆阻器单元的电流-电压特性曲线。
图8为本发明实施例3制备忆阻器单元的电流-电压特性曲线；图8中的(a)为循环特性(>100次)，图8中的(b)为忆阻器的复位过程和置位过程。
图9为本发明实施例4制备忆阻器单元的电流-电压特性曲线。
在电流-电压特性曲线中出现的数字标记1-6中，1-3为置位过程，4-6为复位过程。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
实施例1
下面实施例分别采用不同的电极材料和不同的中间介质层(即，不同的二维材料异质结层)实现新型忆阻器器件的制备。
结合图2对实施例1进行具体介绍如下：
本实施例1中的二维材料异质结忆阻器，包括依次在衬底上形成底电极层和忆阻介质层，在忆阻介质层上形成顶电极层，所述忆阻介质层为二维材料异质结。本实施例1的底电极层采用ITO导电玻璃；中间忆阻介质层为固相硫化法制备的WS2/MoS2异质结，其厚度为5nm；顶电极层采用金属铝薄膜，其厚度为100nm。
本实施例的二维材料异质结忆阻器的制备方法包括如下步骤：
1)ITO导电玻璃作为器件的衬底和底电极，依次经过丙酮、乙醇、去离子水超声清洗处理并吹干；
2)采用磁控溅射的方法，在底电极薄膜上沉积形成单质钨薄膜。溅射参数可以如下：以钨作为溅射靶材，以氩气作为溅射气氛，溅射压力为0.6Pa，衬底温度为室温，溅射功率为100W，时间为1min。
3)采用磁控溅射的方法，在上述的单质钨薄膜上沉积形成单质钼薄膜。溅射参数可以如下：以钼作为溅射靶材，以氩气作为溅射气氛，溅射压力为0.5Pa衬底温度为室温，溅射功率为100W，时间为1min。
4)采用快速退火的方法，同时对步骤2)和步骤3)中磁控溅射生长的钨和钼的薄膜进行硫化退火处理。具体参数可以如下：快速退火的升温速率为1～20℃，退火气氛为氩气和硫蒸汽，退火温度为500～600℃(尤其可以是550℃)，保持时间为1～30min，冷却方法为水冷自然冷却，直至室温，制备出厚度为5nm的WS2/MoS2异质结薄膜。
5)利用紫外光刻的方法在步骤4)中退火之后的WS2/MoS2异质结薄膜上制作出目标顶层电极图案，所使用的光刻胶可以为AZ5214型光刻胶。曝光后吹干，然后利用磁控溅射技术由铝制成的顶电极层，顶电极层厚度为100nm，最后将多余的光刻胶清洗干净得到目标顶电极层图案。
本实施例制备的忆阻器结构示意图如图1所示，忆阻器从下至上依次为衬底、底电极层、忆阻介质层和顶电极层。其中衬底和底电极层直接采用ITO导电玻璃；忆阻介质层为二维材料WS2/MoS2异质结薄膜，厚度5nm；顶电极为铝薄膜，厚度为100nm。
进一步的，在本实施例中，对通过上述步骤制备的WS2/MoS2异质结忆阻器使用半导体参数分析仪B1500A进行电学测试，其电流-电压(I-V)特性曲线如图3、图4、图5所示。
其中，图3所为本实施例忆阻器处于初始状态时在直流扫描电压作用下的电流-电压特性曲线测试图，器件显示了典型的双极性阻变开关特性。测试时，ITO底电极接地，电压施加于Al顶电极。随着施加于Al电极上的正向电压的增大，在约1.3V时电流突然增加，器件从高阻态迅速低阻态，这一过程为置位过程；继续施加反向电压，器件在-1.1V左右又从低阻态重新回到高阻态；这就形成了高/低阻态之间的转变，揭示了WS2/MoS2异质结忆阻器的阻变特性。
图4为本实施例中忆阻器件的电流-电压循环特性图，其中器件的循环次数大于100次。
图5所示为本实施例忆阻器件循环过程中高低组态和跳变电压的稳定性特征。从图中我们可以得出，本实施例中忆阻器器件的开关比(HRS/LRS)大于104，并且器件的复位过程和置位过程的跳变电压基本维持不变。
与传统的忆阻器不同，由于硫化合物异质结的存在，使得本实施例中的忆阻器件的阻变机理得到改变。图6所示为本发明二维材料异质结忆阻器的跳变机理和神经元中突触传递信息的过程对比，由于中间介质层的整体由两种硫化合物的异质结构成，其中的自由运动离子在运动时无法跨过晶界运动到另一个材料中，而是由于离子浓度变化引起电子运动的突变。这和神经元传递信息十分相似，在未来类脑计算机的研究中必将有十分重要的应用。
实施例2
本实施例中除了中间介质层WS2/MoS2异质结厚度为20nm，其中硫化钨和硫化钼厚度均为10nm，其他具体实施方式与上述实施例1相同。
进一步的，在本实施例中，对通过半导体参数分析仪对WS2/MoS2异质结忆阻器进行电学测试。图7所示为本实施例忆阻器处于初始状态在直流扫面电压作用下的电流-电压特性曲线测试图。
实施例3
本实施例中除了顶电极层为100nm厚的Ag之外，其他具体实施方式与上述实施例1相同。
进一步的，在本实施例中，对通过半导体参数分析仪对WS2/MoS2异质结忆阻器进行电学测试。图8所示为本实施例忆阻器处于初始状态在直流扫面电压作用下的电流-电压特性曲线测试图。
实施例4
本实施例中除了顶电极层为80nm/20nm的Au/Ni；底电极层为石墨烯，其他具体实施方式与上述实施例1相同。
进一步的，在本实施例中，对通过半导体参数分析仪对WS2/MoS2异质结忆阻器进行电学测试。图9所示为本实施例忆阻器处于初始状态在直流扫面电压作用下的电流-电压特性曲线测试图。
除了上述实施例中所描述的外，可采用镀膜工艺在衬底上形成底层电极和中间介质层，镀膜工艺包括热蒸发、磁控溅射、电子束沉积、溶胶凝胶、化学气相沉积法或涂敷法，可根据底层电极和中间介质层的材质灵活调整镀膜方法。另外，衬底可采用绝缘衬底、半导体衬底或导电衬底；其中，绝缘衬底例如可包括热氧化硅片、玻璃、陶瓷或塑料；半导体衬底例如可包括硅、氧化物半导体、氮化物半导体等半导体材料；导电衬底例如可包括金属或石墨烯。本发明优选采用单晶硅表面被氧化形成有氧化层的SiO2/Si材料(即，热氧化硅片)作为衬底，主要是考虑到与现有的CMOS工艺兼容性以及在集成电子领域的应用；当然，衬底也可以采用其他硅基衬底。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种二维材料异质结的忆阻器，其特征在于，自下而上包括衬底、底电极层、二维材料异质结层及顶电极层，其中，所述二维材料异质结层作为中间介质层，厚度为1-50nm，是由两种不同的金属硫化合物构成的两层叠层结构，该叠层结构中的每一层对应其中一种金属硫化合物；
所述二维材料异质结层是由金属叠层结构在氧化性的硫蒸气中直接硫化后形成的；所述金属叠层结构包括两层单质金属结构，这两层单质金属结构中每一层所含的金属元素种类互不相同；
直接硫化的温度为500-1000℃，保温时间为1～30min。
2.如权利要求1所述二维材料异质结的忆阻器，其特征在于，所述二维材料异质结层的厚度为10nm，直接硫化的温度为550℃，保温时间不超过10分钟。
3.如权利要求1所述二维材料异质结的忆阻器，其特征在于，所述两种不同的金属硫化合物具体为两种不同的过渡金属硫化物。
4.如权利要求3所述二维材料异质结的忆阻器，其特征在于，所述过渡金属硫化物为硫化锌、硫化银、硫化钛、硫化镉、硫化亚铜、硫化锗、硫化镉、硫化钨、及硫化钼中的任意2种。
5.如权利要求1所述二维材料异质结的忆阻器，其特征在于，所述衬底为刚性衬底或柔性透明衬底，该衬底能够耐受温度至少为500℃的高温，且不会与硫蒸汽发生反应。
6.如权利要求5所述二维材料异质结的忆阻器，其特征在于，所述刚性衬底为单晶硅表面被氧化形成有氧化层的SiO2/Si衬底，或者为蓝宝石衬底。
7.如权利要求1所述二维材料异质结的忆阻器，其特征在于，所述顶电极层为Au、Ti、Pt、Al、W、Ag、Cu、ITO、TiN或石墨烯，该顶电极层的厚度为80-200nm；
所述底电极层所采用的材料为金属、导电氧化物、导电氮化物和导电碳材料的任意一种，该底电极层的厚度为1-500nm。
8.如权利要求7所述二维材料异质结的忆阻器，其特征在于，所述顶电极层为Al，该顶电极层的厚度为100nm；
所述底电极层所采用的材料为导电氧化物。
9.如权利要求8所述二维材料异质结的忆阻器，其特征在于，所述底电极层为厚度为10-1000nm的ITO。
10.如权利要求9所述二维材料异质结的忆阻器，其特征在于，所述底电极层为厚度为200nm的ITO。
11.制备如权利要求1－10任意一项所述二维材料异质结的忆阻器的制备方法，其特征在于，包括以下步骤：
(1)准备表面设置有底电极层的衬底；
(2)采用镀膜工艺利用掩膜板在所述底电极层上沉积金属叠层结构；其中，所述镀膜工艺为热蒸发、磁控溅射、电子束沉积、溶胶凝胶、化学气相沉积法或涂敷法；
(3)采用真空直接硫化法，对沉积有所述金属叠层结构的衬底进行处理，使所述金属叠层结构硫化形成硫化物材料异质结结构；
(4)在所述异质结结构上旋涂光刻胶，并利用光刻在该光刻胶上定义出顶电极图形；然后，沉积用于形成顶电极层的电极材料，接着剥离光刻胶即可形成顶电极层，由此实现如权利要求1－10任意一项所述二维材料异质结的忆阻器的制备。
12.如权利要求11所述制备方法，其特征在于，所述步骤(2)具体是采用磁控溅射或者电子束蒸发在所述底电极层上沉积金属叠层结构的；
所述步骤(2)中，所述金属叠层结构为一层金属Mo原子层和一层金属W原子层构成的两层金属结构；
相应的，所述步骤(3)形成的所述硫化物材料异质结结构具体是由MoS2层与WS2层构成的MoS2/WS2异质结结构。
13.如权利要求11所述制备方法，其特征在于，所述步骤(1)具体是在衬底上采用镀膜工艺设置底电极层的。
14.如权利要求13所述制备方法，其特征在于，所述步骤(1)具体是在衬底上采用磁控溅射法，在通氧气环境下在衬底上沉积一层ITO薄膜作为底电极层。
15.如权利要求14所述制备方法，其特征在于，所述ITO薄膜的厚度为10-1000nm。
16.如权利要求15所述制备方法，其特征在于，所述ITO薄膜的厚度为200nm。
17.如权利要求11所述制备方法，其特征在于，所述步骤(4)中，所述沉积用于形成顶电极层的电极材料，具体是采用直流溅射或电子束蒸发的方法沉积顶电极金属材料从而用于形成顶电极层。
CN201910779092.0A 2019-08-22 2019-08-22 一种二维材料异质结的忆阻器及其制备方法 Active CN110518117B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910779092.0A CN110518117B (zh) 2019-08-22 2019-08-22 一种二维材料异质结的忆阻器及其制备方法
US16/999,570 US20210057588A1 (en) 2019-08-22 2020-08-21 Memristor with two-dimensional (2d) material heterojunction and preparation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910779092.0A CN110518117B (zh) 2019-08-22 2019-08-22 一种二维材料异质结的忆阻器及其制备方法

Publications (2)

Publication Number Publication Date
CN110518117A CN110518117A (zh) 2019-11-29
CN110518117B true CN110518117B (zh) 2021-06-11

Family

ID=68626494

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910779092.0A Active CN110518117B (zh) 2019-08-22 2019-08-22 一种二维材料异质结的忆阻器及其制备方法

Country Status (2)

Country Link
US (1) US20210057588A1 (zh)
CN (1) CN110518117B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111739974B (zh) * 2020-06-04 2023-08-25 中国科学院宁波材料技术与工程研究所 一种仿生光痛觉传感器及其应用
CN113517285B (zh) * 2021-03-08 2023-01-06 复旦大学 一种二维互补型存储器及其制备方法
CN113113535B (zh) * 2021-03-30 2023-05-26 天津理工大学 一种基于MoS2的全固态电解质忆阻器及其制备方法
CN113097397B (zh) * 2021-03-30 2023-03-21 京东方科技集团股份有限公司 Oled器件及其制作方法和显示面板
CN113241406B (zh) * 2021-04-30 2023-04-07 桂林电子科技大学 一种二维材料阻变存储器及其制备方法
CN113346017B (zh) * 2021-05-21 2023-03-24 河北大学 基于全忆阻器的人工视觉神经系统及其制备方法和应用
CN113488588B (zh) * 2021-06-01 2022-11-01 北京航空航天大学合肥创新研究院(北京航空航天大学合肥研究生院) 一种由自组装异质结材料作为存储介质层构建的忆阻器及其制备方法
CN113594025B (zh) * 2021-06-11 2023-07-28 河北大学 硅基分子束异质外延生长材料的制备方法及忆阻器和应用
CN113793899B (zh) * 2021-08-20 2023-07-04 华中科技大学 一种基于调控导电丝生长的选择器性能优化方法及应用
CN113823737B (zh) * 2021-08-26 2023-09-05 西北工业大学 一种Cu/Cu2S/Al结构宏观忆阻器及制备方法
CN113774321B (zh) * 2021-09-09 2022-10-04 山东大学 一种PtSx高性能光电器件及其制备方法和应用
CN114420785A (zh) * 2021-12-22 2022-04-29 上海应用技术大学 层状氧硫族化合物复合CdS光电材料及制备方法和应用
CN114689164B (zh) * 2022-04-01 2023-04-28 中国科学院半导体研究所 复合薄膜声音传感器及其制备方法和应用
CN114853063B (zh) * 2022-05-30 2023-05-12 天津理工大学 制备钙钛矿/二硫化钼异质结的方法
CN114944440B (zh) * 2022-06-17 2024-03-05 复旦大学 一种仿生视觉神经突触器件及其制备方法
CN115117192A (zh) * 2022-07-04 2022-09-27 复旦大学 一种三维视觉神经形态忆阻器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106299114A (zh) * 2016-09-09 2017-01-04 中国科学院宁波材料技术与工程研究所 一种忆阻器
CN106654009A (zh) * 2016-12-19 2017-05-10 中国科学院宁波材料技术与工程研究所 一种忆阻器及其应用
CN109148683A (zh) * 2018-08-07 2019-01-04 北京航空航天大学 一种基于黑磷和黑磷氧化物的范德华异质结忆阻器
CN110047993A (zh) * 2019-04-29 2019-07-23 中国科学院宁波材料技术与工程研究所 一种忆阻器及其制备方法和应用

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106299114A (zh) * 2016-09-09 2017-01-04 中国科学院宁波材料技术与工程研究所 一种忆阻器
CN106654009A (zh) * 2016-12-19 2017-05-10 中国科学院宁波材料技术与工程研究所 一种忆阻器及其应用
CN109148683A (zh) * 2018-08-07 2019-01-04 北京航空航天大学 一种基于黑磷和黑磷氧化物的范德华异质结忆阻器
CN110047993A (zh) * 2019-04-29 2019-07-23 中国科学院宁波材料技术与工程研究所 一种忆阻器及其制备方法和应用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Defect engineering of two-dimensional transition metal dichalcogenides;zhong lin;《2D mater》;20160413;正文第7页左栏第12-19行 *

Also Published As

Publication number Publication date
CN110518117A (zh) 2019-11-29
US20210057588A1 (en) 2021-02-25

Similar Documents

Publication Publication Date Title
CN110518117B (zh) 一种二维材料异质结的忆阻器及其制备方法
Shi et al. A review of resistive switching devices: performance improvement, characterization, and applications
Yan et al. Progress and challenges for memtransistors in neuromorphic circuits and systems
EP3213349B1 (en) Memory apparatus and method of production thereof
Chen et al. Recent progress in artificial synaptic devices: materials, processing and applications
CN109148683B (zh) 一种基于黑磷和黑磷氧化物的范德华异质结忆阻器
CN111029459B (zh) 一种界面型原子忆阻器及其制备方法
CN103545396B (zh) 光电二极管及其制造方法
CN109659434B (zh) 忆阻器及其制作方法
CN110911560B (zh) 一种平面型忆阻器及其制备方法
CN111463346A (zh) 一种ots选通材料、ots选通单元及其制备方法和存储器
Cao et al. Controllable analog-to-digital bipolar resistive switching behavior and mechanism analysis in δ-MnO2-based memristor
CN111755600B (zh) 一种基于复合纳米线网络结构的忆阻器
CN113078260B (zh) 一种基于二维电子气的互补型忆阻器及其制备方法
CN112331766B (zh) 基于碲化钼的忆阻器及其制备方法、非易失性存储器
CN112447831B (zh) 提升铁电晶体管性能的器件结构及制备方法
CN114094009A (zh) 一种基于多阻变层的阻变存储器件及其制备方法
KR102517217B1 (ko) 매개 변수 변동이 감소되는 멤리스터 소자
Tominov et al. Multilevel resistive switching in thin oxide films for neuromorphic systems of artificial intillegence: simulation & experimental investigation
CN118076216A (zh) 一种基于AlN/AlScN/AlN堆叠结构的忆阻器、制备方法及其应用
CN113921708B (zh) 一种基于二维材料面内各向异性的表面型忆阻集成器件
CN115224191B (zh) 一种铁电超晶格多值存储器件及其制作方法
CN113241404B (zh) 基于二维氧化钼/硫化钼叠层结构的自选通器件及其制造方法
KR102635588B1 (ko) 파장 선택적 양방향 훈련이 가능한 뉴로모픽 소자 및 이의 제조방법
CN115968253A (zh) 硒化物晶体本征氧化制备的忆阻功能层材料、忆阻器及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant