CN113241404B - 基于二维氧化钼/硫化钼叠层结构的自选通器件及其制造方法 - Google Patents
基于二维氧化钼/硫化钼叠层结构的自选通器件及其制造方法 Download PDFInfo
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Abstract
本发明公开了一种二维氧化钼/硫化钼叠层结构的自选通器件及其制造方法，涉及微电子技术领域，包括上电极层、下电极层、功能层，功能层材料位于上电极层和下电极层之间。其中，所述功能层又由介质层I、介质层II、依次堆叠构成；所述介质层I为二维氧化钼(α‑MoO3)，介质层II为二维硫化钼(MoS2)的半导体材料。与现有技术相比，本发明通过叠层方式形成的自选通器件在不扩大占用面积的情况下，解决了交叉集成阵列中的串扰问题；介质层Ⅰ与介质层Ⅱ的堆叠结构实现了自选通性能，显示出良好的非线性特性，其非线性度可以达到105，微缩性极强，工艺简单，节约成本。
Description
技术领域
本发明涉及微电子技术领域，具体涉及一种基于二维氧化钼/硫化钼叠层结构的自选通器件及其制造方法。
背景技术
阻变存储器(RRAM)是具有相当大潜力的能与主流的闪存竞争的下一代存储器件。RRAM的交叉阵列结构被认为是存储器中最经济，单元占用面积最小的集成方式，但在RRAM器件高密度集成中面临的挑战就是交叉串扰现象。因此，我们需要每个单元都具有整流特性，以避免阵列结构中的误读现象发生。目前，半导体工艺中常用的选通的方式有场效应晶体管与阻变单元串联(1T1R)、整流二极管与阻变单元串联(1D1R)、非线性电阻与阻变单元串联(1S1R)等。但以上方法受到串联器件的尺寸影响，使其存储单元面积的缩小受到严重限制，并且制备工艺复杂使其制作成本增加。
自选通器件可以实现非线性电流电压特性，使得小电压读取时器件无论在高阻还是低阻都表现为高阻，且器件结构简单不用另外串联选通器件即可避免串扰问题的发生。具有操作速度快，工艺简单，尺寸小等优点，利于芯片的高密度三维集成。查阅相关自选通器件的文献。基于传统氧化物单层或叠层结构器件的自选通特性研究有Liu等人利用TiN/HfO2/TiOx/Ru结构实现了自选通性能，非线性达到103(X.Xu,Q.Luo,T.Gong,H.Lv,S.Long,Q.Liu,S.S.Chung,J.Li and M.Liu,Symposium on VLSI Technology Digest ofTechnical Papers,2016)。但随着集成电路发展的要求，大规模的高密度存储阵列被迫切需要，因此非线性的进一步提高亟需解决。2019年Sun等对基于二维材料堆叠的自选通器件进行研究，采用了Au/h-BN/G/h-BN/Ag结构，非线性特性可以达到1010(L.Sun,Y.Zhang,G.Han,G.Hwang,J.Jiang,B.Joo,K.Watanabe,T.Taniguchi,Y.M.Kim,W.J.Yu,B.S.Kong,R.Zhao and H.Yang,Nat.Commun.,2019,10,3161.)。但由于h-BN的晶圆级的制备存在挑战，使得该结构器件的存储阵列的进一步应用存在阻碍。CN 104485418 A公开了垂直沟槽结构的自选通器件制备方法，采用多层电极堆叠结构，在凹槽的内壁及底部沉积选通层，工艺复杂，且沉积均匀性无法得到保证。因此本发明提出一种微缩性极强，工艺简单的自选通器件及其制造方法。
发明内容
基于上述现有技术和面临的问题，本发明提出了一种基于二维氧化钼/硫化钼叠层结构的自选通器件及其制造方法，其基于二维材料的叠层结构，实现了自选通特性，非线性可以达到106，在减小漏电流和降低功耗方面有着明显的优势，并且器件单元微缩性强，具有高密度三维集成的潜力。
本发明提出了一种基于二维氧化钼/硫化钼叠层结构的自选通器件，所述叠层结构的自选通器件包括上电极层、下电极层、功能层，功能层材料位于上电极层和下电极层之间。其中，所述功能层又由介质层I、介质层II、依次堆叠构成；所述介质层I为二维氧化钼(α-MoO3)，介质层II为二维硫化钼(MoS2)的半导体材料。其中：
介质层Ⅰ与介质层Ⅱ顺序可以互换，相应接触电极也可以根据需求进行选择；介质层Ⅰ与介质层Ⅱ均为二维材料，对于二维材料的横向尺寸及其制备方法没有具体要求，可以是大面积薄膜，也可以是离散的纳米片。因此在器件尺寸的微缩方面具有明显的优势；电极材料可以是金属材料、合金材料以及其他导电材料例如：石墨烯、重掺硅等。
本发明还提出了一种基于二维氧化钼/硫化钼叠层结构的自选通器件制造方法，所述制造方法包括以下步骤：
第一步，基于衬底表面制备一层导电材料作为下电极。
第二步，基于下电极层表面转移、剥离或原位生长二维氧化钼材料作为介质层Ⅰ；
第三步，基于介质层Ⅰ表面转移、剥离或原位生长二维硫化钼材料作为介质层Ⅱ；
第四步，基于介质层Ⅱ表面沉积导电材料作为上电极；
以上流程中，第二步和第三步可以互换顺序，即在第二步中制备介质层Ⅱ，而在第三步中制备介质层Ⅰ。如果介质层Ⅰ或介质层Ⅱ为离散的纳米片则需要进行对准，上电极和下电极可以做成条状的图形化电极，方便每个器件单元内的介质层与电极的精确对准。器件尺寸取决于上电极、介质层Ⅰ、介质层Ⅱ与上电极对准部分的面积大小。
本发明的有益效果是：本发明方法得到的自选通器件，基于二维材料的叠层结构，实现了自选通特性，非线性可以达到106，在减小漏电流和降低功耗方面有着明显的优势，并且器件单元微缩性强，具有高密度三维集成的潜力。
附图说明
图1为本发明基于二维氧化钼/硫化钼叠层结构的自选通器件结构示意图。
图2至图5为本发明所提出的基于二维氧化钼/硫化钼叠层结构的自选通器件制造方法的制造过程的剖面示意图。
图6为本发明所提出的基于二维氧化钼/硫化钼叠层结构的自选通器件I-V曲线图。
附图标记：
100、衬底；101、下电极；102、介质层Ⅰ；103、介质层Ⅱ；104、上电极；
具体实施方式
以下结合附图及具体实施方式，进一步详述本发明的技术方案。
图1为本发明基于二维氧化钼/硫化钼叠层结构的自选通器件结构示意图，由附图1可知，叠层结构的自选通器件包括上电极层、功能层、下电极层，功能层材料位于上电极层和下电极层之间，所述功能层由介质层I、介质层II、依次堆叠构成；所述介质层I为二维氧化钼，介质层II为二维硫化钼的半导体材料。
实施例1：
本发明公开了一种基于二维材料叠层结构的自选通器件制造方法的实施方案，包括如下步骤：
第一步，在衬底100上方曝光出下电极的图形，利用物理气相沉积的方法制备下电极101，lift-off得到图形化的下电极101。如图2所示；
第二步，基于下电极101表面，利用磁控溅射结合后退火工艺原位生长介质层Ⅰ102，如图3所示；
第三步，基于介质层Ⅰ102表面转移利用化学气相沉积方法制备纳米片作为介质层Ⅱ103，如图4所示；
第四步，基于介质层Ⅱ103表面对准曝光图形化上电极，物理气相沉积法沉积上电极104，lift-off得到上电极图形，如图5所示；
如图2所示，所述第一步中，衬底100选为高阻衬底，减少衬底上由传输信号带来的串扰；下电极101可以通过物理气相沉积方法制备铂，其厚度为200nm。
如图3所示，所述第二步中，介质层Ⅰ为二维α-MoO3，通过溅射及后退火工艺结合方法制备的大面积薄膜厚度为10nm。
如图4所示，所述第三步中，介质层Ⅱ为化学气相沉积的MoS2纳米片，厚度为1.6nm。
如图5所示，所述第四步中，利用磁控溅射沉积的钽作为上电极，厚度为200nm。
电学特性通过半导体参数分析仪测试，如图6所示为本发明中二维氧化钼/硫化钼叠层结构的自选通器件的电流电压特性曲线。图中可以看出，该自选通器件具有良好的非线性特性，可以达到105。
实施例2：
本发明公开了一种基于二维材料叠层结构的自选通器件制造方法的实施方案，包括如下步骤：
第一步，基于衬底100表面利用物理气相沉积的方法沉积金作为下电极101，厚度为100nm，曝光出下电极的掩膜图形，通过干法刻蚀工艺得到图形化的下电极101；
第二步，基于下电极101表面，利用原子层沉积及后退火工艺结合方法原位生长介质层Ⅰ102，厚度为3nm；
第三步，基于介质层Ⅰ102表面剥离块体材料作为介质层Ⅱ103，厚度为20nm；
第四步，基于介质层Ⅱ103表面对准曝光图形化上电极，物理气相沉积法沉积铝作为上电极104，厚度为80nm，lift-off得到上电极图形；
实施例3：
本发明公开了一种基于二维材料叠层结构的自选通器件制造方法的实施方案，依次包括如下步骤：
第一步，基于衬底100上方利用物理气相沉积的方法制备铬作为下电极101，厚度为80nm，通过刻蚀工艺得到图形化的下电极101；
第二步，利用化学气相沉积方法生长介质层Ⅰ102并转移至下电极101表面，厚度为10nm；
第三步，利用化学气相沉积方法生长介质层Ⅱ103并精确对准转移至下介质层Ⅰ102表面，厚度为6nm；
第四步，基于介质层Ⅱ103表面对准曝光图形化上电极，物理气相沉积法沉积钨作为上电极104，厚度为120nm，lift-off得到上电极图形；
由此不难看出，本发明所提供的一种二维氧化钼/硫化钼叠层结构的自选通器件，具有良好的非线性，微缩能力强，易于三维集成。
需要进一步说明的是，本发明中自选通器件的介质层Ⅰ和介质层Ⅱ顺序可以互换，相应的，其制备方法中第二步和第三步对介质层Ⅰ和介质层Ⅱ的制备顺序同样可以互换，即在第二步中制备介质层Ⅱ，而在第三步中制备介质层Ⅰ，所得产品具有相同的效果。对本领域内的技术人员很明显的是，在不偏离本发明的精神和范围的情况下还可以构成有很大差别的实施例，应当理解，除了如所附的权利要求所限定的，本发明不限于以上通过举例所述和所示的实施例。
Claims (6)
1.一种基于二维氧化钼/硫化钼叠层结构的自选通器件，其特征在于，所述叠层结构的自选通器件包括上电极层、功能层、下电极层，功能层材料位于上电极层和下电极层之间，所述功能层由介质层I、介质层II、依次堆叠构成；所述介质层I为二维氧化钼α-MoO3，介质层II为二维硫化钼MoS2的半导体材料。
2.根据权利要求1所述的自选通器件；其特征在于，所述叠层结构中：
（1）上、下电极为金、铬、铂中的一种或者几种组合，或者为石墨烯；
（2）介质层Ⅰ为二维α-MoO3；介质层Ⅱ为二维MoS2。
3.根据权利要求1或2所述的自选通器件，其特征在于，上/下电极的导电材料通过物理气相沉积制备得到。
4.根据权利要求2所述自选通器件，其特征在于，二维α-MoO3采用化学气相沉积制备得到。
5.根据权利要求2所述的自选通器件，其特征在于，MoS2采用化学气相沉积制备得到。
6.一种权利要求1-5任一项所述的基于二维氧化钼/硫化钼叠层结构的自选通器件的制造方法，其特征在于，
（1）制造方法包括以下步骤：
第一步，基于衬底表面利用物理气相沉积制备导电材料作为下电极层；
第二步，基于下电极表面将化学气相沉积制备的介质层Ⅰ采用转移、原位生长的方法对准至下电极表面；
第三步，于介质层Ⅰ表面将化学气相沉积制备的介质层Ⅱ转移或原位生长对准至下电极与介质层Ⅰ重合的表面；
第四步，基于介质层Ⅱ表面利用物理气相沉积法，制备导电材料作为上电极层；
（2）衬底为高阻衬底；
（3）在阵列构建中：
介质层Ⅰ、Ⅱ为大面积薄膜时，自选通阵列的构建采用图形化的上、下电极来实现；或者当介质层Ⅰ、Ⅱ其中一个或两个为离散的纳米片时，自选通阵列的构建在图形化的下电极基础上，介质层Ⅰ、Ⅱ则需要是排列成矩阵的纳米片单元，需要将介质层的纳米片与电极精确对准，再沉积图形化的上电极，同样需要与介质层的纳米片单元精确对准，上电极、下电极、介质层Ⅰ、介质层Ⅱ对准面积即为器件单元面积；图形化的上电极形成采用曝光、lift-off工艺实现；
（4）制造方法的第二步与第三步中介质层Ⅰ和介质层Ⅱ制备的顺序可以互换。
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| CN113241404A (zh) | 2021-08-10 |
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