CN113488588B - 一种由自组装异质结材料作为存储介质层构建的忆阻器及其制备方法 - Google Patents
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Abstract
本发明公开了一种由自组装异质结材料作为存储介质层构建的忆阻器及其制备方法，该忆阻器的存储介质层由自组装异质结材料制备而成；自组装异质结材料包括钙钛矿量子点和二维纳米材料，其制备方法为：分别配置二维纳米材料分散液和零维量子点材料分散液，将二维纳米材料分散液和零维量子点材料分散液混合后进行超声处理，通过超声诱导零维量子点材料在二维纳米材料上自组装，最后通过旋涂制得。本发明利用自组装异质结材料中非共价键的弱相互作用，对导电细丝的形成或断裂行为进行物理约束，从而实现电压控制的忆阻器，同时异质结结构材料中较长的电流衰减时间，进一步降低了器件的工作能耗，提高了忆阻器的功能性和实用性。
Description
技术领域
本发明属于电子材料技术领域，具体涉及一种由自组装异质结材料作为存储介质层构建的忆阻器及其制备方法。
背景技术
忆阻器因其简单紧凑的双端结构，出色的存储性能(亚纳秒开关时间和皮焦耳多比特可编程性)以及简单的操作方式而受到越来越受到关注。通过“设置”(SET)和“复位”(RESET)操作，使得忆阻器在低阻态(low resistance state，LRS)和高阻态(highresistance state，HRS)之间进行电阻态的切换。根据SET操作后的忆阻器在零偏压下的电阻态，将忆阻器划分为非易失型和易失型，见图1和图2。其中，零偏压下保持LRS状态的器件为非易失型忆阻器，而零偏压下返回HRS状态的器件为易失型忆阻器。
易失型忆阻器的周期性电导态刷新和快速写入速度，为数字计算的新领域(包括逻辑门、传感计算与神经形态计算)创造了提高能源效率的机会，其电流易失行为是焦耳热影响传导电子、相变或原子重排和半永久空间电荷分布过程，这些过程本质上是由叠加的热效应对器件电阻态保持状态的影响。忆阻器的存储机理是通过外界激励使得中间存储介质层展现出不同的电阻状态来实现信息的存储。其典型的电阻变化机制是基于局部缺陷浓度变化而形成或断裂具有相对高导电性的一个或多个导电细丝(conductive filaments，CF)。通过施加在忆阻器器件上各种刺激(包括电压、光照、温度等)，在器件的电学测试中形成瞬态焦耳热影响器件中CF的几何形状。近年来，从要求高精度的近传感器计算(near-sensor computing)与传感器内计算(in-sensor computing)存储器，到不精确和随机性导致的随机计算和安全，易失型忆阻器既可用于降低安全计算的复杂性，也可通过在内存数组中执行神经形态计算来减少访问数据量。
为了实现忆阻器的电流易失行为，不同的研究方案被用来设计忆阻器中导电细丝的断裂行为，包括光辐照(Adv.Funct.Mater.2020，30，2070105)，相变效应(Nat.Nanotechnol.2016,11,693)以及肖特基势垒调控(Adv.Electron.Mater.2020,6,1900595)等。这些研究方案虽然实现了对忆阻器的电流易失行为的有效调控，然而调控能耗较高，影响易失型忆阻器的通用性和实用性。如何从器件存储介质层材料性质入手，实现对其中导电细丝(conductive filaments，CF)的形成或断裂行为的调控，是综合降低调控手段复杂性和减少调控能耗的有效途径。
发明内容
本发明的目的是提供一种由自组装异质结材料作为存储介质层构建的忆阻器及其制备方法，从而从材料上解决对忆阻器的电流易失行为的调控问题。利用自组装异质结材料中非共价键的弱相互作用，对导电细丝的形成或断裂行为进行物理约束，从而设计实现电压控制的易失型忆阻器。同时异质结结构材料中较长的电流衰减时间，进一步降低了器件的工作能耗，提高了易失型忆阻器的功能性和实用性。
为实现上述目的，本发明采用的技术方案为：
一种由自组装异质结材料作为存储介质层构建的忆阻器，所述忆阻器的存储介质层由自组装异质结材料制备而成；所述自组装异质结材料包括零维量子点材料和二维纳米材料，其制备方法如下：配置二维纳米材料分散液；配置零维量子点材料分散液；将二维纳米材料分散液和零维量子点材料分散液混合后进行超声处理，通过超声诱导零维量子点材料在二维纳米材料上自组装，从而制备得到含有自组装异质结材料的分散液；最后将含有自组装异质结材料的分散液旋涂在基底上，经过烘干即制得。进一步的，所述零维量子点材料包括CsPbI3、CsPbCl3、CsPbBr3、CdSe、CdS、InP、SnS2等材料量子点；所述二维纳米材料包括MoSe2、TaS2、石墨烯、黑磷纳米片、MoS2、Mxene等二维材料。
作为优选的技术方案，所述忆阻器为垂直结构，包括自下而上依次设置的基底、底部电极、存储介质层和顶部电极。进一步的，所述基底为表面负载有SiO2的硅片(SiO2/Si基片)、纸、玻璃片、聚酰亚胺(polyimide,PI)、聚萘二甲酸乙二醇酯(polyethylenenaphthalate,PEN)、聚对苯二甲酸乙二醇酯(Polyethylene terephthalate,PET)中的一种；所述底部电极和顶部电极以导电电极材料制备，所述导电电极材料为金属(金、银、铝、铂、镁等)、氧化铟锡(indium-tin-oxide,ITO)、掺氟氧化锡(fluorine-doped tin oxide,FTO)或铝掺杂氧化锌(aluminum doped ZnO,AZO)等。上述所述的由自组装异质结材料作为存储介质层构建的忆阻器的制备方法，包括以下步骤：
含有底部电极的基底经过清洗、干燥后备用；
将含有自组装异质结材料的分散液旋涂在底部电极表面，烘干后在底部电极上得到由自组装异质结材料制成的存储介质层；
在存储介质层上制备18-40nm厚的顶部电极，得到忆阻器。
作为优选的技术方案，所述忆阻器为水平结构，包括位于底部的基底，所述基底的顶部设有一对水平电极和存储介质层；所述存储介质层位于两个水平电极之间。进一步的，所述基底为表面负载有SiO2的硅片(SiO2/Si基片)、纸、玻璃片、聚酰亚胺(polyimide,PI)、聚萘二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚对苯二甲酸乙二醇酯(Polyethylene terephthalate,PET)中的一种；所述水平电极以导电电极材料制备，所述导电电极材料为金属(金、银、铝、铂、镁等)、氧化铟锡(indium-tin-oxide,ITO)、掺氟氧化锡(fluorine-doped tin oxide,FTO)或铝掺杂氧化锌(aluminum doped ZnO,AZO)等。上述所述的由自组装异质结材料作为存储介质层构建的忆阻器的制备方法，包括以下步骤：
基底经过清洗、干燥后备用；
将含有自组装异质结材料的分散液旋涂在基底表面，烘干后在基底上得到由自组装异质结材料制成的存储介质层；
在存储介质层上制备双端电极，得到忆阻器。
本发明中自组装异质结材料的制备原理分析如下：
分子自组装的原理是利用分子与分子或分子中某一片段与另一片段之间的分子识别，相互通过非共价健相互作用形成具有特定排列顺序的分子聚合体，分子自发的通过无数非共价键的弱相互作用是发生自组装的关键。这种非共价健的弱相互作用力比常规材料互相堆叠所产生的静电相互作用要强，但是比材料内部的各种共价化学键要弱。所以更容易被外界环境干扰，比如导电细丝形成过程中所附带的焦耳热，这种热效应也会进一步影响导电细丝的形态，当热效应累积到一定程度，就会造成导电细丝的断裂。
本发明用于制备自组装异质结材料的原料为二维材料、零维量子点材料，这两种原料的特点是属于低维度材料。一方面，低维度材料结合旋涂方法可以保证最终产物具有良好的平整性，从而保证了和电极的接触势垒很低，以保证器件能正常工作；如果是其他大维度的材料，无法形成平整的薄膜，会引起和电极的接触势垒过大，导致器件无法工作。另一方面，制备过程中，二维材料作为载体用于负载量子点，通过二维材料提供自组装的支撑，能让量子点很好的组装在其上面，保持了材料的均匀性。
与现有技术相比，本发明的有益效果为：
本发明构建了一种基于对忆阻器中导电细丝的形成和断裂行为进行物理约束的材料设计策略，利用自组装异质结材料中非共价键的弱相互作用，对电压调控的灵敏度更高，可以有效的放大并引起电压变化，实现对忆阻器中导电细丝的形成或断裂行为的调控，从而实现稳定的电流易失性行为；同时异质结结构材料中较长的电流衰减时间，进一步降低了器件的工作能耗，提高了易失型忆阻器的功能性和实用性。
本发明提供的一种对于忆阻器电流行为调控的新策略，具有材料选择性高，操作简便可控，高稳定电流易失性等特点；此外，本发明中涉及的自组装异质结材料制备工艺简单易行，生产成本低，能够实现大规模工业化生产。
附图说明
图1为忆阻器器件的非易失电流行为示意图；
图2为忆阻器器件的易失电流行为示意图；
图3为实施例1制得的垂直结构的忆阻器的结构示意图；
图4为实施例2制得的水平结构的忆阻器的结构示意图；
图5为忆阻器中导电细丝的形成和断裂过程示意图；
图6为基于易失型忆阻器的100次测试的电流-电压曲线；
图7为不同测试电流阈值下忆阻器电流的易失性行为；
图8为不同测试电脉冲的电压、脉冲持续时长分别与忆阻器电流衰减时间关系图；
附图标记：1-基底，2-底部电极，3-存储介质层，4-顶部电极，5-水平电极。
具体实施方式
下面结合实施例和附图对本发明作更进一步的说明。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下列实施例中所用的原料和试剂均为市售产品，市购可得。
实施例1
一种由自组装异质结材料作为存储介质层构建的忆阻器的制备方法，该忆阻器为垂直结构，结构示意图如图3所示，包括自下而上依次设置的基底1、底部电极2、存储介质层3和顶部电极4；本实施例中基底1为玻璃片，底部电极2为ITO，存储介质层3是以CsPbI3和少层黑磷纳米片(FLBP)为原料制备得到的自组装异质结材料，顶部电极4为Ag；将本实施例制得的忆阻器记为Ag/(CsPbI3/FLBP)/ITO/玻璃基底，制备步骤如下：
步骤一(清洗)：将含ITO电极的玻璃片放入烧杯，加入几滴Decon清洗剂和适量超纯水，超声烧杯10分钟。取出烧杯重新加超纯水冲洗至无泡沫，再加适量超纯水超声5分钟，重复2次。
步骤二(烘干)：将清洗完的含ITO电极的玻璃片用N2枪吹干，放入真空干燥箱在120℃下烘干30min。
步骤三(UVO亲水化处理)：将含ITO电极的玻璃片放入UVO清洁器中(ITO电极朝上)处理30min。
步骤四(CsPbI3/FLBP溶液制备)：先制备少层黑磷纳米片溶液样品，与零维量子点材料分散液进行混合后，通过超声诱导自组装合成CsPbI3/FLBP异质结材料溶液。具体方法如下：
首先，采用液相剥离技术，实现FLBP纳米片的制备：在氩气手套箱中，向研钵中中加入2mL N-甲基吡咯烷酮(NMP)和20mg大块BP晶体，研磨后得到混合物。将混合物加入到含有18mL NMP的玻璃杯中，然后置于700W的功率下超声处理3小时后，将溶液以300rpm的转速离心5分钟，取含有BP纳米片的上清液。再通过离心(数次)将NMP溶剂交换为甲苯溶剂，得到FLBP纳米片分散液。
其次，通过热注入法制备钙钛矿量子点分散液：在氮气手套箱中将1.072mmol碳酸铯与10ml十八烯、0.625ml油酸充分混合，加热至150℃至反应完全生成油酸铯溶液。再将0.188mmol碘化铅和5毫升十八烯充分混合后加热到120℃，依次注入0.5ml油胺和油酸，待完全混合溶解后加热到160℃，再注入100℃的0.4mL油酸铯。反应5秒后冰浴。使用乙醇使制备的钙钛矿CsPbI3量子点沉淀，重新分散在甲苯溶液中，即得钙钛矿量子点CsPbI3溶液。
最后，采用溶液自组装策略，将上述制备好的CsPbI3量子点溶液加入到FLBP纳米片分散液中，然后在室温下通过超声浴对混合物进行超声处理，诱导CsPbI3量子点在FLBP纳米片上自组装形成CsPbI3/FLBP异质结材料，得到含有CsPbI3/FLBP异质结材料的分散液。
步骤五(旋涂)：以含有CsPbI3/FLBP异质结材料的分散液为原料，在含ITO电极的玻璃片基底上分别以1000、2000、3000转/s的速率旋涂30s以旋涂一层CsPbI3/FLBP存储介质层薄膜。
步骤六(退火)：将上述旋涂完CsPbI3/FLBP存储介质层薄膜的玻璃片放在烘干台上以80℃烘干2h，最终得到器件的存储介质层。
步骤七(蒸镀)：用定制图案化的掩膜版覆盖玻璃片以控制顶部电极形状，在存储介质层上蒸镀30nm厚的银金属顶部电极，得到最终的忆阻器器件。
实施例2
一种由自组装异质结材料作为存储介质层构建的忆阻器的制备方法，该忆阻器为水平结构，结构示意图如图4所示，包括位于底部的基底1，所述基底1的顶部设有一对水平电极5和存储介质层3；本实施例中基底1为SiO2/Si基片，水平电极由Cr与Ag的合金组成(记为Cr/Ag)，存储介质层3与实施例1中的相同；将本实施例制得的忆阻器记为为(Cr/Ag)/(CsPbI3/FLBP)/(Cr/Ag)，其制备步骤如下：
参考实施例1中的步骤一～步骤七，区别在于以下两点不同：(1)实施例2的步骤一中以SiO2/Si基片替代实施例1中含ITO电极的玻璃片；(2)步骤七中用定制图案化的掩膜版覆盖在存储介质层上以制备一对水平电极5，具体操作为：先在介电层上蒸镀沉积10nm厚的Cr金属层，然后在Cr金属层的表面蒸镀沉积60nm厚度的Ag金属层；其他步骤均与实施例1中的相同。需要说明的是水平电极5不局限于本实施例中列举的Cr/Ag合金，利用其他的金属材料(金、银、铝、镁等)制备的电极也属于本发明的保护范围。
用半导体分析仪研究上述实施例1制得的忆阻器器件的电流易失性的电学性能，通过施加电场调控器件的电阻态，结果如下：
图5为忆阻器中导电细丝的形成和断裂过程示意图；在较大偏压作用下能够促进导电细丝的形成；零偏压下在异质结较弱的原子键合处优先断裂导电细丝。即基于自组装异质结材料中较弱的原子键合力，对导电细丝的形成或断裂行为进行物理约束。图6为基于易失型忆阻器的100次测试的电流-电压曲线，图中1、2、3表示I-V回扫过程中的曲线顺序正向是沿着1到2到3的顺序；当测试负向电压回扫时候也是先1，再2再3，从图6可知其表现为稳定的电流易失行为。图7为不同测试电流阈值下忆阻器电流的易失性行为；其中线条A、B、C代表的测试电流阈值分别为10-3、10-4、10-5A，从图7中可知阈值电流的设置会让器件的开启时间有规律的变化，阈值电流大，开启电压会更大一点；从图8可知，不同测试电脉冲的电压大小、脉冲持续时长分别与忆阻器电流衰减时间大小存在线性关系，在电脉冲的电压大小从0.6V,0.8V,1.0V,1.2V变到1.4V，器件测试都显示突然增加的电流。当外加电压被移除,电流的不同的衰减时间也都是典型的短期记忆特征。分别对0.6～1.4V的电压幅值和10～50ms的脉冲宽度松弛时间进行统计分析。结果表示：电压幅值越高，持续时间越长，弛豫时间越长，分布越窄。
Claims (7)
1.一种由自组装异质结材料作为存储介质层构建的忆阻器，其特征在于：所述忆阻器的存储介质层由自组装异质结材料制备而成；所述自组装异质结材料包括零维量子点材料和二维纳米材料，其制备方法如下：
配置二维纳米材料分散液；配置零维量子点材料分散液；将二维纳米材料分散液和零维量子点材料分散液混合后进行超声处理，通过超声诱导零维量子点材料在二维纳米材料上自组装，从而制备得到含有自组装异质结材料的分散液；最后将含有自组装异质结材料的分散液旋涂在基底上，经过烘干即制得；
所述零维量子点材料包括CsPbI3、CsPbCl3、CsPbBr3中的至少一种；所述二维纳米材料为黑磷纳米片。
2.根据权利要求1所述的由自组装异质结材料作为存储介质层构建的忆阻器，其特征在于：所述忆阻器为垂直结构，包括自下而上依次设置的基底、底部电极、存储介质层和顶部电极。
3.根据权利要求2所述的由自组装异质结材料作为存储介质层构建的忆阻器，其特征在于：所述基底为表面负载有SiO2的硅片、纸、玻璃片、聚酰亚胺、聚萘二甲酸乙二醇酯或聚对苯二甲酸乙二醇酯中的一种；所述底部电极和顶部电极以导电电极材料制备，所述导电电极材料为金属、氧化铟锡、掺氟氧化锡或铝掺杂氧化锌中的一种。
4.如权利要求2或3所述的由自组装异质结材料作为存储介质层构建的忆阻器的制备方法，其特征在于：包括以下步骤：
含有底部电极的基底经过清洗、干燥后备用；
将含有自组装异质结材料的分散液旋涂在底部电极表面，烘干后在底部电极上得到由自组装异质结材料制成的存储介质层；
在存储介质层上制备顶部电极，得到忆阻器。
5.根据权利要求1所述的由自组装异质结材料作为存储介质层构建的忆阻器，其特征在于：所述忆阻器为水平结构，包括位于底部的基底，所述基底的顶部设有一对水平电极和存储介质层；所述存储介质层位于两个水平电极之间。
6.根据权利要求5所述的由自组装异质结材料作为存储介质层构建的忆阻器，其特征在于：所述基底为表面负载有SiO2的硅片、纸、玻璃片、聚酰亚胺、聚萘二甲酸乙二醇酯或聚对苯二甲酸乙二醇酯中的一种；所述水平电极以导电电极材料制备，所述导电电极材料为金属、氧化铟锡、掺氟氧化锡或铝掺杂氧化锌中的一种。
7.如权利要求5或6所述的由自组装异质结材料作为存储介质层构建的忆阻器的制备方法，其特征在于：包括以下步骤：
基底经过清洗、干燥后备用；
将含有自组装异质结材料的分散液旋涂在基底表面，烘干后在基底上得到由自组装异质结材料制成的存储介质层；
在存储介质层上制备双端电极，得到忆阻器。
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