CN102237314A - 具有多层级架构的快闪存储器 - Google Patents

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Abstract

本发明包括一种制作存储器装置的方法，其包含：在衬底上形成外围电路；用层间电介质层覆盖所述外围电路及所述衬底；及在所述层间电介质层上形成一个或一个以上存储器阵列层级的堆叠。

Description

具有多层级架构的快闪存储器
技术领域
本文中所揭示的标的物涉及一种多层级快闪存储器及一种用以形成所述多层级快闪存储器的工艺流程。
背景技术
举例来说，存储器装置可用于许多类型的电子装备中，例如计算机、蜂窝电话、PDA、数据记录器、游戏及导航设备。对较小及/或能力更高的电子装备的不断需求可产生对较小、较高密度存储器装置的需要，其可涉及接近与原子或分子级的材料及电子行为相关联的较低边界的小半导体特征大小。因此，除减小半导体特征大小以外的用以增加存储器密度的方法可涉及新配置，例如三维存储器架构。然而，此种方法可涉及对实施起来相对昂贵的新制作技术及/或新工艺流程的显著转变。因此，可需要一种可使用从用以制作更熟悉的二维存储器架构的工艺流程相对少地作修改的工艺流程制作的三维存储器架构。
附图说明
将参照以下各图描述非限制性及非穷举性实施例，其中除非另有规定，各图中相同参考编号指代相同部件。
图1是根据一实施例的多层级存储器装置的横截面图。
图2是根据一实施例的多层级存储器装置的另一横截面图。
图3是根据一实施例的用以形成多层级存储器装置的工艺的流程图。
图4是根据一实施例的存储器装置的晶体管部分的栅极堆叠层的横截面图。
图5是根据一实施例的存储器装置的晶体管部分的横截面图。
图6是根据一实施例的包括层间电介质层的存储器装置的晶体管部分的横截面图。
图7是根据一实施例的准备用于制作存储器阵列的存储器装置的横截面图。
图8是根据一实施例的包括存储器阵列的存储器装置的横截面图。
图9是根据一实施例的包括存储器阵列的存储器装置的另一横截面图。
图10是根据一实施例的准备用于制作源极触点的存储器装置的横截面图。
图11是根据另一实施例的存储器装置的横截面图。
图12是根据一实施例的准备用于制作多层级存储器阵列的存储器装置的横截面图。
图13是根据一实施例在多层级存储器阵列中的漏极或源极触点的横截面图。
图14是根据一实施例的计算系统及存储器装置的示意图。
具体实施方式
此说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例描述的特定特征、结构或特性包括在所请求的标的物的至少一个实施例中。因此，在此说明书通篇的各个地方出现的片语“在一个实施例中”或“一实施例”未必全部指代相同实施例。此外，可将所述特定特征、结构或特性组合在一个或一个以上实施例中。
在一实施例中，三维存储器结构可包含衬底上的外围电路、用以覆盖所述外围电路的层间电介质层(ILD)及在所述ILD上的两个或两个以上存储器单元阵列层级。此种ILD可包含(举例来说)使用各种技术(包括低压化学气相沉积(LPCVD)、化学气相沉积(CVD)及/或原子层沉积(ALD))沉积的氧化硅。举例来说，此外围电路(举例来说)可包含用以选择及/或操作栅极线、位线及/或漏极-源极线的控制电路。此外围电路还可包含感测放大器电路，但所请求的标的物不受限于此。不管名字如何，外围电路不需要驻留于存储器结构的外围上。特定来说，此外围电路可安置于其上构建有所述外围电路的衬底与两个或两个以上存储器单元阵列层级之间。在一个实施方案中，此种三维存储器结构可包含NAND快闪存储器，但所请求的标的物不受此方面的限制。
在一实施例中，存储器单元阵列可包含电荷捕集NAND快闪存储器。此些存储器单元可包含用以选择性地捕集电荷载子的氧化物-氮化物-氧化物(ONO)堆叠及源极/漏极区之间的沟道区。与存储器阵列的各个层级的源极/漏极触点可包含延伸穿过存储器阵列的各个层级的导电插塞。在一特定实施例中，漏极触点可从最顶部存储器单元阵列层级延伸到最底部存储器单元阵列层级。
在一实施例中，用以制作三维存储器结构的工艺流程可通过在衬底上形成外围电路而开始。在用绝缘材料及/或ILD覆盖外围电路之后，可形成第一存储器阵列层级。在用另外的绝缘材料及/或ILD覆盖第一存储器阵列层级之后，可形成另一存储器阵列层级，等等。接着可如下文所描述来形成通往各个存储器阵列层级的接触线。当然，用以制作三维存储器结构的工艺的此些细节仅为实例，且所请求的标的物不受限于此。
在另一实施例中，用以制作三维存储器结构的工艺流程可通过在衬底上形成第一存储器阵列层级而开始。在用添加的绝缘材料及/或ILD覆盖第一存储器阵列层级之后，可形成另一存储器阵列层级，等等。在形成最后的存储器阵列层级之后，可通过在电路区中选择性地移除阵列ILD来在衬底上形成外围电路。在用添加的绝缘材料及/或ILD覆盖外围电路之后，可接着如下文所描述形成通往各个存储器阵列层级的导电接触线。再次，用以制作三维存储器结构的工艺的此些细节仅为实例，且所请求的标的物不受限于此。
图1是根据一实施例的沿第一方向的多层级存储器装置100的横截面图。图2是根据一实施例的沿大致正交于所述第一方向的第二方向的多层级存储器装置100的另一横截面图。此种三维存储器装置可允许通过一个在另一个上地堆叠多个阵列层级而实现存储器的相对高密度装填。此处，词语“堆叠”并不打算暗示此些存储器阵列层级在别处形成且随后一个在另一个上地放置。而是，可在构建到衬底中的外围电路上方原位制作此些存储器阵列层级。举例来说，存储器装置100的下部部分可包含衬底105上的外围电路120，而上部部分可包含存储器阵列堆叠110。特定来说，(举例来说)外围电路120可包括经由掩埋于ILD 145中的各个导电线130而互连的一个或一个以上晶体管125。存储器阵列堆叠110可包含包括存储器单元140阵列的一个或一个以上存储器阵列层级115。邻近存储器阵列层级115可通过至少ILD 135而彼此绝缘及/或分离，但也可使用其它材料及/或层。在一特定实施方案中，可在多晶硅(多晶)层260上的特定区255中蚀刻ONO堆叠205以在阵列层级115中形成源极触点1015。举例来说，可使用例如LPCVD、CVD、ALD及/或分子束外延(MBE)等各种技术来沉积多晶硅，且在沉积之后对其进行原位掺杂(例如，在沉积期间)或植入。当然，此些材料仅为实例，且所请求的标的物不受限于此。
图3是根据一实施例的用以形成多层级存储器装置的工艺300的流程图。图4到13显示此种多层级存储器装置在各个制作阶段处的横截面图。在框310处，在衬底上形成外围电路的工艺以衬底105开始，如图4中所示。特定来说，为界定包括在外围电路中的晶体管，可执行阱/阈值植入、高电压(HV)氧化、低电压(LV)氧化515及多晶层沉积。接下来，在通过氧化物填充及后续化学机械抛光(CMP)界定浅沟槽隔离(STI)之后，则例如可在衬底105上沉积导电层430(例如，钨硅(WSi2))。举例来说，此种沉积工艺可包括CVD、MBE及/或ALD。
可在结构400上沉积掩模以将导电层430及多晶层420的至少一部分图案化。举例来说，所得图案可界定包括在外围电路120中的晶体管的多个晶体管栅极。在晶体管栅极界定之后，可接近此些晶体管的源极/漏极区执行LDD植入、间隔物界定以及n+及p+植入555。如图5中所示，所得晶体管125可包含包括具有由间隔物505覆盖的侧的多晶图案425及导电图案435的栅极堆叠。举例来说，可使用晶体管125来控制存储器装置的寻址及/或输入/输出操作。
图6是包括囊括晶体管125的ILD 145的存储器装置的晶体管部分的横截面图。举例来说，可沉积电介质氧化物(举例来说)以覆盖衬底105及晶体管125且随后经由CMP对其进行抛光。可通过进行蚀刻以暴露晶体管125的用于源极/漏极及/或栅极触点的特定区来移除所得ILD 145的部分。如图7中所示，可随后用导电材料(例如，金属)来填充此些经移除部分以形成导电线130。在一特定实施方案中，举例来说，此些导电线可包含钨。接着可使用CMP工艺来抛光ILD 145及导电线130的顶部部分。在工艺300的框320处，可沉积额外的ILD 147以覆盖导电线130及/或外围电路的其它部分。在框330处，第一层级存储器单元阵列可通过沉积多晶层以覆盖ILD 147而开始形成。可将此多晶层图案化及蚀刻以形成暴露ILD 147的区730的多晶图案720。在一个实施方案中，多晶图案720可包含可对应于完成的存储器结构中的存储器单元的位线的大致平行的多个多晶硅线。当然，用以形成存储器装置的各个部分的工艺的此些细节仅为实例，且所请求的标的物不受此方面的限制。
参照图8，可将ONO 810保形地沉积到多晶图案720上。特定来说，ONO 810可包含阻挡电介质层820(例如，氧化硅)、捕集电介质层825(例如，氮化硅)及隧道氧化物层830(例如，氧化硅)。可沉积金属盖帽860以保形地覆盖覆盖有ONO的多晶图案720且填充介入区805。举例来说，此金属盖帽可包含氮化钽(TaN)。如图12中所示，接着可沉积低电阻金属层1210以保形地覆盖所得存储器单元140。此金属层可包含(举例来说)钛、氮化钛、钨(W)、氮化钨(WN)、硅化钨(WSi2)及/或其组合。当然，此些材料仅为实例，且所请求的标的物不受限于此。在一特定实施方案中，可将可包含氧化物的ILD 135保形地沉积到低电阻金属层1210上。举例来说，额外的保形氮化物层1240可覆盖ILD 135且因此形成用以制作后续存储器阵列层级115的基础，如在框340处。
图9是根据一实施例的大致正交于图8的横截面图的横截面图。在图9的横截面图中，显示多晶图案720覆盖ILD 147。ONO 810及金属盖帽860随后覆盖多晶图案720。在一特定实施方案中，可蚀刻ONO 810的一部分及金属盖帽860以暴露多晶图案720的区1010，如图10中所示。举例来说，接着可使经暴露区1010经受载子植入，例如n+源极植入。在此植入之后，可沉积低电阻金属层1210以填充并覆盖经暴露区1010且覆盖金属盖帽860，如图11中所示。此导电层可包含(举例来说)钛、氮化钛、钨、氮化钨及/或其组合。通过此方法，可通过单元图案化形成源极触点1165，且此方法不需要包括专用金属化工艺。与单元图案化同时，可形成源极选择器晶体管1172、漏极选择器晶体管1178及栅极1174。此外，可形成用于源极选择器晶体管的接触条带(未显示)、用于漏极选择器晶体管的接触条带(未显示)及用于栅极的接触条带(未显示)。可在区1168处形成漏极触点(未显示)。当然，此些材料仅为实例，且所请求的标的物不受限于此。可沉积后续电介质层135以覆盖低电阻金属层1210。此电介质层可包含(举例来说)氧化硅。可在电介质层135上沉积硬掩模1140，例如氮化硅。可随后使用硬掩模1140来界定字线。可执行倾斜源极/漏极植入1120以对源极区250及/或漏极区251进行掺杂。接下来，可执行ILD沉积以填充栅极之间的空间。可使用一直到硬掩膜1140的选择性工艺(例如，仅ILD移除工艺)来执行平面化工艺。在此阶段处，举例来说，形成新的存储器阵列层级可从ILD沉积及多晶硅沉积开始。
图13是根据若干实施例显示各种漏极及/或源极触点的多层级存储器结构1300的横截面图。举例来说，可在图3中的工艺300的框350期间形成此些源极/漏极触点，以在一个或一个以上存储器阵列层级、外围电路及/或外部电路(例如，存储器控制器)当中提供电连接。在涉及外围电路的一个实施方案中，条带源极线/字线触点1310、1320、1330及1340可包含导电材料(例如，金属)的插塞。特定来说，触点1320可电连接到存储器阵列层级1380的外围区，触点1330可电连接到存储器阵列层级1382的外围区，且触点1340可电连接到存储器阵列层级1384的外围区。另外，触点1310可电连接到导电线130，其可包括外围电路的一部分，如上文所论述。用以构造此些触点的技术可涉及仅氧化物蚀刻工艺，同时选择恰当的蚀刻深度以便到达特定存储器阵列层级。举例来说，在通过进行蚀刻而移除氧化物之后，可用金属填充所得孔，此后可执行CMP工艺。
在涉及漏极触点的实施方案中，延伸超出多于一个存储器阵列层级的触点可包含经由导电插塞彼此连接的多个层级间触点。此些漏极触点为举例来说的，但所请求的标的物不受限于此。在一特定实例中，外部电路(未显示)可经由层级间触点1350、1355及1360连接到存储器阵列层级1380。用以构造此些分段触点的技术可涉及针对个别存储器阵列层级的漏极触点蚀刻与填充工艺，使用例如多晶硅添加导电插塞，及随后执行平面化工艺(例如，CMP)。因此，举例来说，可在形成存储器单元阵列层级1380之后但在形成存储器单元阵列层级1382之前形成层级间触点1360。类似地，可在形成存储器单元阵列层级1382之后但在形成存储器单元阵列层级1384之前形成层级间触点1355，等等。
在涉及漏极触点的另一实施方案中，延伸超出多于一个存储器阵列层级的触点可包含从最顶部存储器单元阵列层级延伸到最底部存储器单元阵列层级的单个插塞1370。举例来说，插塞1370可包含漏极触点。单个插塞1370固有的相对高的纵横比可引入蚀刻及/或填充上的困难。另外，跨越多个存储器单元阵列层级的重叠管理可引入形成单个插塞1370上的困难。举例来说，可难以将存储器单元阵列层级1384上方的表面上的掩模与存储器单元阵列层级1380上的存储器单元特征对准。
可使用各种漏极触点技术中的任一者使相应存储器阵列层级的对应位线(例如，多晶图案720)彼此电短路。
图14是根据一实施例的计算系统及存储器装置的示意图。此计算装置可包含一个或一个以上处理器(举例来说)以执行应用程序及/或其它代码。举例来说，存储器装置1410可包含图1中所示的多层级存储器装置100。计算装置1404可表示可配置以管理存储器装置1410的任何装置、器具或机器。存储器装置1410可包括存储器控制器1415及存储器1422。通过举例而非限制的方式，计算装置1404可包括：一个或一个以上计算装置及/或平台，例如(举例来说)桌上型计算机、膝上型计算机、工作站、服务器装置等；一个或一个以上个人计算或通信装置或器具，例如(举例来说)个人数字助理、移动通信装置等；一计算系统及/或相关联服务提供商能力，例如(举例来说)数据库或数据存储服务提供商/系统；及/或其任一组合。
应认识到，系统1400中所示的各种装置的全部或部分及如本文中进一步描述的工艺及方法可使用硬件、固件、软件或其任一组合来实施或以其它方式包括硬件、固件、软件或其任一组合。因此，通过举例而非限制的方式，计算装置1404可包括经由总线1440在操作上耦合到存储器1422的至少一个处理单元1420及一主机或存储器控制器1415。处理单元1420表示可配置以执行数据计算程序或过程的至少一部分的一个或一个以上电路。通过举例而非限制的方式，处理单元1420可包括一个或一个以上处理器、控制器、微处理器、微控制器、专用集成电路、数字信号处理器、可编程逻辑装置、现场可编程门阵列等或其任一组合。处理单元1420可包括经配置以与存储器控制器1415通信的操作系统。此操作系统可(举例来说)产生命令以经由总线1440发送到存储器控制器1415。此些命令可包含读取及/或写入命令。响应于写入命令，举例来说，存储器控制器1415可提供偏压信号，例如用以将与所述写入命令相关联的信息写入到存储器分区的设定或重设脉冲(举例来说)。在一实施方案中，举例来说，存储器控制器1415可操作存储器装置1410，其中处理单元1420可代管一个或一个以上应用程序及/或起始给存储器控制器的写入命令以提供对存储器装置1410中的存储器单元的存取。
存储器1422表示任何数据存储机构。存储器1422可包括(举例来说)一级存储器1424及/或二级存储器1426。一级存储器1424可包括(举例来说)随机存取存储器、只读存储器等。虽然在此实例中图解说明为与处理单元1420分离，但应理解，一级存储器1424的整体或部分可提供于处理单元1420内或以其它方式与处理单元1420位于同一地点/耦合。
二级存储器1426可包括(举例来说)与一级存储器相同或类似类型的存储器及/或一个或一个以上数据存储装置或系统，例如(举例来说)磁盘驱动器、光盘驱动器、磁带驱动器、固态存储器驱动器等。在某些实施方案中，二级存储器1426可以是在操作上可接受的计算机可读媒体1428或可以其它方式配置以耦合到计算机可读媒体1428。计算机可读媒体1428可包括(举例来说)可携载用于系统1400中的装置中的一者或一者以上的数据、代码及/或指令及/或使得所述数据、代码及/或指令可存取的任何媒体。
计算装置1404可包括(举例来说)输入/输出1432。输入/输出1432表示可配置以接受或以其它方式引入人类及/或机器输入的一个或一个以上装置或特征，及/或可配置以递送或以其它方式提供人类及/或机器输出的一个或一个以上装置或特征。通过举例而非限制的方式，输入/输出装置1432可包括在操作上配置的显示器、扬声器、键盘、鼠标、轨迹球、触摸屏、数据端口等。
虽然已图解说明及描述了目前认为是实例性实施例的内容，但所属领域的技术人员应理解，在不背离所请求的标的物的情况下可作出各种其它修改且可替代等效物。另外，可在不背离本文中所描述的中心概念的情况下作出许多修改以使特定情形适应所请求的标的物的教示。因此，所请求的标的物既定不限于所揭示的特定实施例，而是此所请求的标的物还可包括归属于所附权利要求书及其等效物的范围内的所有实施例。

Claims (20)

1.一种制作存储器装置的方法，所述方法包含：
在衬底上形成外围电路；
用层间电介质层覆盖所述外围电路及所述衬底；及
在所述层间电介质层上形成一个或一个以上存储器阵列层级的堆叠。
2.根据权利要求1所述的方法，其中形成所述一个或一个以上存储器阵列层级中的第一层级包含：
用多晶硅薄膜至少部分地覆盖所述隔离材料；
将所述多晶硅薄膜的一部分图案化以形成大致平行的多个多晶硅线；
用氧化物-氮化物-氧化物(ONO)堆叠至少部分地覆盖所述多晶硅薄膜及所述多个多晶硅线；及
用金属层至少部分地覆盖所述ONO堆叠。
3.根据权利要求1所述的方法，其进一步包含：
通过移除所述金属层及所述ONO堆叠的一部分而暴露所述多晶硅薄膜以界定平行栅极线。
4.根据权利要求2所述的方法，其进一步包含：
通过移除所述金属层及所述ONO堆叠的一部分而暴露所述多晶硅薄膜；及
用导电材料取代所述金属层及所述ONO堆叠的所述经移除部分以形成源极触点。
5.根据权利要求2所述的方法，其进一步包含：
在两个连续存储器阵列层级之间形成第一漏极触点；
将所述两个连续存储器阵列层级中的一者的多晶硅线对准在所述第一漏极触点上；及
在所述多晶硅线与第三连续存储器阵列层级之间形成第二漏极触点。
6.根据权利要求1所述的方法，其进一步包含：
在形成所述一个或一个以上存储器阵列层级之后，在所述存储器阵列层级当中形成漏极触点。
7.根据权利要求1所述的方法，其中所述存储器阵列包含电荷捕集NAND存储器单元阵列。
8.一种存储器装置，其包含：
衬底上的外围电路；
用以覆盖所述外围电路的层间电介质层；及
形成于所述层间电介质层上的一个或一个以上存储器阵列层级，其中所述外围电路安置于所述衬底与所述层间电介质层之间。
9.根据权利要求8所述的存储器装置，其中所述一个或一个以上存储器阵列层级覆盖所述外围电路的至少一部分。
10.根据权利要求8所述的存储器装置，其进一步包含：
用以至少部分地覆盖所述层间电介质层的多晶硅薄膜；
用以至少部分地覆盖所述多晶硅薄膜的氧化物-氮化物-氧化物(ONO)堆叠及金属层；
所述ONO堆叠及所述金属层的一部分中的用以暴露所述多晶硅薄膜的一部分的开口；及
安置于所述开口中的源极触点。
11.根据权利要求10所述的存储器装置，其中所述存储器阵列包含所述ONO堆叠以捕集个别存储器单元中的电荷载子。
12.根据权利要求8所述的存储器装置，其进一步包含：
两个连续存储器阵列层级之间的第一漏极触点；及
所述两个连续存储器阵列层级中的一者的多晶硅位线与第三连续存储器阵列层级之间的第二漏极触点。
13.根据权利要求8所述的存储器装置，其进一步包含：
跨越两个或两个以上所述存储器阵列层级延伸的漏极触点。
14.根据权利要求10所述的存储器装置，其进一步包含所述一个或一个以上存储器阵列层级上的平行栅极线。
15.根据权利要求8所述的存储器装置，其中所述存储器阵列包含电荷捕集NAND存储器单元阵列。
16.一种系统，其包含：
存储器装置，其包含：
衬底上的外围电路；
用以覆盖所述外围电路的层间电介质层；及
所述层间电介质层上的一个或一个以上存储器阵列层级；
存储器控制器，其用以操作所述存储器装置，及
处理器，其用以代管一个或一个以上应用程序且用以起始给所述存储器控制器的写入命令以提供对所述存储器阵列中的存储器单元的存取。
17.根据权利要求16所述的系统，其中所述存储器装置进一步包含：
用以至少部分地覆盖所述层间电介质层的多晶硅薄膜；
氧化物-氮化物-氧化物(ONO)堆叠及用以至少部分地覆盖所述ONO堆叠的金属层；
所述ONO堆叠及所述金属层的一部分中的用以暴露所述多晶硅薄膜的一部分的开口；及
安置于所述开口中的源极触点。
18.根据权利要求16所述的系统，其中所述存储器装置进一步包含：
两个连续存储器阵列层级之间的第一漏极触点；及
所述两个连续存储器阵列层级中的一者的多晶硅位线与第三连续存储器阵列层级之间的第二漏极触点。
19.根据权利要求16所述的系统，其中所述存储器装置进一步包含：
跨越两个或两个以上所述存储器阵列层级延伸的漏极触点。
20.根据权利要求16所述的系统，其中所述存储器阵列包含电荷捕集NAND存储器单元阵列。
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