CN107771356A - 具有外围晶体管的外延半导体基座的三维存储器器件 - Google Patents

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Abstract

提供了一种制造存储器器件的方法，所述方法包括在半导体基板之上形成绝缘体层和间隔体材料层的第一交替堆叠体，蚀刻所述第一交替堆叠体以暴露单晶半导体材料，在所述单晶半导体材料上形成第一外延半导体基座，使得所述第一外延半导体基座与所述单晶半导体材料外延对齐，通过所述第一交替堆叠体形成存储器堆叠结构的阵列，以及在所述第一外延半导体基座之上形成至少一个半导体器件。

Description

具有外围晶体管的外延半导体基座的三维存储器器件
技术领域
本公开总体涉及三维半导体器件的领域，更具体地，涉及包括外围器件的三维存储器器件及其制造方法。
背景技术
需要外围器件来控制三维存储器器件中的各种存储器元件的操作。随着三维存储器器件中的堆叠体的数量的增加，用于提供与外围器件的电接触的接触通孔结构的高度增加。接触通孔结构的高度上的这种增加使得难以为外围器件形成可靠的接触通孔结构。
发明内容
根据本公开的方面，一种制造存储器器件的方法包括在基板的单晶半导体表面之上形成绝缘体层和间隔体材料层的交替堆叠体，以及通过图案化所述交替堆叠体来形成阶梯式表面。所述单晶半导体表面在所述交替堆叠体的所有层被移除的区域中被暴露。所述方法还包括，在形成所述阶梯式表面之后，分别在所述半导体基板的半导体表面之上和所述阶梯式表面之上形成外延半导体基座和电介质材料部分。所述外延半导体基座与所述半导体基板的单晶半导体表面外延对齐。所述方法还包括通过所述交替堆叠体的剩余部分形成存储器堆叠结构的阵列，以及在所述外延半导体基座上形成至少一个半导体器件。
根据本公开的另一方面，一种存储器器件包括：位于半导体基板之上的导电层和绝缘体层的交替堆叠体；位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述交替堆叠体延伸；叠盖所述交替堆叠体的阶梯式表面的电介质材料部分；具有基本上垂直的侧壁的外延半导体基座，所述外延半导体基座与所述半导体基板中的单晶基板半导体材料外延对齐；以及位于所述外延半导体基座的顶表面上的至少一个半导体器件。
根据本公开的又一方面，提供了一种制造存储器器件的方法。所述方法包括在半导体基板之上形成绝缘体层和间隔体材料层的第一交替堆叠体，蚀刻所述第一交替堆叠体以暴露单晶半导体材料，在所述单晶半导体材料上形成第一外延半导体基座，其中所述第一外延半导体基座与所述单晶半导体材料外延对齐，通过所述第一交替堆叠体形成存储器堆叠结构的阵列，在所述第一外延半导体基座上形成第二外延半导体基座，其中所述第一外延半导体基座和所述第二外延半导体基座彼此外延对齐，以及在所述第一外延半导体基座至少形成至少一个半导体器件。
根据本公开的又一方面，提供了一种存储器器件，其包括位于半导体基板之上的至少一个交替堆叠体，其中所述至少一个交替堆叠体中的每一个包括导电层和绝缘体层，所述导电层和所述绝缘体层沿着垂直于所述半导体基板的顶表面的方向交替，并且在接触区域中包括阶梯式表面；位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述至少一个交替堆叠体的整体延伸；附加的绝缘层和间隔体材料层的至少一个附加的交替堆叠体，其中所述间隔体材料层与所述导电层的组分不同；位于所述至少一个附加的交替堆叠体中的至少一个外延半导体基座，其中所述至少一个外延半导体基座中的每一个与所述半导体基板的单晶基板半导体材料外延对齐；以及位于所述至少一个外延半导体基座上的至少一个半导体器件。
附图说明
图1是根据本公开的第一实施例的在基板之上形成交替层、绝缘帽层和平坦化停止层的堆叠体之后的第一示范性结构的垂直截面图。
图2是根据本公开的第一实施例的在形成阶梯式台阶之后的第一示范性结构的垂直截面图。
图3是根据本公开的第一实施例的在外围器件区域中形成外延半导体基座之后的第一示范性结构的垂直截面图。
图4是根据本公开的第一实施例的在沉积电介质填充材料层之后的第一示范性结构的垂直截面图。
图5是根据本公开的第一实施例的在形成电介质材料部分之后的第一示范性结构的垂直截面图。
图6是根据本公开的第二实施例的在形成电介质填充材料层之后的第二示范性结构的垂直截面图。
图7是根据本公开的第二实施例的在形成电介质材料部分之后的第二示范性结构的垂直截面图。
图8是根据本公开的第二实施例的在移除电介质材料部分的区域之后的第二示范性结构的垂直截面图。
图9是根据本公开的第二实施例的在形成外延半导体部分之后的第二示范性结构的垂直截面图。
图10A是根据本公开的第二实施例的在形成存储器开口和外延通道部分之后的第一示范性结构和第二示范性结构的俯视图。
图10B是沿着垂直平面B–B’的图10A的示范性结构的垂直截面图。
图10C是沿着垂直平面C–C’的图10A的示范性结构的垂直截面图。
图10D是沿着垂直平面B–B’的图10A的示范性结构的垂直截面图。
图11A是根据本公开的实施例的在形成存储器堆叠结构和背侧接触结构之后的第一示范性结构或第二示范性结构的俯视图。
图11B是沿着垂直平面B–B’的图11A的示范性结构的垂直截面图。
图11C是沿着垂直平面C–C’的图11A的示范性结构的垂直截面图。
图11D是沿着垂直平面B–B’的图11A的示范性结构的垂直截面图。
图12A是根据本公开的实施例的在形成外围器件之后的第一示范性结构或第二示范性结构的俯视图。
图12B是沿着垂直平面B–B’的图12A的示范性结构的垂直截面图。
图12C是沿着垂直平面C–C’的图12A的示范性结构的垂直截面图。
图12D是沿着垂直平面D–D’的图12A的示范性结构的垂直截面图。
图12E是沿着垂直平面E–E’的图12A的示范性结构的垂直截面图。
图13是根据本公开的第三实施例的在形成第一交替堆叠体之后的第三示范性结构的垂直截面图。
图14是根据本公开的第三实施例的在形成第一阶梯式台阶之后的第三示范性结构的垂直截面图。
图15是根据本公开的第三实施例的在沉积第一电介质填充材料层之后的第三示范性结构的垂直截面图。
图16是根据本公开的第三实施例的在形成第一电介质填充材料部分之后的第三示范性结构的垂直截面图。
图17是根据本公开的第三实施例的在图案化第一电介质填充材料部分以物理暴露单晶半导体层的顶表面之后的第三示范性结构的垂直截面图。
图18是根据本公开的第三实施例的在形成第一外延半导体基座之后的第三示范性结构的垂直截面图。
图19是根据本公开的第三实施例的在形成第一存储器开口之后的第三示范性结构的垂直截面图。
图20是根据本公开的第三实施例的在形成牺牲填充结构之后的第三示范性结构的垂直截面图。
图21是根据本公开的第三实施例的在形成第二交替堆叠体之后的第三示范性结构的垂直截面图。
图22是根据本公开的第三实施例的在形成第二阶梯式台阶和第二电介质填充材料部分之后的第三示范性结构的垂直截面图。
图23是根据本公开的第三实施例的在形成第二外延半导体基座之后的第三示范性结构的垂直截面图。
图24是根据本公开的第三实施例的在形成第二存储器开口之后的第三示范性结构的垂直截面图。
图25是根据本公开的第三实施例的在形成堆叠间存储器开口之后的第三示范性结构的垂直截面图。
图26A是根据本公开的第三实施例的在形成存储器堆叠结构之后的第三示范性结构的俯视图。
图26B是沿着图26A中的线B-B’的图26A的第三示范性结构的垂直截面图。
图27是根据本公开的第三实施例的在形成第一外延半导体基座之后、形成第一电介质材料填充部分之前的第三示范性结构的替代实施例的垂直截面图。
图28A–28D是根据本公开的实施例的第一、第二或第三示范性结构的替代配置的顺序直截面图。
图29A是图28D的替代配置的示意俯视图，其中示出了选定的元件。
图29B是沿着垂直平面B–B’的图29A的结构的垂直截面图。
图29C是沿着垂直平面C–C’的图29A的结构的垂直截面图。
具体实施方式
如上面所讨论的，本公开涉及包括外围晶体管的三维存储器器件及其制造方法，下面描述其各个方面。本公开的实施例可以用于形成包括多级存储器结构的各种结构，其非限制性示例包括半导体器件，例如包括多个NAND存储器串的三维单片存储器阵列。附图不是按照比例绘制的。具有相同的附图标记的元件指代相同或相似的元件。元件的多个范例可以在示出元件的单个范例的情况下被复制，除非明确描述或以其他方式清楚地指明了没有元件的复制。诸如“第一”、“第二”和“第三”的序数词仅用于标识相同的元件、且在本说明书和本公开的权利要求书中可以采用不同的序数词。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者位于第二元件的内侧上。如本文所使用的，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
单片三维存储器阵列是这样的阵列，其中多个存储器级形成在单个基板(例如半导体晶片)之上，而没有中间基板。术语“单片”意味着阵列的每个级的层被直接沉积在阵列的每个下面的级的层上。相比之下，二维阵列可以分开形成，然后封装在一起以形成非单片存储器器件。例如，如题为“Three Dimensional Structure Memory”的美国专利No.5,915,167中所述，通过在分离的基板上形成存储器级并垂直地堆叠存储器级来构造非单片堆叠的存储器。基板可以在键合之前被减薄或从存储器级移除，但是由于存储器级最初在分离的基板上形成，这种存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。
参考图1，示出了根据本公开的实施例的第一示范性结构，其可以例如用于制造包含垂直NAND存储器器件的装置。该示范性结构包括基板8，其可以是半导体基板，例如单晶硅晶片。半导体基板8可以包括一个或多个材料层(9，10)。在一个实施例中，基板8可以包括至少一个下面的材料层9和作为最顶层的单晶半导体层10。在一个实施例中，该至少一个下面的材料层9可以包括半导体材料层，其具有与位于其上的单晶半导体层10不同导电类型的掺杂。替代地或附加地，该至少一个下面的材料层9可以包括埋入的绝缘体层。在一个实施例中，该至少一个下面的材料层9可以包括具有第一导电类型的掺杂的第一半导体材料层9B、以及具有与第一导电类型相反的第二导电类型的掺杂的第二半导体材料层9A。单晶半导体材料层10可以具有第一导电类型的掺杂。
单晶半导体层10是半导体材料层，且可以包括至少一种元素半导体材料(例如，硅)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其他半导体材料。
如本文所使用的，“半导体材料”是指具有1.0x 10-6S/cm至1.0x 105S/cm的范围中的电导率的材料，且当以电掺杂剂进行适当的掺杂时，能够制造具有1.0S/cm至1.0x 105S/cm的范围中的电导率的掺杂的材料。如本文所使用的，“电掺杂剂”是指向带结构内的平衡带添加空穴的p型掺杂剂，或向带结构内的导电带添加电子的n型掺杂剂。如本文所使用的，“导电材料”是指电导率大于1.0x 105S/cm的材料。如本文所使用的，“绝缘体材料”或“电介质材料”是指电导率小于1.0x 10-6S/cm的材料。对电导率的所有测量都是在标准条件下进行的。可选地，可以在单晶半导体层10内形成至少一个掺杂阱(未明确示出)。
可选地，电介质垫层12可以形成在单晶半导体层10的顶表面上。电介质垫层12可以例如是氧化硅层。电介质垫层12的厚度可以例如在从3nm至30nm的范围中，尽管也可以采用更小或更大的厚度。可选地，可以在电介质垫层12之上形成底部绝缘体层31。如果存在，底部绝缘体层31包括电介质材料，且可以直接形成在电介质垫层12的顶表面上。可以用于底部绝缘体层31的示范性材料包括但不限于氧化硅、电介质金属氧化物和氮化硅(在随后形成的第二材料层的材料不是氮化硅的情况下)。
在基板8的顶表面之上形成第一材料层(其可以是绝缘层32)和第二材料层(其可以是间隔体材料层42)的交替堆叠体，其可以例如在底部绝缘体层31的顶表面上。如本文所使用的，交替的多个第一元件和第二元件是指这样的结构，其中第一元件的范例和第二元件的范例交替。不是交替的多个元件的端部元件的第一元件的每个范例在两侧邻接第二元件的两个范例，且不是交替的多个元件的端部元件的第二元件的每个范例在两端邻接第一元件的两个范例。第一元件可以在其中具有相同的厚度，或可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的范例或第二材料层的范例开始，且可以以第一材料层的范例或第二材料层的范例结束。在一个实施例中，第一元件的范例和第二元件的范例可以形成形成在交替的多个元件内以周期性重复的单位。
每个第一材料层包括第一材料，且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘体层32，且每个第二材料层可以是在绝缘体层之间提供垂直隔离的间隔体材料层42。在这种情况下，堆叠体可以包括交替的多个绝缘体层32和间隔体材料层42。
交替的多个层的堆叠体在本文中被称为交替堆叠体(32，42)。在一个实施例中，交替堆叠体(32，42)可以包括由第一材料构成的绝缘体层32、以及由不同于绝缘体层32的第二材料构成的间隔体材料层42。绝缘体层32的第一材料可以是至少一种电绝缘材料。因此，每个绝缘体层32可以是电绝缘材料层。可以用于绝缘体层32的电绝缘材料可以包括但不限于氧化硅(包含掺杂的或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋转电介质材料、通常称为高介电常数(高k)的电介质氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘体层32的第一材料可以是氧化硅。
间隔体材料层42的第二材料是牺牲材料，其可以是对绝缘体层32的第一材料为选择性地被移除。在这种情况下，间隔体材料层42被称为材料层。如本文所使用的，如果移除工艺以移除第二材料的速率的至少两倍速率来移除第一材料，则对第一材料的移除对第二材料是“选择性的”。对第一材料的移除的速率与对第二材料的移除的速率的比率在本文称为第一材料相对于第二材料的移除工艺的“选择性”。
间隔体材料层42可以包括电绝缘材料、半导体材料或导电材料。在间隔体材料层42是牺牲材料层的情况下，间隔体材料层42的牺牲材料可以随后替换为导电电极，其例如可以用作垂直NAND器件的控制栅电极。可以用于间隔体材料层42的牺牲材料的非限制性示例包括氮化硅、非晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，间隔体材料层42可以是包括氮化硅或半导体材料(其包括硅和锗中的至少一种)的牺牲材料层。替代地，间隔体材料层42可以是随后不会被替换的导电材料层，即永久导电材料层。
在一个实施例中，绝缘体层32可以包括氧化硅，且间隔体材料层可以包括氮化硅间隔体材料层。绝缘体层32的第一材料可以例如通过化学气相沉积(CVD)被沉积。例如，如果氧化硅被用于绝缘体层32，则原硅酸四乙酯(TEOS)可以用作CVD工艺的前体材料。间隔体材料层42的第二材料可以例如由CVD或原子层沉积(ALD)来形成。
绝缘体层32和间隔体材料层42的厚度可以在20nm至50nm的范围中，尽管可以为每个绝缘体层32和每个间隔体材料层42采用更小或更大的厚度。绝缘体层32和间隔体材料层(例如，控制栅电极或间隔体材料层)42的对的重复次数可以在从2到1024的范围内，并且通常从8到256，尽管也可以使用更多的重复次数。堆叠体中的顶部栅电极和底部栅电极可以用作选择栅电极。在一个实施例中，交替堆叠体(32，42)中的每个间隔体材料层42可以在每个相应的间隔体材料层42内具有基本上不变的均匀的厚度。
绝缘帽层70可以沉积在交替堆叠体(32，42)之上。绝缘帽层70包括绝缘体材料，其可以是与绝缘体层32的第一材料相同的材料。绝缘帽层70包括与间隔体材料层42的第二材料不同的材料。绝缘帽层70的厚度可以在从20nm至100nm的范围内，尽管也可以采用更小或更大的厚度。
平坦化停止层80可以形成在绝缘帽层70之上。平坦化停止层80包括电介质材料，所述电介质材料可以在随后的平坦化步骤(其可以采用化学机械平坦化)中用作停止层。例如，平坦化停止层80可以采用电介质金属氧化物(例如氧化铝)、氮化硅或氧化硅。平坦化停止层80包括不同于间隔体材料层42的第二材料的电介质材料。平坦化停止层80的厚度可以在从5nm至40nm的范围内，尽管也可以采用更小或更大的厚度。
第一示范性结构可以具有随后在其中形成存储器器件的区域，其在本文中称为器件区域100。第一示范性结构可以具有另一区域，在所述区域中随后形成接触控制栅电极的接触通孔结构，其在本文中称为接触区域300。第一示范性结构还可以具有另一区域，在所述区域中随后形成控制存储器器件的操作的外围器件，其在本文中称为外围器件区域200。
参考图2，可以根据第一实施例形成在接触区域300和外围器件区域200之上延伸的阶梯式腔69。阶梯式腔69可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状根据距离基板8的顶表面的垂直距离逐步地变化。在一个实施例中，阶梯式腔69可以通过以下方式形成：通过用掩模层(其可以是图案化的光致抗蚀剂层)初始地掩蔽器件区域100和可选的接触区域200，通过蚀刻前者的未掩蔽的部分来图案化平坦化停止层80和绝缘帽层70，以及通过重复地进行一组处理步骤来形成阶梯式表面。在替代实施例中，区域200和300可以在相同的蚀刻步骤期间同时被蚀刻，或者区域200可以在单独的蚀刻步骤中在区域300之前被蚀刻。
该组处理步骤可以例如包括第一类型的蚀刻工艺和第二类型的蚀刻工艺，第一类型的蚀刻工艺通过一个或多个级垂直地增加腔的深度，第二类型的蚀刻工艺通过修整掩模层(例如，通过部分地灰化掩模层的外部部分)来扩展将在随后的第一类型的蚀刻工艺中将被垂直蚀刻的区域。如本文所使用的，包括交替的多层的结构的“级”被定义为结构内的一对第一材料和第二材料层的相对位置。例如，光致抗蚀剂层(未示出)可以被施加并且被图案化，以初始地覆盖器件区域100和接触区域300，并且可以交替地进行各向异性蚀刻工艺和灰化工艺。每个各向异性蚀刻工艺可以通过两个垂直级(对应于一对绝缘体层32和间隔体材料层42)垂直地延伸预先存在的腔，并且蚀刻穿过新近物理暴露的区域内的平坦化停止层80和绝缘帽层70，所述区域是这样的区域，在所述区域中，平坦化停止层80的顶表面在修整光致抗蚀剂层的外部部分的紧接着的灰化工艺期间被物理暴露。每个灰化工艺通过仅移除光致抗蚀剂层的最外部分来修整光致抗蚀剂层。灰化工艺的持续时间决定了灰化的光致抗蚀剂材料的量，以及阶梯式表面的对应的壁架(即，水平表面)的长度。在形成阶梯式表面期间，可以移除位于区域200中的交替堆叠体(32，42)的层32和42以及层12和31的部分，以在区域200中暴露半导体基板8(例如，单晶硅基板半导体层10)。替代地，位于区域200中的这些层的部分可以在与用于形成阶梯式表面的步骤分离的蚀刻步骤期间被移除。
在形成阶梯式腔之后，交替堆叠体(32，42)的外围部分可以具有阶梯式表面。如本文所使用的，“阶梯式表面”是指一组表面，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔”是指具有阶梯式表面的腔。掩模层的剩余部分可以例如通过灰化被移除。
参考图3，外延半导体基座110可以形成在外围器件区域200中，外围器件区域200是半导体材料层10的单晶基板半导体材料的顶表面被物理暴露的区域。外延半导体基座110可以由选择性外延工艺形成。外延半导体基座110包括与半导体材料层10的单晶基板半导体材料(例如，单晶硅)外延对齐的单晶半导体材料(例如，单晶硅)。可选地，外延半导体基座110可以掺杂有适当导电类型的电掺杂剂。外延半导体基座110的顶表面可以与包括平坦化停止层80的顶表面的水平表面共面，或者可以位于其之上。外延半导体基座110的侧壁表面可以是基本上垂直的，且没有阶梯式表面，该阶梯表面为区域300中的堆叠体中的阶梯式表面的镜像。外延半导体基座110的基本上垂直的侧壁相对于水平表面(例如，基板的顶表面)的角度可以在从80度至100度的范围内，例如90度。
形成外延半导体基座110的选择性外延工艺可以例如通过以下方式进行：使反应物气体(例如SiH4、SiH2Cl2、SiHCl3、SiCl4、Si2H6、GeH4、Ge2H6、其他半导体前体气体、或其组合)与蚀刻剂气体(例如HCl)顺序地或同时地流动。半导体材料在非晶表面(例如电介质材料的表面)上的沉积速率小于蚀刻剂对半导体材料的蚀刻速率，而半导体材料在晶体表面(例如半导体材料层10的顶表面)上的沉积速率大于蚀刻剂对半导体材料的蚀刻速率。因此，半导体材料仅沉积在半导体表面上，该半导体表面是半导体材料层10的顶表面的物理暴露的部分。可以选择工艺条件(例如沉积温度、工艺室中的各种气体的分压、等等)，使得沉积的半导体材料与半导体材料层10的单晶结构外延(即单晶)原子对齐。
参考图4，电介质填充材料层65L沉积在阶梯式腔69的剩余部分中(其存在于接触区域300中)、器件区域100中的交替堆叠体(32，42)之上、以及外围器件区域200中的外延半导体基座110之上。电介质填充材料层65L包括电介质材料，该电介质材料可以随后使用诸如化学机械平坦化(CMP)的平坦化工艺被平坦化。例如，电介质填充材料层65L可以包括电介质材料，例如未掺杂的氧化硅或掺杂的氧化硅(例如磷硅酸盐玻璃、硼硅酸盐玻璃、或硼磷硅酸盐玻璃)。电介质填充材料层65L可以完全填充接触区域300中的阶梯式腔69的剩余部分。
参考图5，可以进行平坦化工艺，以从包括平坦化停止层80的顶表面的水平表面上方移除电介质填充材料层65L的部分。例如，可以通过化学机械平坦化(CMP)从平坦化停止层80的顶表面的上方移除电介质填充材料层65L的部分。电介质填充材料层65L的填充接触区域300中的阶梯式腔的剩余部分构成电介质材料部分(即，绝缘填充材料部分)。在一个实施例中，电介质材料部分可以包括后退(retro)阶梯式底表面。在这种情况下，电介质材料部分在本文中称为后退阶梯式电介质材料部分65。如本文所使用的，“后退阶梯式”元件是指具有阶梯式表面和水平截面面积的元件，该水平截面面积作为距离元件所存在的基板的顶表面的垂直距离的函数单调增加。如果采用氧化硅作为后退阶梯式电介质材料部分65，则后退阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有诸如B、P和/或F的掺杂剂。因此，外延半导体基座110和后退阶梯式电介质材料部分65分别形成在半导体基板8的半导体表面之上和阶梯式表面之上。如果需要，后退阶梯式电介质材料部分65也可以形成在暴露的基板9的一部分之上。外延半导体基座110与半导体基板8中的单晶基板半导体材料外延对齐。
在一个实施例中，可以至少采用外延半导体基座110作为平坦化工艺的停止结构，以平坦化电介质填充材料层65L的电介质材料来形成后退阶梯式电介质材料部分65。在一个实施例中，可以至少采用外延半导体基座110和平坦化停止层80作为平坦化工艺的停止结构，以平坦化电介质填充材料层65L的电介质材料来形成后退阶梯式电介质材料部分65。在后退阶梯式电介质材料部分65的平坦化(例如，CMP)期间使用基座100作为平坦化(例如，抛光)停止层是在区域300中形成阶梯式表面之后形成基座110的一个非限制性优点。在区域300中形成阶梯式表面之后形成基座110的另一个非限制性优点是在基座110的(多个)侧壁中不形成阶梯式表面。这在基座110的平面顶表面留下了更多的空间以形成外围(例如，驱动电路)器件和/或减少了用于基座的空间，这允许在相同尺寸的基板的区域100中形成更多的存储器器件。
参考图6，根据本公开的第二实施例的第二示范性结构可以通过在形成外延半导体基座之前形成电介质填充材料层65L从图2的第一示范性结构导出。平坦化停止层80在形成图2所示的阶梯式表面之前被图案化。图6的电介质填充材料层65L可以具有与图4的电介质填充材料层65L相同的组分。另外，图6的电介质填充材料层65L可以采用与形成图4的电介质填充材料层65L的沉积方法相同的沉积方法来形成。
参考图7，可以进行平坦化工艺，以从包括平坦化停止层80的顶表面的水平表面的上方移除电介质填充材料层65L的部分。例如，可以通过化学机械平坦化(CMP)从平坦化停止层80的顶表面的上方移除电介质填充材料层65L的部分。可以采用平坦化停止层80作为停止层来平坦化电介质填充材料层65L。电介质填充材料层65L的填充接触区域300和外围器件区域200中的电介质填充材料层65L的剩余部分构成后退阶梯式电介质材料部分65(即，绝缘填充材料部分)。如果氧化硅用于后退阶梯式电介质材料部分65，则后退阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有诸如B、P和/或F的掺杂剂。
参考图8，光致抗蚀剂层(未示出)可以施加在平坦化停止层80和后退阶梯式电介质材料部分65之上，且可以被图案化以覆盖器件区域100和接触区域300，而不覆盖外围器件区域200。可以进行各项异性蚀刻或各向同性蚀刻以从外围器件区域200移除后退阶梯式电介质材料部分65的一部分。在一个实施例中，可以采用各向异性蚀刻以从外围器件区域200中的半导体基板8的顶表面的上方移除后退阶梯式电介质材料部分65的物理暴露的区域。
后退阶梯式电介质材料部分65的尺寸由于各向异性蚀刻而减小。具体地，在接触区域300中的阶梯式表面之上沉积的电介质材料的剩余部分构成后退阶梯式电介质材料部分65。因此，后退阶梯式电介质材料部分65(如在图8的处理步骤之后提供的)通过在基板8之上沉积和图案化电介质材料来形成。外围区域腔79形成在后退阶梯式电介质材料部分65的一部分被移除的体积内。
参考图9，下部外延半导体基座110A可以形成在外围器件区域200中，其为在其中物理暴露半导体材料层10的单晶基板半导体材料的顶表面的区域。下部外延半导体基座110A可以由选择性外延工艺形成，其在本文中称为第一选择性外延工艺。下部外延半导体基座110A包括单晶半导体材料，其与半导体材料层10的单晶基板半导体材料外延对齐。可选地，下部外延半导体基座110A可以掺杂有适当类型的电掺杂剂。下部外延半导体基座110A的顶表面可以位于包括平坦化停止层80的顶表面的水平表面下方，且位于后退阶梯式电介质材料部分65的顶表面下方。下部外延半导体基座110A的侧壁表面可以接触后退阶梯式电介质材料部分65的侧壁，其可以是基本上垂直的侧壁。下部外延半导体基座110A的侧壁相对于水平表面的角度可以在从80度到100度的范围内，例如90度，尽管也可以采用更小或更大的角度。
形成下部外延半导体基座110A的选择性外延工艺可以与可用于形成图3的外延半导体基座110的选择性外延工艺相同。可以选择选择性外延工艺的持续时间，使得下部外延半导体基座110A的厚度可以在平坦化停止层80的顶表面与半导体基板8的顶表面之间的垂直距离的30％和99％之间。
参考图10A–10D，光致抗蚀剂层(未示出)施加在图9的第二示范性结构之上或图5的第一示范性结构之上。光致抗蚀剂层可以施加在以下的上方：平坦化停止层80、后退阶梯式电介质材料部分65，以及(i)图5所示的第一实施例的第一示范性结构的基座110，或者(ii)根据图9所示的第二实施例的第二结构中的下部外延半导体基座110A。光致抗蚀剂层被光刻图案化以在其中形成开口。选择开口的图案，使得开口的第一子集形成在期望形成存储器堆叠结构的器件区域100内，且开口的第二子集形成在期望形成虚设支撑结构的接触区域300内。如本文所使用的，“虚设”结构是指不电活动的结构。
存储器开口49和虚设存储器开口49’可以由通过平坦化停止层80、绝缘帽层70、交替堆叠体(32，42)、底部绝缘体层31、电介质垫层12和后退阶梯式电介质材料部分65转印开口的图案来形成。在一个实施例中，每个存储器开口49可以具有比每个虚设存储器开口49’更小的直径或宽度。替代地，开口49可以具有相同的直径或宽度。可以使用诸如反应离子刻蚀的各向异性蚀刻来进行开口的图案的转印。至少一个半导体表面(例如，层10)通过各向异性蚀刻在每个存储器开口49和每个虚设存储器开口49’的底部部分被物理暴露。光致抗蚀剂层可以随后例如通过灰化被移除。
在第二实施例的方法中，上部外延半导体基座110B和外延通道部分11可以通过另一选择性外延工艺同时形成在图9的第二示范性结构上，其在本文中称为第二选择性外延工艺。上部外延半导体基座110B直接形成在下部外延半导体基座110A上。每个外延通道部分11直接形成在基板8中的导体材料层10的物理暴露的半导体表面上。
在一个实施例中，第二选择性外延工艺可以在反应物气体(即，半导体前体气体)的供给限制半导体材料的沉积速率的区域中进行。在这种情况下，上部外延半导体基座110B的厚度可以大于外延通道部分11。下部外延半导体基座110A和上部外延半导体基座110B的组合构成外延半导体基座110。在一个实施例中，可以选择下部外延半导体基座部分110A的厚度和上部外延半导体基座110B的厚度，使得上部外延半导体基座110B的顶表面与后退阶梯式电介质材料部分65的顶表面和/或平坦化停止层80的顶表面基本上共面。在另一实施例中，可以选择下部外延半导体基座部分110A的厚度和上部外延半导体基座110B的厚度，使得上部外延半导体基座110B的顶表面形成在包括后退阶梯式电介质材料部分65的顶表面和平坦化停止层80的顶表面的水平表面的上方。在这种情况下，在形成存储器堆叠结构和漏极区域之后可以选择性进行修饰(touch-up)化学机械平坦化工艺。
在第一外延半导体沉积工艺之后且在第二外延半导体沉积工艺之前，多个存储器开口49通过交替堆叠体(32，42)的剩余部分形成。上部外延半导体基座110B包括单晶半导体材料，其与半导体材料层10的单晶基板半导体材料外延对齐。上部外延半导体基座110B和外延通道部分11的半导体材料可以与下部外延半导体基座110A的半导体材料相同或不同(例如，两者可以都包括单晶硅)。因此，外延半导体基座110和后退阶梯式电介质材料部分65分别形成在半导体基板8的半导体表面之上和阶梯式表面之上。如果需要，部分65也可以形成在基板8的部分之上。外延半导体基座110与半导体基板8中的单晶基板半导体材料外延对齐。
在第一实施例的方法中，外延半导体基座110在形成图5的第一示范性结构中的外延通道部分11期间被掩蔽。替代地，外延通道部分11可以整个被省略，且通道60可以直接接触基板8(例如，直接接触层10)。可选地，平坦化停止层80可以对绝缘帽层70选择性地被移除。
参考图11A–11D，第一实施例和第二实施例的方法中的下一步骤包括通过顺序沉积材料层在存储器开口49和虚设存储器开口49’中的每一个内形成存储器薄膜层。例如，可以顺序地沉积至少一个阻挡电介质层、存储器材料层和隧穿电介质层，以形成连续层堆叠体。至少一个阻挡电介质层包括至少一种电介质材料，例如电介质金属氧化物材料和/或氧化硅。存储器材料层可以包括电荷捕获电介质材料，例如氮化硅或多个导电浮置栅极。隧穿电介质层包括单个电介质层，例如氧化硅，或诸如ONO堆叠体(即，氧化硅、氮化硅、氧化硅堆叠体)的电介质层堆叠体。
第一连续半导体材料层可以沉积在存储器薄膜50之上。第一连续半导体材料层可以是多晶或非晶半导体材料层。可以进行各向异性蚀刻以移除第一连续半导体材料层和存储器薄膜层的水平部分。存储器开口49内或虚设存储器开口49’内的存储器薄膜层的每个剩余部分构成存储器薄膜50。存储器开口49内或虚设存储器开口49’内的第一连续半导体材料层的每个剩余部分构成第一半导体材料层601。在每个存储器开口49和每个虚设存储器开口49’的底部，通过第一半导体材料层601和存储器薄膜50的堆叠体形成开口。外延通道部分11的顶表面通过每个存储器薄膜50中的开口被物理暴露。如果省略部分11，则可以替代地暴露层10。
第二连续半导体材料层直接沉积在外延通道部分11的物理暴露的顶表面上。电介质填充材料沉积在腔中，该腔是存储器开口49或虚设存储器开口49’的未填充的部分。通过平坦化工艺将电介质填充材料和第二连续半导体材料层的水平部分从后退阶梯式电介质材料部分65和外延半导体基座110的顶表面的上方移除，该平坦化工艺可以包括凹陷蚀刻和/或化学机械平坦化。第二连续半导体材料层的每个剩余部分构成第二半导体材料层602。第一半导体材料层601和第二半导体材料层602的每个相邻的对构成垂直半导体通道60。器件区域100中的存储器薄膜50和垂直半导体通道60的每个相邻的对构成存储器堆叠结构55，存储器堆叠结构55由相应的位线电接触，如下文更详细地描述的。接触区域300中的存储器薄膜50和垂直半导体通道60每个相邻的对构成虚设存储器堆叠结构55’，虚设存储器堆叠结构55’不由相应的位线电接触。电介质填充材料随后凹陷到绝缘帽层70的顶表面的下方。存储器开口49中或虚设存储器开口49’中的电介质填充材料的每个剩余部分构成电介质芯62。掺杂的半导体材料沉积在凹陷区域中以形成漏极区域63。每个漏极区域63接触垂直半导体通道60并叠盖电介质芯62。
接触级电介质层72形成在绝缘帽层70、后退阶梯式电介质材料部分65和外延半导体基座110之上。背侧接触沟槽可以通过接触级电介质层72、绝缘帽层70、交替堆叠体(32，42)、底部绝缘体层31、电介质垫层12和后退阶梯式电介质材料部分65形成。在一个实施例中，存储器堆叠结构55可以沿着第一水平方向hd1形成为彼此横向间隔开的组。在这种情况下，背侧接触沟槽可以沿着第二水平方向hd2延伸，第二水平方向hd2可以垂直于第一水平方向hd1。背侧接触沟槽可以延伸到半导体材料层10的上部部分中。
电掺杂剂可以被植入半导体材料层10的表面部分中以形成源极区域61。在一个实施例中，半导体材料层10和外延通道部分11可以具有第一导电类型(例如p型)的掺杂，且源极区域61和漏极区域63可以具有第二导电类型(例如n型)的掺杂。垂直半导体通道60可以具有第一导电类型的掺杂，或可以基本上是本征的。如本文所使用的，如果掺杂剂浓度不超过1.0×1016/cm3，则半导体材料基本上是本征的。
在一个实施例中，间隔体材料层42可以包括牺牲材料层。在这种情况下，牺牲材料层42可以替换为导电材料层，例如，通过采用选择性蚀刻工艺对绝缘体层32选择性地移除牺牲材料层42以形成横向凹陷，并且通过沉积至少一种导电材料(例如金属氮化物衬垫(例如，TiN))和金属填充材料(例如，W)的组合来填充横向凹陷。横向凹陷外部的导电材料的部分(例如，在背侧接触沟槽中和接触级电介质层72之上)可以通过各向同性蚀刻被移除。每个横向凹陷填充有导电层46，其可以用作存储器堆叠结构55的控制栅电极。虚设存储器堆叠结构55’被用于在从堆叠体移除层42之后支撑堆叠体中间隔开的层32。
替代地，间隔体材料层42可以设置为导电层。在这种情况下，不必用至少一种导电材料替换间隔体材料层。
可以在每个背侧接触沟槽的侧壁上形成绝缘间隔体74，例如，通过电介质材料层的沉积、以及移除共形电介质材料层的水平部分的各向异性蚀刻。共形电介质材料层的每个剩余的垂直部分构成绝缘间隔体74。
至少一种导电材料可以沉积在背侧接触沟槽的未填充部分内，以在每个背侧接触沟槽内形成背侧接触通孔结构76。在一个实施例中，可以采用多个导电材料来形成背侧接触通孔结构76。在一个实施例中，每个背侧接触通孔结构76可以包括含有第一导电材料的下部背侧接触通孔部分76A和含有第二导电材料的上部背侧接触通孔部分76B。
参考图12A–12E，在第一实施例和第二实施例的方法中，接触通孔结构66可以通过后退阶梯式电介质材料部分65形成到相应的导电层46。接触通孔结构66提供与导电层46的电接触，导电层可以通过替换牺牲材料层(如实施为间隔体材料层42)或设置为间隔体材料层42来形成。存储器接触通孔结构88(即，漏极电极/局部互连)形成在沉积于器件之上的通孔级电介质层90的开口中，使得每个相应的结构88接触相应的存储器堆叠结构55中的漏极区域63。多个位线92然后形成为与结构88电接触。结构88和位线92不电接触区域300中的虚设存储器堆叠结构55’。
接触级电介质层72在外围器件区域200中的部分可以被移除，例如通过施加并图案化光致抗蚀剂层以覆盖器件区域100和接触区域300，并且通过移除接触级电介质层72的物理暴露的部分。至少一个半导体器件240可以形成在外延半导体基座110上。在说明性示例中，该至少一个半导体器件240可以包括至少一个场效应晶体管，其包括晶体管源极区域201、晶体管漏极区域202、晶体管本体区域203、栅极电极205(其包括栅极电介质和栅极导体)、以及栅极间隔体206。该至少一个半导体器件240可以是本领域已知的任何半导体器件。
图12A–12E的示范性结构包括多层结构，其包括位于半导体基板8之上的导电层(46或42)和绝缘体层32的交替堆叠体{(32，46)或(32，42)}；位于通过交替堆叠体{(32，46)或(32，42)}的存储器开口内的存储器堆叠结构55的阵列；叠盖交替堆叠体{(32，46)或(32，42)}的阶梯式表面的后退阶梯式电介质材料部分65；以及与半导体基板8中的单晶基板半导体材料外延对齐的外延半导体基座110。在一个实施例中，基座110具有的顶表面可以在与后退阶梯式电介质材料部分65的顶表面相同的水平表面内。优选地，基座110具有基本上垂直的侧壁，且在侧壁上没有阶梯式表面。
至少一个半导体器件240可以位于外延半导体基座110的顶表面上。该至少一个半导体器件240可以包括场效应晶体管，其包括栅极电极205，栅极电极205从接触级电介质层72的叠盖存储器堆叠结构55的顶表面凸出。漏极区域63的阵列可以接触存储器堆叠结构55的阵列内的相应的半导体通道60。每个漏极区域63的底表面可以位于绝缘帽层70的底表面的下方。
外延通道部分的阵列11可以位于存储器堆叠结构55的阵列的下面。外延通道部分的阵列11可以与外延半导体基座110的上部部分具有相同的材料组分。在一个实施例中，外延半导体基座110可以包括上部外延半导体基座110B和下部外延半导体基座110A，下部外延半导体基座110A包括与上部半导体基座110B不同的半导体材料。
在一个实施例中，接触通孔结构66可以通过后退阶梯式电介质材料部分65接触并接触相应的导电层(46或42)。在一个实施例中，后退阶梯式电介质材料部分65和外延半导体基座110之间的整个接触区域可以在二维平面内，所述二维平面可以是后退阶梯式电介质材料部分65的外延半导体基座110和/或基本上垂直的侧壁的分面的平面。
在一个实施例中，多堆叠体结构可以包括单片三维NAND存储器器件。半导体基板可以包括硅基板。单片三维NAND存储器器件可以包括硅基板之上的单片三维NAND串的阵列。NAND串的三维阵列的第一器件级中的至少一个存储器单元可以位于NAND串的三维阵列的第二器件级中的另一存储器单元之上。硅基板可以包括集成电路，该集成电路包括位于其上的存储器器件的驱动电路。每个NAND串可以包括半导体通道。半导体通道的至少一个端部部分可以基本上垂直于硅基板的顶表面延伸。每个NAND串可以包括多个电荷存储元件。每个电荷存储元件可以位于相应的半导体通道附近。在一个实施例中，每个电荷存储元件可以是位于控制栅电极附近的电荷存储材料的一部分，如实施为导电材料层(46或42)。每个NAND串可以包括多个控制栅电极，其具有基本上平行于硅基板的顶表面延伸的条形。多个控制栅电极可以至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
一般来说，热预算是用于制造三维(3D)NAND器件的互补金属氧化物半导体(CMOS)器件的重要问题。优选地，存储器堆叠结构采用高质量材料层，其可以通过高温工艺步骤来实现。如果外围区域200中的CMOS模块(例如，包含外围/驱动电路晶体管)在于器件区域100中形成存储器阵列之前被构建，则CMOS器件在于区域100中形成存储器阵列期间受到所有存储器阵列热过程的影响。根据本公开的方法，外延半导体基座在形成台阶之后和形成存储器堆叠结构之前生长。CMOS器件在形成存储器堆叠结构之后被制造，这降低了外围器件区域200的CMOS器件所经受的热预算。可以改善后退阶梯式电介质材料部分65的多个顶表面，且可以缩短形成在外围器件之上的接触通孔结构(未示出)，从而减少连接到本公开的外围器件的金属互连结构的寄生电阻和寄生电容。
实施例的另一优点在于，当在区域300中形成阶梯式表面之后形成基座110时，在后退阶梯式电介质材料部分65的平坦化(例如，CMP)期间，基座100可以用作平坦化(例如，例如抛光)停止层。在区域300中形成阶梯式表面之后形成基座100的另一非限制性优点在于，在基座110的(多个)侧壁中不形成阶梯式表面。这在基座110的平坦顶表面处留下了更多的空间以形成外围(例如，驱动电路)器件和/或减少了用于基座的空间，这允许更多的存储器器件形成在相同尺寸的基板的区域100中。
参考图13，示出了根据本公开的第三实施例的第三示范性结构，其可以与图1所示的第一示范性结构相同。交替堆叠体在本文中称为第一交替堆叠体1000，且包括绝缘体层和间隔体材料层。间隔体材料层可以是导电层，或可以是随后移除的牺牲材料层。在一个实施例中，间隔体材料层可以是牺牲材料层，其在本文中称为第一牺牲材料层42。绝缘体层在本文中称为第一绝缘体层32。第一绝缘体层32可以与第一实施例的绝缘体层32相同，且第一牺牲材料层42可以与第一实施例的牺牲材料层42相同。第一交替堆叠体1000中的重复数可以与第一实施例中的交替堆叠体的重复数相同或不同。
第一绝缘帽层70和第一平坦化停止层80可以形成在第一交替堆叠体(32，42)之上。第一绝缘帽层70可以包括与第一实施例的绝缘帽层70相同的材料，且可以具有与其相同的厚度。第一平坦化停止层80可以包括与第一实施例的平坦化停止层80相同的材料，且可以具有与其相同的厚度。
参考图14，可以采用与第一实施例相同的方法将第一阶梯式表面形成在第一交替堆叠体上。第一阶梯式腔69在接触区域300之上延伸，且可以形成外围器件区域200。第一阶梯式腔69可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状作为距离基板8的顶表面的垂直距离的函数逐步变化。可以采用与第一实施例中相同的处理步骤。
参考图15，第一电介质填充材料层65L沉积在存在于接触区域300中的阶梯式腔69中，且沉积在器件区域100中的第一交替堆叠体1000之上。第一电介质填充材料层65L包括电介质材料，该电介质材料可以随后采用诸如化学机械平坦化(CMP)的平坦化工艺被平坦化。第一电介质填充材料层65L可以包括与第一实施例的电介质填充材料层65L相同的材料。第一电介质填充材料层65L可以完全填充接触区域300中的第一阶梯式腔69。
参考图16，可以进行第一平坦化工艺以从包括第一平坦化停止层80的顶表面的水平表面的上方移除第一电介质填充材料层65L的部分。例如，可以通过化学机械平坦化(CMP)从第一平坦化停止层80的顶表面的上方移除第一电介质填充材料层65L的部分。可以采用第一平坦化停止层80作为停止层来平坦化第一电介质填充材料层65L。第一平坦化停止层80可以随后被移除。第一电介质填充材料层65L的填充接触区域300和外围器件区域200中的第一阶梯式腔的剩余部分构成第一后退阶梯式电介质材料部分65(即，绝缘填充材料部分)。如氧化硅用于第一后退阶梯式电介质材料部分65，则后退阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有诸如B、P和/或F的掺杂剂。
参考图17，光致抗蚀剂层(未示出)可以施加在第一绝缘帽层70和第一后退阶梯式电介质材料部分65之上，且可以被图案化以覆盖器件区域100和接触区域300，而不覆盖外围器件区域200。可以进行各向异性蚀刻或各向同性蚀刻以从外围器件区域200移除第一后退阶梯式电介质材料部分65的部分。在一个实施例中，可以采用各向异性蚀刻以从外围器件区域200中的半导体基板8的顶表面的上方移除第一后退阶梯式电介质材料部分65的物理暴露的区域。
第一后退阶梯式电介质材料部分65的尺寸由于各向异性蚀刻而减少。具体来说，接触区域300中的第一阶梯式表面之上沉积的电介质材料的剩余部分构成第一后退阶梯式电介质材料部分65。因此，第一后退阶梯式电介质材料部分65(如图17的处理步骤之后提供的)通过在基板8之上沉积和图案化电介质材料而形成。第一外围区域腔79形成在第一后退阶梯式电介质材料部分65的一部分被移除的体积内。
参考图18，第一外延半导体基座110可以形成在外围器件区域200中，其为半导体材料层10的单晶基板半导体材料的顶表面被物理暴露的区域。第一外延半导体基座110可以通过选择性外延工艺形成。外延半导体基座110包括单晶半导体材料(例如，单晶硅)，其与半导体材料层10的单晶基板半导体材料(例如，单晶硅)外延对齐。可选地，第一外延半导体基座110可以掺杂有适当导电类型的电掺杂剂。第一外延半导体基座110的顶表面可以与包括第一绝缘帽层70的顶表面的水平表面共面，或可以位于其之上。第一外延半导体基座110的接触第一后退阶梯式电介质材料部分65的侧壁表面可以基本上是垂直的。在这种情况下第一外延半导体基座110的基本上垂直的侧壁相对于水平表面(例如，基板的顶表面)的角度可以在从80度到100度的范围内，例如90度。替代地，第一外延半导体基座110的接触第一后退阶梯式电介质材料部分65的侧壁表面可以以10度或更大的锥角(例如，以从10度至45度的锥角)成锥形。锥角从垂直于基板8的顶表面的垂直方向测得。第一外延半导体基座110的接触第一后退阶梯式电介质材料部分65的侧壁表面不具有任何阶梯式表面。
用于形成第一实施例的外延半导体基座110的选择性外延工艺可以用于形成第三实施例的第一外延半导体基座110。可以选择工艺条件(例如沉积温度、工艺室中的各种气体的分压、等等)，使得沉积的半导体材料与半导体材料层10的单晶结构外延(即单晶)原子对齐。可选地，可以通过平坦化工艺移除形成在包括第一绝缘帽层70的顶表面的水平表面上方的沉积的外延半导体材料的任何多余部分。可以采用化学机械平坦化(CMP)和/或凹陷蚀刻。在这种情况下，第一外延半导体基座110具有的顶表面可以在与第一绝缘帽层70和第一后退阶梯式电介质材料部分65的顶表面相同的水平表面内。替代地，第一外延半导体基座110的顶表面可以提升高于或凹陷低于包括第一绝缘帽层70和第一后退阶梯式电介质材料部分65的顶表面的水平表面。
参考图19，光致抗蚀剂层(未示出)施加在第三示范性结构之上。光致抗蚀剂层可以施加在第一平坦化绝缘帽层70、第一后退阶梯式电介质材料部分65和第一外延半导体基座110之上。光致抗蚀剂层可以被光刻图案化以在其中形成开口。选择开口的图案，使得开口的第一子集形成在期望形成存储器堆叠结构的器件区域100内，且开口的第二子集形成在期望形成虚设支撑结构的接触区域300内。例如，图10A所示的存储器开口49和虚设存储器开口49’的图案可以用于形成光致抗蚀剂层中的开口。
第一存储器开口49和第一虚设存储器开口49’可以由通过转印第一绝缘帽层70、第一交替堆叠体1000、可选的底部绝缘体层31、可选的电介质垫层12和第一后退阶梯式电介质材料部分65转印光致抗蚀剂层中的开口的图案来形成。在一个实施例中，每个第一存储器开口49的直径或宽度可以小于每个第一虚设存储器开口49’。替代地，存储器开口49和第一虚设存储器开口49’可以具有相同的直径或宽度。可以使用诸如反应离子刻蚀的各向异性蚀刻将光致抗蚀剂层中的开口的图案转印到第三示范性结构中。至少一个半导体表面(例如，单晶半导体层10)通过各向异性蚀刻在每个第一存储器开口49和每个第一虚设存储器开口49’的底部部分物理暴露。光致抗蚀剂层可以随后例如通过灰化被移除。
参考图20，牺牲填充结构59可以形成在第一存储器开口49和第一虚设存储器开口49’中的每一个中。牺牲填充结构59包括牺牲材料，其可以随后对单晶半导体层10、第一交替堆叠体1000和第一后退阶梯式电介质材料部分65的材料选择性地被移除。可选地，在形成牺牲填充结构59之前，可以在第一存储器开口49和第一虚设存储器开口49’的表面上形成电介质衬垫(未示出)。如果采用，则电介质衬垫可以包括电介质材料层，例如氧化硅层、氮化硅层、电介质金属氧化物层、或其堆叠体。
例如，牺牲填充结构59可以包括诸如锗或硅-锗合金的半导体材料、诸如非晶碳的电介质材料、类金刚石碳、有机聚合物、无机聚合物(例如硅基聚合物)、或有机硅酸盐玻璃。牺牲填充结构59的牺牲材料可以通过以下方式形成：自平坦化方法(例如旋涂)、共形沉积方法(例如低压化学气相沉积)、或非共形沉积方法(例如等离子体增强化学气相沉积)。取决于沉积方法，至少一个腔可以或可以不形成在每个牺牲填充结构59内。可以通过平坦化工艺移除沉积在包括第一绝缘帽层70和第一后退阶梯式电介质材料部分65的顶表面的水平表面上方的牺牲材料的多余的部分。平坦化工艺可以例如采用，化学机械平坦化(CMP)和/或凹陷蚀刻。每个牺牲填充结构59具有的顶表面可以与第一绝缘帽层70和第一后退阶梯式电介质材料部分65的顶表面基本上共面。
参考图21，间隔体材料层和绝缘体层的第二交替堆叠体2000可以形成在第一交替堆叠体1000之上。间隔体材料层可以是导电层，或可以是随后被移除的牺牲材料层。在一个实施例中，间隔体材料层可以是牺牲材料层，其在本文可以称为第二牺牲材料层242。绝缘体层在本文称为第二绝缘体层232。第二绝缘体层232可以包括可用于第一实施例的第一绝缘体层32的任何材料，且第二牺牲材料层242可以包括可用于第一实施例的牺牲材料层42的任何材料。第二绝缘体层232的厚度的范围可以与第一实施例的绝缘体层32的厚度的范围相同。第二牺牲材料层242的厚度的范围可以与第一实施例或第一堆叠体1000的牺牲材料层42的厚度的范围相同。第二交替堆叠体2000中的重复次数可以与第一实施例中的交替堆叠体的重复次数相同或不同。在一个实施例中，第二绝缘体层232可以包括与第一交替堆叠体1000的第一绝缘体层32相同的材料，且第二牺牲材料层242可以包括与第一交替堆叠体1000的第一牺牲材料层42相同的材料。
第二绝缘帽层270和第二平坦化停止层280可以形成在第二交替堆叠体2000之上。第二绝缘帽层270可以包括与第一绝缘帽层70相同的材料，并可以具有与其相同的厚度。第二平坦化停止层280可以包括与第一平坦化停止层80相同的材料，且可以具有与其相同的厚度。
参考图22，可以采用将第一阶梯式表面形成在第一交替堆叠体1000上期间的相同的方法，将第二阶梯式表面形成在第二交替堆叠体2000上。第二阶梯式表面可以相对于第一阶梯式表面交错，使得第二阶梯式表面的区域邻接第一阶梯式表面的区域，且比存在于第一交替堆叠体1000上的第一阶梯式表面的区域更靠近器件区域100。可以形成在接触区域300和外围器件区域200之上延伸的第二阶梯式腔。第二阶梯式腔可以叠盖整个第一阶梯式表面。第二阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状作为距离基板8的顶表面的垂直距离的函数逐步变化。
第二电介质填充材料层可以沉积在存在于接触区域300中的第二阶梯式腔中、在器件区域100中的第二交替堆叠体2000之上、在接触区域300中的第一后退阶梯式电介质材料部分65之上、以及在外围器件区域200中的外延半导体基座110之上。第二电介质填充材料层包括电介质材料，其可以随后采用诸如化学机械平坦化(CMP)的平坦化工艺被平坦化。第二电介质填充材料层可以包括可用于第一实施例的电介质填充材料层65L的任何材料。在一个实施例中，第二电介质填充材料层可以包括与第一后退阶梯式电介质材料部分65的电介质材料相同的材料。第二电介质填充材料层可以完全填充接触区域300中的第二阶梯式腔。
可以进行第二平坦化工艺以从包括第二平坦化停止层280的顶表面的水平表面的上方移除第二电介质填充材料层的部分。例如，可以通过化学机械平坦化(CMP)从第二平坦化停止层280的顶表面的上方移除第二电介质填充材料层的部分。可以采用第二平坦化停止层280作为停止层来平坦化第二电介质填充材料层。第二电介质填充材料层的填充接触区域300和外围器件区域200中的第二阶梯式腔的剩余部分构成第二后退阶梯式电介质材料部分265(即，绝缘填充材料部分)。如果氧化硅用于第二后退阶梯式电介质材料部分265，则后退阶梯式电介质材料部分265的氧化硅可以或可以不掺杂有诸如B、P和/或F的掺杂剂。第二平坦化停止层280可以随后被移除。
参考图23，光致抗蚀剂层(未示出)可以施加在第二绝缘帽层270和第二后退阶梯式电介质材料部分265之上，且可以被图案化以覆盖器件区域100和接触区域300，而不覆盖外围器件区域200。可以进行各向异性蚀刻或各向同性蚀刻以从外围器件区域200移除第二后退阶梯式电介质材料部分265的一部分。在一个实施例中，可以采用各向异性蚀刻以从外围器件区域200中的第一外延半导体基座110的顶表面的上方移除第二后退阶梯式电介质材料部分265的物理暴露的区域。在一个实施例中，第一外延半导体基座110可以用作进行各向异性蚀刻工艺的停止层。在一些实施例中，可以在第一外延半导体基座110的顶表面中进行过蚀刻(overetch)。
第二后退阶梯式电介质材料部分265的尺寸由于各向异性蚀刻而减小。具体来说，接触区域300中的第二阶梯式表面之上沉积的电介质材料的剩余部分构成第二后退阶梯式电介质材料部分265。因此，第二后退阶梯式电介质材料部分265(如在图23的处理步骤之后提供的)通过在第一后退阶梯式电介质材料部分65之上沉积和图案化电介质材料来形成。第二外围区域腔形成在第二后退阶梯式电介质材料部分265的一部分被移除的体积内。
第二外延半导体基座210可以形成在外围器件区域200中，其为第一外延半导体基座110的顶表面被物理暴露的区域。第二外延半导体基座210通过选择性外延工艺形成。第二外延半导体基座210包括单晶半导体材料(例如，单晶硅)，其与第一外延半导体基座110的单晶半导体材料外延对齐，且因此与半导体材料层10的单晶基板半导体材料(例如，单晶硅)外延对齐。可选地，第二外延半导体基座210可以掺杂有适当导电类型的电掺杂剂。第二外延半导体基座210的顶表面可以与包括第二绝缘帽层270的顶表面的水平表面共面，或可以位于其上方。在第二外延半导体基座210的顶表面形成在包括第二绝缘帽层270的顶表面的水平表面的上方的情况下，可以进行平坦化工艺(例如化学机械平坦化和/或凹陷蚀刻)以移除第二外延半导体基座280的凸出部分。在这种情况下，平坦化工艺之后的第二外延半导体基座210的顶表面可以与第二绝缘帽层270和第二后退阶梯式电介质材料部分265的顶表面共面。
第二外延半导体基座210的接触第二后退阶梯式电介质材料部分265的侧壁表面可以基本上是垂直的。在这种情况下，第二外延半导体基座210的基本上垂直的侧壁相对于水平表面(例如，基板的顶表面)的角度可以在从80度到100度的范围内，例如90度。替代地，第二外延半导体基座210的接触第二后退阶梯式电介质材料部分265的侧壁表面可以以10度或更大的锥角(例如，以从10度到45度的锥角)成锥形。第二外延半导体基座210的接触第二后退阶梯式电介质材料部分265的侧壁表面不具有任何阶梯式表面。
用于形成第一实施例的外延半导体基座110的选择性外延工艺可以用于形成第三实施例的第二外延半导体基座210。可以选择工艺条件(例如沉积温度、工艺室中的各种气体的分压、等等)，使得沉积的半导体材料与半导体材料层110的单晶结构外延(即单晶)原子对齐，且因此与半导体材料层10的单晶结构原子对齐。可选地，可以通过平坦化工艺移除形成在包括第二绝缘帽层270的顶表面的水平表面的上方的沉积的外延半导体材料的任何多余的部分。可以采用化学机械平坦化(CMP)和/或凹陷蚀刻。在这种情况下，第二外延半导体基座210具有的顶表面可以与第二绝缘帽层270和第二后退阶梯式电介质材料部分265的顶表面在相同的水平平面内。
第二存储器开口249和第二虚设存储器开口249’通过第二交替堆叠体2000形成到牺牲填充结构59的顶表面。第二存储器开口249形成在器件区域100中，且第二虚设存储器开口249’形成在接触区域300中。每个第二存储器开口249可以形成在与相应的第一存储器开口49的区域基本上重合的区域中。每个第二虚设存储器开口249’可以形成在与相应的第一虚设存储器开口49’的区域基本上重合的区域中。
例如，至少包括光致抗蚀剂层的光刻材料堆叠体(未示出)可以形成在第二交替堆叠体2000之上，且可以被光刻图案化以在光刻材料堆叠体内形成开口。通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻，光刻材料堆叠体中的图案可以通过第二交替堆叠体2000和第二后退阶梯式电介质材料部分265被转印。第二交替堆叠体2000和第二后退阶梯式电介质材料部分265的位于图案化的光刻材料堆叠体中的开口的部分被蚀刻以形成第二存储器开口249和第二虚设存储器开口249’。换言之，图案化的光刻材料堆叠体中的图案通过第二交替堆叠体2000的转印形成第二存储器开口249和第二虚设存储器开口249’。
在一个实施例中，用于通过第二交替堆叠体2000的材料蚀刻的各向异性蚀刻工艺的化学反应可以交替，以优化第二交替堆叠体2000中的第二绝缘层232和第二牺牲材料层242的蚀刻，同时为第二电介质材料部分265提供相当的平均蚀刻速率。各向异性蚀刻可以例如是一系列的反应离子蚀刻。第二存储器开口249和第二虚设存储器开口249’的侧壁可以是基本上垂直的，或可以是锥形的。
第二存储器开口249通过第二交替堆叠体2000形成在叠盖位于器件区域100中的牺牲填充结构59区域中。在形成第二存储器开口249的同时，第二虚设存储器开口249’可以通过第二后退阶梯式电介质材料部分和第二交替堆叠体2000形成在叠盖位于接触区域200中的牺牲填充结构59的区域中。在一个实施例中，牺牲填充结构59可以用作终点检测材料以控制各向异性蚀刻工艺的终止时间。在一个实施例中，第二存储器开口249和第二虚设存储器开口249’可以通过过蚀刻在牺牲填充结构59的顶表面的下方延伸。第二存储器开口249和第二虚设存储器开口249’的横向尺寸(例如，直径)可以与相应的下面的牺牲填充结构59的横向尺寸相当。例如，第二存储器开口249和第二虚设存储器开口249’中的每一个的横向尺寸可以在其上部部分处为大约20nm至200nm，且可以在其下部部分处为大约10nm至150nm。在一个实施例中，第二存储器开口249和第一存储器开口49可以形成为开口的阵列，其可以是开口的周期性的二维阵列。第二虚设存储器开口249’和第一虚设存储器开口49’可以形成为彼此相互分离的离散的开口，且可以或可以不形成周期性二维阵列图案。第二虚设存储器开口249’之间的横向间隔距离可以是第二存储器开口249之间的最近相邻距离的两倍(例如，三倍或更多)。
在一个实施例中，第二存储器开口249的每个底表面可以完全位于下面的牺牲填充结构59的顶表面的区域内。第二虚设存储器开口249’的每个底表面可以完全位于下面的牺牲填充结构59的顶表面的区域内。随后，图案化的光刻材料堆叠体可以随后例如通过灰化被移除。
参考图25，牺牲填充结构59可以对第一交替堆叠体1000、第二交替堆叠体2000、第一和第二后退阶梯式电介质材料部分(65，265)、以及基板8的材料选择性地被移除。例如，如果锗或硅-锗合金被用于牺牲填充结构59，则可以使用采用过氧化氢的湿法蚀刻。如果非晶碳或有机聚合物用于牺牲填充结构59，则可以采用灰化工艺。如果在第一存储器开口49和第一虚设存储器开口49’内采用可选的牺牲衬垫，则牺牲衬垫可以通过对第一交替堆叠体1000、第二交替堆叠体2000、第一和第二后退阶梯式电介质材料部分(65，265)、以及基板8为选择性的蚀刻工艺被移除。
每个第二存储器开口249向下延伸以包括下面的第一存储器开口49的体积，从而形成垂直延伸的开口，其在本文中称为堆叠间存储器开口349。每个堆叠间存储器开口349通过第一交替堆叠体1000和第二交替堆叠体2000延伸。如本文所使用的，“堆叠间”元件是指通过至少两个交替堆叠体延伸的元件。每个第二虚设存储器开口249’向下延伸以包括下面的第一存储器开口49’的体积，从而形成附加的垂直延伸的开口，其在本文中称为堆叠间虚设存储器开口349’。每个堆叠间虚设存储器开口349’通过第一交替堆叠体1000、第二后退阶梯式电介质材料部分265、可选的第二交替堆叠体2000、以及可选的第一后退阶梯式电介质材料部分65延伸。
每个堆叠间存储器开口349包括第一存储器开口49和第二存储器开口249的垂直相邻对的体积，且至少在包括第一交替堆叠体1000的底表面的第一水平平面到包括第二交替堆叠体2000的顶表面的第二水平平面之间延伸。每个堆叠间虚设存储器开口349’包括第一虚设存储器开口49’和第二虚设存储器开口249’的垂直相邻对的体积，且至少在包括第一交替堆叠体1000的底表面的第一水平平面到包括第二交替堆叠体2000的顶表面的第二水平平面之间延伸。堆叠间存储器开口349和堆叠间虚设存储器开口349是多级开口结构，其包含第一交替堆叠体(1000)内的第一级开口、以及第二交替堆叠体2000或第二后退阶梯式电介质材料部分265中的第二级开口。
参考图26A和图26B，外延通道部分11可以可选地在每个堆叠间存储器开口349和每个堆叠间虚设存储器开口349’的底部处由选择性外延工艺形成。形成在堆叠间存储器开口349中的外延通道部分11用作相应的垂直场效应晶体管的通道的一部分。形成在堆叠间虚设存储器开口349’中的外延通道部分11是虚设结构，其在堆叠间虚设存储器开口349’中提供填充材料以增强结构完整性。
存储器堆叠结构55和虚设存储器堆叠结构55’可以分别同时形成在器件区域100中的堆叠间存储器开口349中和接触区域300中的堆叠间虚设存储器开口349’中。在一个实施例中，用作支撑柱结构的每个存储器堆叠结构55和每个虚设存储器结构55’可以具有相同的一组元件。换言之，存在于每个存储器堆叠结构55内的该组所有材料可以与存在于每个虚设存储器堆叠结构55’内的该组所有材料相同。每个存储器堆叠结构55通过用一组材料填充堆叠间存储器开口349来形成，并且每个虚设存储器堆叠结构55’通过用相同的处理步骤中沉积的相同的该组材料填充堆叠间虚设存储器开口349’来形成。
在一个实施例中，存储器薄膜50可以形成在堆叠间存储器开口349和堆叠间虚设存储器开口349’的每个侧壁上。在一个实施例中，存储器薄膜50可以包括层堆叠体，其从外到内包括阻挡电介质层、存储器材料层和隧穿电介质层。在一个实施例中，存储器薄膜50可以与第一实施例和第二实施例相同，即，对于其中的每个部件可以具有相同的厚度和材料组分。
存储器薄膜50可以沉积为连续层的层堆叠体。可以进行各向异性蚀刻，以从第二交替堆叠体2000的上方和每个堆叠间开口(349，349’)的底部处蚀刻存储器薄膜50的水平部分。存储器薄膜50的剩余部分是位于相应的堆叠间存储器开口349或堆叠间虚设存储器开口349’内的垂直部分。开口可以通过各向异性蚀刻在每个堆叠间开口(349，349’)的底部处通过存储器薄膜50的每个水平部分形成。
半导体通道60形成在每个堆叠间开口(349，349’)内，且直接形成在每个存储器薄膜50的内部侧壁上。半导体通道60可以通过将至少一种半导体材料沉积在存储器薄膜50的内部侧壁上和半导体基板8的半导体表面上来形成。可选地，如图11C和图11D所示，半导体通道60可以包括第一半导体通道层601和第二半导体通道层602的组合。半导体通道60的半导体材料可以包括掺杂的多晶半导体材料(例如掺杂的多晶硅)，或可以包括掺杂的非晶半导体材料(例如非晶硅)，其随后可以在升高的温度下的适当退火之后转化为掺杂的多晶半导体材料。在一个实施例中，每个半导体通道60可以是通过第二交替堆叠体2000和第一交替堆叠体1000延伸的单个半导体通道。
电介质芯62可以形成在每个半导体通道60内的腔内，例如，通过沉积诸如氧化硅的电介质材料，并随后平坦化该电介质材料。可以进行电介质材料的平坦化，以从包括上部堆叠结构的最顶层的顶表面的水平表面的顶表面的上方移除沉积的电介质材料的部分。可以进行电介质材料的平坦化，例如通过化学机械平坦化。剩余的电介质材料部分可以凹陷到上部堆叠结构的顶表面的下方，例如通过凹陷蚀刻。存储器开口内的电介质材料的每个剩余部分构成电介质芯62。电介质芯62为可选部件，且存储器薄膜50和半导体通道60的组合可以完全填充存储器开口。
漏极区域63可以形成在每个半导体通道60的顶部部分上，例如通过沉积掺杂的半导体材料。如果半导体通道60包括掺杂的半导体材料，则漏极区域63的导电类型可以与半导体通道60的导电类型相反。在一个实施例中，半导体通道60和掺杂的半导体材料层10共同构成实现在垂直存储器堆叠结构(例如垂直NAND结构)内的场效应晶体管的垂直堆叠体的通道。
堆叠间存储器开口349内的每组存储器薄膜50、半导体通道60、电介质芯62和漏极区域63构成存储器堆叠结构55。堆叠间虚设存储器开口349’内的每组存储器薄膜50、半导体通道60、电介质芯62和漏极区域63构成虚设存储器堆叠结构55’。虚设存储器堆叠结构55’不提供任何电功能性，而是用于在制造示范性结构中的器件期间提供机械支撑，例如，通过防止在随后形成背侧凹陷期间防止材料层的塌陷。另外，虚设存储器堆叠结构55’可以用于在示范性结构中的器件的制造之后和操作期间提供机械支撑。
虚设存储器堆叠结构55’可以包括虚设半导体通道60，其具有与存储器堆叠结构55中的半导体通道60相同的组分和相同的厚度。虚设半导体通道60不电连接到单片三维存储器器件的驱动电路。如本文所使用的，如果第一元件接触第二元件，或者在第一元件和第二元件之间存在导电路径(由至少一个导电材料构成的路径)，则第一元件电连接到第二元件。
在一个实施例中，每个虚设存储器堆叠结构55’可以包括虚设存储器薄膜50，其具有与存储器堆叠结构55中的存储器薄膜相同的组分和相同的厚度。每个虚设存储器堆叠结构55’可以包括虚设隧穿电介质层，其具有与隧穿电介质层相同的组分和厚度。
虚设存储器堆叠结构55’不执行任何电功能。因此，在单片三维存储器器件的操作期间，在虚设存储器薄膜中不存储电荷。在单片三维存储器器件的操作期间，没有载荷子隧穿通过虚设隧穿电介质层。在单片三维存储器器件的操作期间，没有电流流过虚设半导体通道。
每个虚设存储器堆叠结构55’是电不活动部件，即，由于没有电短接到半导体基板8的半导体材料以外的导电部件而不能电气工作的部件。每个半导体柱结构55’包括存储器薄膜50(其为虚设存储器薄膜，即电活动存储器薄膜)、半导体通道60(其为虚设半导体通道，即，电活动半导体通道)、电介质芯62、以及漏极区域63(其为虚设漏极区域，即，电活动漏极区域)。
至少一个虚设存储器堆叠结构55’中的每个虚设存储器薄膜50在与每个存储器堆叠结构55中的存储器薄膜50相同的步骤期间形成。至少一个虚设存储器堆叠结构55’中的每个虚设隧穿电介质层在与每个存储器堆叠结构55中的隧穿电介质层相同的步骤期间形成。至少一个虚设存储器堆叠结构55’中的每个虚设半导体通道60在与每个存储器堆叠结构55中的半导体通道60相同的步骤期间形成。至少一个虚设存储器堆叠结构55’中的每个虚设漏极区域63在与每个存储器堆叠结构55中的漏极区域63相同的步骤期间形成。
至少一个半导体器件240可以形成在多个外延半导体基座中或上，其可以例如是第一和第二外延半导体基座(110，210)。在一个实施例中，形成在至少一个外延半导体基座(110，210)上的至少一个半导体器件可以包括存储器器件的驱动电路的至少一个晶体管。在说明性示例中，该至少一个半导体器件240可以包括至少一个场效应晶体管和/或本领域已知的一个或多个其他半导体器件。
接触级电介质层290可以形成在第二交替堆叠体2000、第二后退阶梯式电介质材料部分265和第二外延半导体基座210之上。接触级电介质层290包括电介质材料，例如氧化硅、氮化硅、有机硅酸盐玻璃、或其组合。接触级电介质层290的厚度可以在100nm至1,000nm的范围内，尽管也可以采用更小或更大的厚度。
背侧接触沟槽可以通过接触级电介质层290、第二交替堆叠体2000、第一交替堆叠体、第一和第二绝缘帽层(70，270)、第一交替堆叠体1000、底部绝缘体层31、电介质垫层12、以及第一和第二后退阶梯式电介质材料部分(65，265)形成。在一个实施例中，存储器堆叠结构55可以形成为通过背侧接触沟槽彼此横向间隔开的组。电掺杂剂可以以与第一实施例和第二实施例中相同的方式被植入导体材料层10的表面部分中以形成源极区域61。
虽然本公开是采用其中使用两个交替堆叠体的实施例来描述的，但图20–24的处理步骤可以被重复以形成包括三个或更多个交替堆叠体的多堆叠体结构。在这种情况下，可以为每个交替堆叠体形成一组阶梯式表面、后退阶梯式电介质材料部分、外延半导体基座、以及一组牺牲填充结构。因此，采用本公开的方式，可以形成三个或多个交替堆叠体、三组或更多组阶梯式表面、三个或更多个后退阶梯式电介质材料部分、三个或更多个垂直堆叠并互相外延对齐的外延半导体基座、以及堆叠间开口的组合。
参考图27，可以通过颠倒图18的处理步骤以及图14、15和16的处理步骤的顺序来提供第三示范性结构的替代实施例。在这种情况下，外围器件区域200中的第一交替堆叠体1000的部分通过各向异性蚀刻被移除，而器件区域100和接触区域300中的第一交替堆叠体1000的部分被保护，例如，通过随后被移除的图案化的光致抗蚀剂层。图27中所示的替代实施例对应于在形成第一外延半导体基座110之后且在形成阶梯式表面之前的处理步骤，在此期间可以移除第一外延半导体基座110的一部分。在这种情况下，第一外延半导体基座110可以在形成电介质材料填充部分65之前形成。然后进行图14-17和图19-24的步骤。
根据上述的本公开的各种实施例，一种制造存储器器件的方法包括至少进行一次一系列的处理步骤。该系列的处理步骤包括：在半导体基板8的单晶半导体表面之上形成绝缘体层(32或232)和间隔体材料层(42或242)的交替堆叠体(1000或2000)的步骤，通过图案化交替堆叠体(1000或2000)形成阶梯式表面的步骤，其中单晶半导体材料在交替堆叠体的所有层被移除的区域(例如外围器件区域200)中被暴露，以及分别在单晶半导体材料上和阶梯式表面之上形成外延半导体基座(110或220)和电介质材料部分(65或265)的步骤，其中外延半导体基座(110，210)与单晶半导体材料外延对齐。存储器堆叠结构55的阵列可以通过至少一个交替堆叠体(1000，2000)形成。
每个外延半导体基座(110，210)可以通过在相同系列的处理步骤中形成相应的电介质材料部分(65，265)之前或之后由选择性外延工艺形成。在一个实施例中，每个系列的处理步骤还可以包括：通过在单晶半导体材料之上沉积电介质材料并从单晶半导体材料上方移除沉积的电介质材料的一部分来形成电介质材料部分(65或265)，并且然后通过平坦化沉积的外延半导体材料以提供与电介质材料部分(65或265)的顶表面在同一水平表面内的顶表面，从而形成外延半导体基座(110或210)。在另一实施例中，每个电介质材料部分(65或265)可以通过在形成相应的外延半导体基座(110或210)之后沉积和图案化相应的电介质材料来形成。
在一个实施例中，每个外延半导体基座(110，210)可以通过进行将外延半导体材料沉积在下面的物理暴露的半导体表面上的外延半导体沉积工艺来形成；并且平坦化沉积的外延半导体材料，使得沉积的外延半导体材料的剩余部分构成外延半导体基座(110，210)。在一个实施例中，每个系列的处理步骤还可以包括通过相应的交替堆叠体(1000或2000)形成多个存储器开口(49或249)。存储器堆叠结构的阵列可以从每个交替堆叠体(1000，2000)由通过包括存储器开口(49，249)的垂直延伸的开口349形成电荷存储元件(如存储器材料层的与导电层相邻的垂直间隔部分所实现的)和隧穿电介质来形成。
在一个实施例中，每个系列的处理步骤还可以包括在相应的交替堆叠体(1000或2000)之上形成平坦化停止层(80或280)，并采用平坦化停止层(80或280)作为停止层来平坦化相应的外延半导体基座(110或210)的最顶表面。在一个实施例中，至少一个外延半导体部分(110，210)的侧壁没有阶梯式结构。
在一个实施例中，每个存储器堆叠结构55可以包括存储器薄膜50(其包括隧穿电介质、电荷存储区域和阻挡电介质)和垂直半导体通道60(其接触存储器薄膜的内表面并叠盖基板8的单晶半导体表面)。在一个实施例中，每个系列的处理步骤还可以包括在相应的交替堆叠体(1000或2000)上通过阶梯式表面形成多个虚设开口(也称为虚设存储器开口49’或249’)。至少一个虚设存储器堆叠结构55’可以从每个交替堆叠体(1000或2000)通过包括虚设存储器开口(49’或249’)的至少一个垂直延伸的开口349’形成。
与存储器堆叠结构55的阵列电接触的多个位线92可以形成为使得至少一个虚设存储器堆叠结构55’不与多个位线电接触。可以移除每个交替堆叠体(1000或2000)的间隔体材料层(例如第一和第二牺牲材料层(42，242))，以使用至少一个虚设存储器堆叠结构55’作为支撑住来形成多个凹陷。导电材料层(46，246)可以形成在该多个凹陷中，其中导电材料层包括存储器器件的栅电极。
至少一个交替堆叠体(1000，2000)的间隔体材料层可以设置为或替换为导电层(46，246)。接触通孔结构66可以形成到相应的导电层(46，246)。多次进行该系列的处理步骤，使得可以形成多个交替堆叠体(1000，2000)。
在一个实施例中，牺牲填充结构59可以通过多个交替堆叠体(1000，2000)之中的第一交替堆叠体1000形成。存储器开口(例如第二存储器开口249)可以通过叠盖第一交替堆叠体1000的第二交替堆叠体200形成在牺牲填充结构59之上。可以形成通过第一和第二交替堆叠体(1000，2000)延伸的垂直延伸开口349。每个垂直延伸开口349可以包括第二交替堆叠体2000中的第二存储器开口249和第一交替堆叠体1000中的第一存储器开口的体积。
在一个实施例中，第一交替堆叠体中的第一间隔体材料层和第二交替堆叠体中的第二间隔体材料层可以分别包括第一牺牲材料层42和第二牺牲材料层242。在这种情况下，第一和第二牺牲材料层(42，242)可以替换为导电材料层，例如，通过采用选择性蚀刻工艺对第一和第二绝缘体层(32，232)选择性地移除第一和第二牺牲材料层(42，242)以形成横向凹陷，并且通过沉积至少一种导电材料(例如金属氮化物衬垫(例如，TiN)和金属填充材料(例如，W)的组合)来填充横向凹陷。可以通过蚀刻移除导电材料在横向凹陷之外的部分(例如，在背侧接触沟槽中和接触级电介质层290之上)。每个横向凹陷填充有导电层。具体来说，由一个或多个第一绝缘体层32界定的每个横向凹陷填充有第一导电层46，且由一个或多个第二绝缘体层232界定的每个横向凹陷填充有第二导电层246。第一和第二导电层(46，246)可以用作存储器堆叠结构55的控制栅电极。虚设存储器堆叠结构55’用于支撑第一和第二绝缘体层(32，232)，而横向凹陷存在于第三示范性结构中。
替代地，第一和/或第二间隔体材料层可以设置为导电层。在这种情况下，用至少一种导电材料替换这样的间隔体材料层不是必须的。
绝缘间隔体74可以与第一实施例和第二实施例相同的方式形成在每个背侧接触沟槽的侧壁上。背侧接触通孔结构76可以以与第一实施例和第二实施例相同的方式形成在每个背侧接触沟槽内。
接触通孔结构66可以通过第二和/或第一后退阶梯式电介质材料部分(265，65)形成到相应的导电层46、246。可以采用与第一实施例和第二实施例相同的处理步骤来形成接触通孔结构66。接触通孔结构66可以提供到导电层46、246的电接触。存储器接触通孔结构88可以形成在接触级电介质层290中的开口中，使得每个相应的存储器接触通孔结构88接触相应的存储器堆叠结构55中的漏极区域63。可以以与第一实施例和第二实施例相同的方式形成多个位线以提供到存储器接触通孔结构88的电连接，例如，如图12D和图12E所示。存储器接触通孔结构88和位线不物理接触，且不电接触外围器件区域中的虚设存储器堆叠结构55’。
本公开的各种实施例可以提供一种存储器器件，其包括位于半导体基板8之上的至少一个交替堆叠体(其可以包括多个交替堆叠体(1000，2000))。至少一个交替堆叠体(1000，2000))中的每一个包括导电层(46，246)和绝缘体层(32，232)，两者沿着垂直于半导体基板8的顶表面的方向交替并在接触区域300中提供阶梯式表面。存储器器件可以包括位于通过至少一个交替堆叠体(1000，2000)的整体延伸的存储器开口内的存储器堆叠结构55的阵列、以及位于相应的交替堆叠体(1000，2000)的级的至少一个电介质材料部分(65，265)。至少一个电介质材料部分(65，265)中的每一个叠盖相应的交替堆叠体(1000，2000)的阶梯式表面。存储器器件可以包括位于相应的交替堆叠体(1000，2000)上的至少一个外延半导体基座(110，210)。至少一个外延半导体基座(1000，2000)中的每一个与半导体基板8中的单晶基板半导体材料外延对齐。存储器器件可以包括位于至少一个外延半导体基座(110，210)上的至少一个半导体器件240。
在一个实施例中，至少一个外延半导体基座(110，210)中的每一个具有的顶表面可以与相应的电介质材料部分的顶表面在相同的水平表面内，相应的电介质材料部分可以例如是第一后退阶梯式电介质材料部分65或第二后退阶梯式电介质材料部分265。在一个实施例中，每个电介质材料部分(65，265)与相应的外延半导体基座(110，210)之间的整个接触区域可以在相应的垂直或锥形平面内。在一个实施例中，至少一个外延半导体基座(110，210)不包括阶梯式表面。在一个实施例中，至少一个半导体器件240包括位于存储器器件的外围区域200中的存储器器件的驱动电路的场效应晶体管。
在一个实施例中，漏极区域63的阵列可以接触存储器堆叠结构55的阵列内的相应的半导体通道60。电介质材料层(例如第一绝缘帽层70或第二绝缘帽层270)可以位于至少一个交替堆叠体(1000，2000)之上。电介质材料层(例如第一绝缘帽层70或第二绝缘帽层270)的顶表面可以与相应的电介质材料部分(65，265)的顶表面共面。
在一个实施例中，外延通道部分的阵列11可以位于存储器堆叠结构的阵列的下面，并与半导体基板8中的半导体材料的单晶结构外延对齐。在一个实施例中，接触通孔结构66可以通过至少一个电介质材料部分(65，265)延伸，并且可以接触相应的导电层(46，246)。多个虚设开口(49’，249’)可以通过阶梯式表面的相应的部分延伸。多个虚设存储器堆叠结构55’可以位于多个虚设开口中。多个位线92可以与存储器堆叠结构55的阵列电接触。多个虚设存储器堆叠结构55’不与多个位线92电接触。
在一个实施例中，存储器堆叠结构55的阵列可以通过多个交替堆叠体(1000，2000)延伸。存储器堆叠结构的阵列内的至少一个存储器堆叠结构55’(或所有的存储器堆叠结构55’)可以包括位于第一交替堆叠体1000内的第一锥形侧壁、接触叠盖第一交替堆叠体1000的第二交替堆叠体2000的底表面的水平表面、以及位于第二交替堆叠体2000内的第二锥形侧壁。
在一个实施例中，多堆叠体结构可以包括单片三维NAND存储器器件。半导体基板可以包括硅基板。单片三维NAND存储器器件可以包括在硅基板之上的单片三维NAND串的阵列。NAND串的三维阵列的第一器件级中的至少一个存储器单元可以位于NAND串的三维阵列的第二器件级中的另一存储器单元之上。硅基板可以包含集成电路，其包括位于其之上的存储器器件的驱动电路。每个NAND串可以包括半导体通道。半导体通道的至少一个端部部分可以基本上垂直于硅基板的顶表面延伸。每个NAND串可以包括多个电荷存储元件。每个电荷存储元件可以位于相应的半导体通道附近。在一个实施例中，每个电荷存储元件可以是位于控制栅电极(如实施为导电材料层)附近的电荷存储材料的一部分。每个NAND串可以包括基本上平行于该半导体基板的顶表面延伸的条形。多个控制栅电极可以至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
使用多个交替堆叠体可以通过允许一次重复操作绝缘体层和间隔体材料层的一个交替堆叠体的处理步骤来缩放三维器件结构的总高度。虽然在本文中示出了其中采用两个交替堆叠体的示范性实施例，本公开的方法可以扩展为集成三个或更多个交替堆叠体。
参考图28A，针对第一、第二或第三示范性结构或由其导出的任何结构进行说明。图28A的示范性结构对应于图7和图16的任何处理步骤。在该配置中，第一阶梯区域301(其包括以对基板8增加的接近度沿着一个方向更远地延伸的第一组阶梯式表面)横向邻接第二阶梯区域302(其包括以对基板8增加的接近度沿着相反的方向更远地延伸的第二组阶梯式表面)，使得第一后退阶梯式电介质材料部分65设置在第一组和第二组阶梯式表面之件和两者之上。第一阶梯区域301可以位于器件区域100附近，且第二阶梯区域302可以位于外围器件区域附近。因此，在相同的步骤蚀刻工艺期间同时形成区域301和302。在该实施例中，区域302不被移除，而在图7和图16所示的先前实施例中，该区域被移除。
参考图28B，可以进行图17和图18的处理步骤。第一外延半导体基座110可以通过第二阶梯区域302形成，使得第一绝缘层32和第一间隔体材料层42的第一交替堆叠体(32，42)的剩余部分至少接触远离第一阶梯区域301的第一外延半导体基座110的远端侧壁110D。第一外延半导体基座110的近端侧壁110P可以接触第一后退阶梯式电介质材料部分65的侧壁，且可以或可以不接触第一绝缘层32和第一间隔体材料层42的第一交替堆叠体(32，42)的另一剩余部分。第一外延半导体基座110的远端侧壁110D可以或可以不接触第一后退阶梯式电介质材料部分65的部分。
参考图28C，可以进行图19–22的处理步骤，以形成第二绝缘层232和第二间隔体材料层242的第二交替堆叠体(232，242)、以及第二后退阶梯式电介质材料部分265。阶梯区域301和302延伸到第二交替堆叠体中，以在两个堆叠体中形成连续的相应的阶梯区域301和302。
参考图28D，可以进行图23的处理步骤，以直接在第一外延半导体基座110上形成第二外延半导体基座210。在一个实施例中，第二外延半导体基座210可以通过第二阶梯区域302形成，使得第二绝缘层232和第二间隔体材料层242的第二交替堆叠体(232，242)的剩余部分接触远离第一阶梯区域301的第二外延半导体基座210的远端侧壁210D。第二外延半导体基座210的近端侧壁210P可以接触第二后退阶梯式电介质材料部分265的侧壁，且可以或可以不接触第二绝缘层232和第二间隔体材料层242的第二交替堆叠体(232，242)的另一剩余部分。第二外延半导体基座210的远端侧壁210D可以或可以不接触第二后退阶梯式电介质材料部分265的一部分。
随后，可以进行图24、25、26A和26B的处理步骤，以提供存储器器件。
图29A–29C示出了可以通过图28A–28D的处理步骤导出的结构的总体配置。在图29A–29C中示出了选定的元件，且为了清楚起见省略了一些元件。
第一存储器块120A和第二存储器块120B由接触沟槽79横向间隔开，背侧接触通孔结构76(如图26A和图26B所示)可以形成在接触沟槽79中。第一阶梯式表面区域330A可以形成在第一存储器块120A附近，且第二阶梯式表面区域330B可以形成在第二存储器块120B附近。第一阶梯式表面区域330A包括第一对阶梯图案，但是为了存在第一和第二外延半导体基座(110，120)的堆叠体的至少一个范例，其将为具有镜像对称性的对称图案。类似地，第二阶梯式表面区域330B包括第二对阶梯图案，但是为了存在第一和第二外延半导体基座(110，120)的堆叠体的至少一个范例，其将为具有镜像对称性的对称图案。
每个阶梯式表面区域(330A，330B)的近端侧包括活动阶梯图案(301A或301B)，在该活动阶梯图案中，字线246电连接到位于相应的虚设阶梯图案(302A或302B)中的基座210中的相应的外围器件区域240A、240B(例如，字线驱动电路器件)。如本文所使用的，阶梯式表面区域(330A，330B)的“近端侧”是指器件区域100中靠近存储器块(120A，120B)的一侧。在第一间隔体材料层42和第二间隔体材料层242形成为牺牲材料层的情况下，活动阶梯图案(301A，301B)和器件区域100中的第一间隔体材料层42和第二间隔体材料层242在图25的处理步骤之后以及图26A和图26B的处理步骤期间替换为第一导电层146和第二导电层246。接触通孔结构(其在本文中称为字线接触通孔结构66)位于活动阶梯图案中。字线接触通孔结构66接触字线，其可以是在用导电层替换牺牲材料层之后的第一交替堆叠体(32，146)和第二堆叠体(232，246)的控制栅电极(如实施为第一导电层146和第二导电层246)的端部部分。字线接触通孔结构66可以通过导电互连线305连接到位于外围器件区域(240A，240B)中的外围器件，例如场效应晶体管240T。例如，线路305可以电连接到相应的晶体管240T的源极240S或漏极204D，晶体管240T也含有栅极电极240G。
优选地，半导体器件240T可以形成在第一和第二外延半导体基座(110，210)的每个堆叠体上或中。在这种情况下，存储器器件可以包括位于至少一个外延半导体基座(110，210)上的至少一个半导体器件240T。该至少一个半导体器件240可以是驱动电路的任何半导体器件。
相比之下，每个阶梯式表面区域(300A，300B)的远端侧可以包括虚设阶梯图案(302A，302B)，其不电连接到外围器件区域(240A，240B)或存储器块(120A，120B)中的外围器件240T。如本文所使用的，阶梯式表面区域(330A，330B)的“远端侧”是指远离器件区域100中的存储器块(120A，120B)的侧面。交替堆叠体(32，42，232，242)的位于虚设阶梯图案中的部分可以通过后退阶梯式电介质材料部分(65，265)与背侧接触沟槽79横向间隔开。在第一间隔体材料层42和第二间隔体材料层242形成为牺牲材料层的情况下，移除第一和第二间隔体材料层(42，242)的牺牲材料的蚀刻剂不到达交替堆叠体(32，42，232，242)的位于虚设阶梯图案(302A，302B)中的部分。因此，在图26A和图26B的处理步骤期间，虚设阶梯图案(302A，302B)中的第一间隔体材料层42和第二间隔体材料层242不被替换为第一导电层146和第二导电层246。反之，即使在于器件区域100和活动阶梯图案(301A，301B)中形成导电层(46，246)的处理步骤之后，每个虚设阶梯图案(302A，302B)可以包括第一绝缘层32和第一间隔体材料层42(其可以为第一牺牲材料层，例如第一氮化硅层)的第一交替堆叠体(32，42)、以及第二绝缘层232和第二间隔体材料层242(其可以为第二牺牲材料层，例如第二氮化硅层)的第二交替堆叠体(232，242)。
在采用图28A–28D和图29A–29C所示的配置的实施例中，可以在图28A的处理步骤中形成具有镜像对称性的一对阶梯式表面区域{(301A，302A)或(301B，302B)}。每对阶梯式表面区域{(301A，302A)或(301B，302B)}包括靠近器件区域100中的存储器堆叠体器件的阵列的活动阶梯图案(301A或301B)、以及远离器件区域100中的存储器堆叠体器件的阵列的区域的虚设阶梯图案(302A，302B)。
该对阶梯式表面区域{(301A，302A)或(301B，302B)}可以通过至少一个后退阶梯式电介质材料部分(65，265)横向间隔开。第一外延半导体基座110和第二外延半导体基座210可以形成在虚设阶梯图案(302A，302B)的区域中，且不在活动阶梯图案(301A，301B)的任何区域中。至少一个外延半导体基座(110，210)可以邻接虚设阶梯图案(302A，302B)，且不延伸到活动阶梯图案(301A，301B)的任何区域中。
活动阶梯图案(301A，301B)位于相应的绝缘层(32，232)和相应的导电层(46，246)的交替堆叠体(32，46，232，246)中。相比之下，虚设阶梯图案(302A，302B)位于附加的绝缘层(32，232)和间隔体材料层(42，242)的至少一个附加的交替堆叠体(32，42，232，242)中。间隔体材料层(42，242)包括牺牲材料，其具有与导电层(46，246)不同的组分。在一个实施例中，附加的绝缘层(32，232)和间隔体材料层(42，242)的至少一个附加的交替堆叠体(32，42，232，242)接触至少一个外延半导体基座(110，210)的至少一个侧壁。在一个实施例中，间隔体材料层(42，242)可以包括诸如氮化硅的电介质(即，电绝缘)材料，且不包含导电材料。
尽管上述内容涉及特定的优选实施例，但应当理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以用功能上等同的任何其他兼容结构和/或配置来实践，只要这些替换没有明确禁止或者对于本领域的普通技术人员已知是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (50)

1.一种制造存储器器件的方法，包括：
在基板的单晶半导体表面之上形成绝缘体层和间隔体材料层的交替堆叠体；
通过图案化所述交替堆叠体形成阶梯式表面，其中所述单晶半导体表面在所述交替堆叠体的所有层被移除的区域中被暴露；
在形成所述阶梯式表面之后，分别在所述半导体基板的半导体表面之上和所述阶梯式表面之上形成外延半导体基座和电介质材料部分，其中所述外延半导体基座与所述基板的单晶半导体表面外延对齐；
通过所述交替堆叠体的剩余部分形成存储器堆叠结构的阵列；以及
在所述外延半导体基座上形成至少一个半导体器件。
2.如权利要求1所述的方法，其中所述外延半导体基座在形成所述电介质材料部分之前通过选择性外延工艺形成。
3.如权利要求2所述的方法，还包括：
在所述交替堆叠体之上形成平坦化停止层；
在形成所述阶梯式表面之前图案化所述平坦化停止层；
将电介质材料沉积在所述图案化的平坦化停止层、所述阶梯式表面和所述外延半导体基座之上；以及
使用所述外延半导体基座和所述平坦化停止层作为停止结构来平坦化所述电介质材料，以形成所述电介质材料部分。
4.如权利要求1所述的方法，其中所述电介质材料部分在形成所述外延半导体基座之前通过沉积和图案化电介质材料来形成。
5.如权利要求4所述的方法，其中所述外延半导体基座通过以下方式形成：
进行形成下部外延半导体基座部分的第一外延半导体沉积工艺；以及
进行形成上部外延半导体基座部分的第二外延半导体沉积工艺，其中所述下部外延半导体基座部分和上部外延半导体基座部分共同构成所述外延半导体基座。
6.如权利要求5所述的方法，还包括：
在所述第一外延半导体沉积工艺之后和所述第二外延半导体沉积工艺之前，通过所述交替堆叠体的剩余部分形成多个存储器开口；以及
在形成所述上部外延半导体基座部分的所述第二外延半导体沉积工艺期间，在所述多个存储器开口中形成外延通道部分的阵列。
7.如权利要求6所述的方法，其中形成所述存储器堆叠结构的阵列包括在外延通道部分的阵列上的相应的存储器开口中形成所述存储器堆叠结构的阵列。
8.如权利要求1所述的方法，还包括：
在所述交替堆叠体之上形成平坦化停止层；以及
采用所述平坦化停止层作为停止层来平坦化所述外延半导体基座的最顶表面。
9.如权利要求1所述的方法，其中:
在所述外延半导体基座上形成至少一个半导体器件包括在所述外延半导体基座上形成所述存储器器件的驱动电路的至少一个晶体管；以及
所述外延半导体基座具有基本垂直的侧壁。
10.如权利要求9所述的方法，其中所述外延半导体基座侧壁没有阶梯式结构。
11.如权利要求1所述的方法，其中每个存储器堆叠结构包括：
存储器薄膜，其包括隧穿电介质、至少一个电荷存储区域和阻挡电介质；以及
垂直半导体通道，其与所述存储器薄膜的内表面接触，并叠盖所述基板的单晶半导体表面重叠。
12.如权利要求11所述的方法，还包括：
通过所述阶梯式表面形成多个虚设开口；
在形成所述存储器堆叠结构的阵列的同时，在所述多个虚设开口中形成多个虚设存储器堆叠结构；以及
形成与所述存储器堆叠结构的阵列电接触的多个位线，使得所述多个虚设存储器堆叠结构不与所述多个位线电接触。
13.如权利要求12所述的方法，还包括：
移除所述间隔体材料层，以使用所述多个虚设存储器堆叠结构作为支撑柱来形成多个凹陷；以及
在所述多个凹陷中形成包括所述存储器器件的控制栅电极的导电材料层。
14.如权利要求1所述的方法，其中：
所述间隔体材料层被设置为导电层，或被替换为导电层；并且
所述方法还包括通过所述电介质材料部分形成接触通孔结构到相应的导电层。
15.如权利要求1所述的方法，其中：
所述存储器器件包括单片三维NAND存储器器件；
所述基板包括硅基板；
所述单片三维NAND存储器器件包括所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；
所述硅基板包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动电路；并且
每个NAND串包括：
半导体通道，其中所述半导体通道的至少一个端部部分基本上垂直于所述硅基板的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于相应的半导体通道附近；以及
多个控制栅电极，其具有基本上平行于所述半导体基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
16.一种存储器器件，包括：
位于半导体基板之上的导电层和绝缘体层的交替堆叠体；
位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述交替堆叠体延伸；
叠盖所述交替堆叠体的阶梯式表面的电介质材料部分；
具有基本上垂直的侧壁的外延半导体基座，所述外延半导体基座与所述半导体基板中的单晶基板半导体材料外延对齐；以及
位于所述外延半导体基座的顶表面上的至少一个半导体器件。
17.如权利要求16所述的存储器器件，其中；
所述外延半导体基座具有的顶表面在与所述电介质材料部分的顶表面相同的水平平面内；
所述电介质材料部分和所述外延半导体基座之间的整个接触区域在相同的垂直平面内；
所述外延半导体基座的基本上垂直的侧壁没有阶梯式表面；并且
所述至少一个半导体器件包括位于所述存储器器件的外围区域中的所述存储器器件的驱动电路的场效应晶体管。
18.如权利要求17所述的存储器器件，还包括；
漏极区域的阵列，其接触所述存储器堆叠结构的阵列内的相应的半导体通道；以及
位于所述交替堆叠体之上的平坦化停止层，其中所述平坦化停止层的顶表面与所述电介质材料部分的顶表面共面。
19.如权利要求16所述的存储器器件，还包括外延通道部分的阵列，其位于所述存储器堆叠结构的阵列的下面，并具有与所述外延半导体基座的至少上部部分相同的材料组分。
20.如权利要求16所述的存储器器件，其中所述外延半导体基座包括上部外延半导体基座部分和下部外延半导体基座部分，所述下部外延半导体基座部分包括与所述上部半导体基座部分不同的半导体材料。
21.如权利要求16所述的存储器器件，还包括：
接触通孔结构，其通过所述电介质材料部分延伸并接触相应的导电层；
通过所述阶梯式表面延伸的多个虚设开口；
位于所述多个虚设开口中的多个虚设存储器堆叠结构；以及
与所述存储器堆叠结构的阵列电接触的多个位线，其中所述多个虚设存储器堆叠结构不与所述多个位线电接触。
22.如权利要求16所述的存储器器件，其中：
所述存储器器件包括单片三维NAND存储器器件；
所述半导体基板包括硅基板；
所述单片三维NAND存储器器件包括在所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；
所述硅基板包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动电路；并且
每个NAND串包括：
半导体通道，其中所述半导体通道的至少一个端部部分基本上垂直于所述硅基板的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于相应的半导体通道附近；以及
多个控制栅电极，其具有基本上平行于所述半导体基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
23.一种制造存储器器件的方法，包括：
在半导体基板之上形成绝缘体层和间隔体材料层的第一交替堆叠体；
蚀刻所述第一交替堆叠体以暴露单晶半导体材料；
在所述单晶半导体材料上形成第一外延半导体基座，其中所述第一外延半导体基座与所述单晶半导体材料外延对齐；
通过所述第一交替堆叠体形成存储器堆叠结构的阵列；
在所述第一外延半导体基座上形成第二外延半导体基座，其中所述第一外延半导体基座和所述第二外延半导体基座彼此外延对齐；以及
在所述第一外延半导体基座和所述第二外延半导体基座之上形成至少一个半导体器件。
24.如权利要求23所述的方法，还包括：
通过图案化所述第一交替堆叠体在所述第一交替堆叠体的侧面中形成阶梯式表面；
通过在所述阶梯式表面之上沉积电介质材料来形成电介质材料部分，并且在形成所述第一外延半导体基座之前从所述单晶半导体材料的上方移除所沉积的电介质材料的一部分；以及
平坦化沉积的第一外延半导体材料以形成第一外延半导体基座，所述第一外延半导体基座具有的顶表面与所述电介质材料部分的顶表面在相同的水平平面内。
25.如权利要求23所述的方法，还包括：
在形成所述第一外延半导体基座的步骤之后，通过图案化所述第一交替堆叠体来在所述第一交替堆叠体的侧面中形成阶梯式表面；以及
通过在所述阶梯式表面之上和所述第一外延半导体基座之上沉积电介质材料来形成电介质材料部分，并且从所述第一外延半导体基座上方移除所沉积的电介质材料的一部分。
26.如权利要求23所述的方法，还包括：
在所述第一交替堆叠体之上形成平坦化停止层；以及
采用所述平坦化停止层作为停止层来平坦化所述第一外延半导体基座的最顶表面。
27.如权利要求23所述的方法，其中形成至少一个半导体器件包括在所述第一外延半导体基座和所述第二外延半导体基座之上形成所述存储器器件的驱动电路的至少一个晶体管。
28.如权利要求23所述的方法，其中通过所述第一交替堆叠体形成所述存储器堆叠结构的阵列包括通过所述第一交替堆叠体形成多个第一存储器开口，以及在所述第一存储器开口中形成存储器薄膜和半导体通道。
29.如权利要求28所述的方法，还包括通过图案化所述第一交替堆叠体在所述第一交替堆叠体的侧面中形成阶梯式表面，其中所述第一外延半导体基座的侧壁没有阶梯式结构。
30.如权利要求29所述的方法，还包括：
在形成所述多个第一存储器开口的相同的步骤期间，在所述第一交替堆叠体中通过所述阶梯式表面形成多个第一虚设开口；
在与所述第一存储器开口中形成所述存储器堆叠结构的相同的步骤期间，在所述第一虚设开口中形成虚设存储器堆叠结构；以及
形成与所述存储器堆叠结构的阵列电接触的多个位线，使得所述至少一个虚设存储器堆叠结构不与所述多个位线电接触。
31.如权利要求30所述的方法，还包括：
移除每个交替堆叠体的间隔体材料层，以使用所述虚设存储器堆叠结构作为支撑柱来形成多个凹陷；以及
在所述多个凹陷中形成导电材料层，其中所述导电材料层包括所述存储器器件的控制栅电极。
32.如权利要求23所述的方法，其中：
所述至少一个交替堆叠体的间隔体材料层被设置为，或被替换为导电层；并且
所述方法还包括形成接触通孔结构到相应的导电层。
33.如权利要求23所述的方法，还包括：
在所述第一交替堆叠体之上形成绝缘体层和间隔体材料层的第二交替堆叠体；以及
蚀刻所述第一交替堆叠体以暴露所述第一外延半导体基座。
34.如权利要求33所述的方法，其中：
通过所述第一交替堆叠体和所述第二交替堆叠体形成所述存储器堆叠结构的阵列；以及
在蚀刻所述第一交替堆叠体以暴露所述第一外延半导体基座的步骤之后，形成所述第二外延半导体基座。
35.如权利要求34所述的方法，还包括：
通过所述第一交替堆叠体形成多个第一存储器开口；
在所述第一存储器开口中形成牺牲填充结构；
通过所述第二交替堆叠体形成第二存储器开口以暴露所述牺牲填充结构；以及
移除所述牺牲填充结构以形成包括所述第一存储器开口和所述第二存储器开口的堆叠体间存储器开口，其中所述存储器堆叠结构的阵列形成在所述堆叠体间存储器开口中。
36.如权利要求23所述的方法，还包括形成具有镜像对称性的一对阶梯式表面区域，该对阶梯式表面区域包括邻近所述存储器堆叠体器件的阵列的区域的活动阶梯图案、以及远离所述存储器堆叠体器件的阵列的区域的虚设阶梯图案。
37.如权利要求36所述的方法，还包括：
从所述活动阶梯图案但是不从所述虚设阶梯图案移除所述间隔体材料层，以在所述活动阶梯图案中形成多个凹陷；以及
在所述多个凹陷中形成导电材料层；
其中所述导电材料层包括所述存储器器件的控制栅电极；并且
其中所述第一外延半导体基座形成在所述虚设阶梯图案中且不在所述活动阶梯图案中。
38.如权利要求23所述的方法，其中：
所述存储器器件包括单片三维NAND存储器器件；
所述半导体基板包括硅基板；
所述单片三维NAND存储器器件包括在所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；
所述硅基板包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动电路；并且
每个NAND串包括：
半导体通道，其中所述半导体通道的至少一个端部部分基本上垂直于所述硅基板的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于相应的半导体通道附近；以及
多个控制栅电极，其具有基本上平行于所述半导体基板的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
39.一种存储器器件，包括：
位于半导体基板之上的至少一个交替堆叠体，其中所述至少一个交替堆叠体中的每一个包括导电层和绝缘体层，所述导电层和所述绝缘体层沿着垂直于所述半导体基板的顶表面的方向交替，并且在接触区域中包括阶梯式表面；
位于存储器开口内的存储器堆叠结构的阵列，所述存储器开口通过所述至少一个交替堆叠体的整体延伸；
附加的绝缘层和间隔体材料层的至少一个附加的交替堆叠体，其中所述间隔体材料层与所述导电层的组分不同；
位于所述至少一个附加的交替堆叠体中的至少一个外延半导体基座，其中所述至少一个外延半导体基座中的每一个与所述半导体基板的单晶基板半导体材料外延对齐；以及
位于所述至少一个外延半导体基座上的至少一个半导体器件。
40.如权利要求39所述的存储器器件，其中：
所述至少一个外延半导体基座中的每一个具有的顶表面在与相应的电介质材料部分的顶表面相同的水平平面内；
每个电介质材料部分与相应的外延半导体基座之间的整个接触区域在相同的垂直或锥形平面内；
所述至少一个外延半导体基座不包括阶梯式表面；并且
所述至少一个半导体器件包括位于所述存储器器件的外围区域中的所述存储器器件的驱动电路的场效应晶体管。
41.如权利要求40所述的存储器器件，还包括：
漏极区域的阵列，其接触所述存储器堆叠结构的阵列内的相应的半导体通道；以及
位于所述至少一个交替堆叠体之上的电介质材料层，其中所述电介质材料层的顶表面与相应的电介质材料部分的顶表面共面。
42.如权利要求39所述的存储器器件，还包括外延通道部分的阵列，其位于所述存储器堆叠结构的阵列的下面，并且与所述半导体基板中的半导体材料的单晶结构外延对齐。
43.如权利要求39所述的存储器器件，还包括：
接触通孔结构，其通过所述至少一个电介质材料部分延伸并接触相应的导电层；
通过所述阶梯式表面的相应的部分延伸的多个虚设开口；
位于所述多个虚设开口中的多个虚设存储器堆叠结构；以及
与所述存储器堆叠结构的阵列电接触的多个位线，其中所述多个虚设存储器堆叠结构不与所述多个位线电接触。
44.如权利要求39所述的存储器器件，其中所述至少一个交替堆叠体包括多个交替堆叠体。
45.如权利要求44所述的存储器器件，其中：
所述存储器堆叠结构的阵列通过所述多个交替堆叠体延伸；以及
所述存储器堆叠结构的阵列内的至少一个存储器堆叠结构包括位于第一交替堆叠体内的第一锥形侧壁、与叠盖所述第一交替堆叠体的第二交替堆叠体的底表面接触的水平表面、以及位于所述第二交替堆叠体内的第二锥形侧壁。
46.如权利要求39所述的存储器器件，包括形成由后退阶梯式电介质材料部分横向间隔开的一对阶梯式表面区域，其中该对阶梯式表面区域包括括邻近所述存储器堆叠体器件的阵列的区域的活动阶梯图案、以及远离所述存储器堆叠体器件的阵列的区域的虚设阶梯图案。
47.如权利要求46所述的存储器器件，其中所述至少一个外延半导体基座邻接所述虚设阶梯图案，且不延伸到所述活动阶梯图案的任何区域中。
48.如权利要求39所述的存储器器件，还包括位于相应的交替堆叠体上的至少一个电介质材料部分，其中所述至少一个电介质材料部分中的每一个叠盖所述相应的交替堆叠体和所述至少一个附加的交替堆叠体的阶梯式表面。
49.如权利要求39所述的存储器器件，其中：
附加的绝缘层和间隔体材料层的所述至少一个附加的交替堆叠体接触所述至少一个外延半导体基座的至少一个侧壁；并且
所述间隔体材料层包括电介质材料。
50.如权利要求39所述的存储器器件，其中：
所述存储器器件包括单片三维NAND存储器器件；
所述半导体基板包括硅基板；
所述单片三维NAND存储器器件包括在所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的第一器件级中的至少一个存储器单元位于所述NAND串的三维阵列的第二器件级中的另一存储器单元之上；
所述硅基板包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动电路；并且
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