CN111384057B - 形成半导体装置的方法及相关的半导体装置 - Google Patents

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Abstract

本申请案涉及形成半导体装置的方法以及相关的半导体装置。一种形成半导体装置的方法包括：在包括至少一种材料的堆叠上方形成图案化的抗蚀剂；及移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口。横向地移除所述图案化的抗蚀剂的一部分以形成已修整抗蚀剂，且移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以在所述堆叠的侧壁中形成阶梯。在所述堆叠的所述侧壁之间形成介电材料以基本上完全填充所述堆叠开口，并将所述介电材料平坦化。本发明揭示额外方法以及半导体装置。

Description

形成半导体装置的方法及相关的半导体装置
优先权主张
本申请案主张于2018年12月28日提出申请的序列号为16/235,665的美国专利申请案“形成半导体装置的方法及相关半导体装置(Methods of Forming a SemiconductorDevice and Related Semiconductor Devices)”的申请日期的权益。
技术领域
本文中所揭示的实施例涉及半导体制作，半导体制作包含形成具有大开口的半导体装置的方法。更确切来说，本发明实施例涉及形成包括大开口及至少一个阶梯以减轻破裂或脱层的半导体装置的方法且涉及包括至少一个阶梯的半导体装置。
背景技术
半导体行业一直以来的目标是增大例如非易失性存储器装置(例如，NAND快闪存储器装置)等存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)。增大非易失性存储器装置的存储器密度的一种方式是实施垂直存储器阵列(也被称为“三维(3D)存储器阵列”)架构。常规垂直存储器阵列包含延伸穿过重复的导电材料/绝缘材料(例如，层级)的晶体管/存储器单元柱，其中所述导电材料用作控制栅极。垂直堆叠的导电材料层级被配置为例如字线或控制栅极，且绝缘材料位于存储器单元柱与导电材料的每一结处。与常规的平面(例如，二维)晶体管布置的结构相比，此配置准许通过在裸片上向上(例如纵向地、垂直地)建立阵列将更大数目个晶体管定位在单位裸片区域中。
在常规垂直存储器阵列的制作期间，在交替的导电材料110与绝缘材料115的层级105中形成开口(例如，缝隙、槽)，如图1中所展示。与(举例来说)针对触点所形成的开口相比，所述开口具有相对大的尺寸。在开口中形成填充材料120且随后使填充材料120经受热处置以致密化及研磨平坦化(例如，化学机械平坦化)以在形成垂直存储器阵列的额外组件之前将填充材料120的顶表面平坦化。换句话说，填充材料120的顶表面与层级105的顶表面是基本上平坦的。由于开口具有大尺寸，因此使用大体积的填充材料来填充所述开口。在热处置及研磨平坦化期间，填充材料120经受远离层级105的侧壁的应力及收缩，而造成填充材料120破裂及脱层。如图1中所展示，裂缝125沿着填充材料120的侧壁形成且传播到层级105的底部。随着垂直存储器阵列中层级105的数目增大，填充材料破裂及脱层的问题就更严重。
发明内容
揭示一种形成半导体装置的方法。所述方法包括在包括至少一种材料的堆叠上方形成图案化的抗蚀剂。移除所述堆叠的由图案化的抗蚀剂暴露出的一部分以形成堆叠开口。横向地移除图案化的抗蚀剂的一部分以形成已修整抗蚀剂。移除所述堆叠的由已修整抗蚀剂暴露出的额外部分以在所述堆叠的侧壁中形成阶梯。在所述堆叠开口中形成填充材料以基本上完全填充堆叠开口并将所述填充材料平坦化。
揭示一种半导体装置，且所述半导体装置包括材料堆叠，所述材料堆叠包括在堆叠的一部分中的相对的阶梯。所述相对的阶梯由材料堆叠的相对的侧壁界定。填充材料邻近所述材料堆叠的所述相对的侧壁，且至少一个半导体特征邻近所述材料堆叠。
附图说明
图1是展示根据常规工艺的半导体结构的横截面图，所述半导体结构在填充材料中包括裂缝；
图2到5、6A及6B是展示根据本发明实施例制作半导体结构的横截面图；
图7A到12B是根据本发明实施例的额外半导体结构的横截面图；
图13是图解说明根据本发明实施例的包含半导体结构的半导体装置的示意性框图；且
图14是说明根据本发明实施例的包含半导体装置的系统的示意性框图。
具体实施方式
揭示减轻或基本上消除半导体结构中填充材料破裂或脱层的方法。中形成填充材料，因可在具有大尺寸的堆叠开口(例如，缝隙、槽)此使用大体积的填充材料。堆叠开口是由堆叠的一或多种材料的侧壁界定，其中堆叠的侧壁沿着堆叠侧壁的一部分展现出阶梯状轮廓(即，具有一或多个阶梯)。堆叠中的所述一或多个阶梯防止在对填充材料施加应力之后填充材料中形成裂缝，或防止在对填充材料施加应力之后裂缝传播穿过填充材料。可例如通过使填充材料经受研磨平坦化(例如，化学机械平坦化(CMP))动作来施加应力。堆叠的侧壁的阶梯状轮廓是通过所谓的“修整-蚀刻-修整”工艺形成，且基本上不会增加为形成包含一或多个阶梯的半导体结构而进行的工艺动作的成本或数目。还揭示根据本发明实施例的包含半导体结构的半导体装置。
以下说明提供具体细节(例如，材料类型、材料厚度及处理条件)以透彻描述本文中所描述的实施例。然而，所属领域的技术人员将理解，在不采用这些具体细节仍可实践本文中所揭示的实施例。实际上，可结合半导体行业中所采用的常规制作技术来实践所述实施例。另外，本文中所提供的说明不形成半导体结构或包含所述半导体结构的半导体装置的完整说明或制造半导体结构或包含所述半导体结构的半导体装置的完整工艺流程。下文仅详细地描述理解本文中作描述的实施例所必需的工艺动作及结构。可通过常规制作技术执行用以形成完整半导体结构或完整半导体装置的额外动作。
本文中所描述的材料及结构可通过包含但不限于旋涂、毯覆式涂布、化学汽相沉积(CVD)、原子层沉积(ALD)、电浆增强ALD或物理汽相沉积(PVD)等常规技术来形成。或者，可原位生长所述材料。所属领域的技术人员可根据将形成的特定材料选择用于形成(例如，沉积)或生长所述材料的技术。可通过任何适合的技术实现材料移除，所述技术包含但不限于蚀刻、研磨平坦化(例如，化学机械平坦化)或其它已知的方法，除非上下文另有指示。
本文中所呈现的图式仅用于图解说明目的，并不意在作为特殊材料、组件、结构、装置或系统的实际视图。预期图式中所描绘的形状会因(举例来说)制造技术及/或容差而有所变化。因此，本文中所描述的实施例不应被视为限于所图解说明的特定形状或区，而是包含由(举例来说)制造而引起的形状偏差。举例来说，被图解说明或描述为方框形的区可具有粗糙及/或非线性的特征，且被图解说明或描述为圆形的区可包含一些粗糙及/或线性的特征。此外，所图解说明的锐角可被修圆，且反之亦然。因此，图中所图解说明的区本质上为示意性的，且其形状并不旨在图解说明区的精确形状且并不旨在限制权利要求书的范围。图式未必成比例。另外，各图之间共有的元件可保有相同的数字标号。
如本文中所使用，单数形式“一(a、an)”及“所述(the)”也旨在包含复数形式，除非上下文另有明确指示。
如本文中所使用，提及特殊参数的数值时的“约”或“大约”包含所述数值且所属领域的技术人员应理解从所述数值的一定程度的变化在特殊参数的可接受容差内。举例来说，提及数值时的“约”或“大约”可包含在所述数值的从90.0％到110.0％范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
如本文中所使用，“及/或”包含相关联所列举项目中的一或多者的任一者及全部组合。
如本文中所使用，为便于说明起见，可使用空间相关术语(例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前方”、“后方”、“左”、“右”等)来描述一个元件或特征与另外的元件或特征的关系，如图中所图解说明。除非另有规定，否则除图中所描绘的定向之外，所述空间相关术语还旨在囊括材料的不同定向。举例来说，如果颠倒各图中的材料，那么描述为在其它元件或特征“下面”或“下方”或“下边”或者“底部上”的元件则将定位为在其它元件或特征“上面”或“顶部上”。因此，所属领域的技术人员应明了，术语“下方”可囊括上方及下方两个定向，这取决于使用所述术语的上下文。可以其他方式(例如，旋转90度、反转、倒置等)定向材料且据此解释本文使用的空间相关描述语。
如本文中所使用，术语“配置”是指大小、形状、材料组成及至少一个结构及至少一个设备中的一或多者按照预定形式的布置，所述布置便于操作结构及设备中的一或多者。
如本文中所使用，为便于说明起见，可使用术语“大”及“小”来描述一个元件或特征相对于另外的元件或特征的大小，如图中所图解说明。术语未必指代元件或特征的特定尺寸。
如本文中所使用，术语“可选择性地蚀刻”意指且包含材料响应于暴露于给定的蚀刻化学品而相对于暴露于同一的蚀刻化学品的另一材料展现出更大的蚀刻速率。举例来说，材料可展现出是另一材料的蚀刻速率的至少约5倍的蚀刻速率，例如展现出是另一材料的蚀刻速率的约10倍、约20倍或约40倍蚀刻速率。所属领域的技术人员可选择用于选择性地蚀刻所期望的材料的蚀刻化学品及蚀刻条件。
如本文中所使用，术语“半导体装置”包含但不限于存储器装置以及可或可不包含存储器的其它半导体装置，例如逻辑装置、处理器装置或射频(RF)装置。此外，半导体装置除其它功能之外还可包含存储器，例如包含处理器及存储器的所谓的“芯片上系统”(SoC)或包含逻辑及存储器的半导体装置。
如本文中所使用，术语“堆叠开口””意指且包含在一或多种材料的堆叠中的开口，所述开口包括从约0.5μm到约100μm的深度、从约1μm到约10μm的宽度以及从约1μm到约10μm的长度。
如本文中所使用，术语“阶梯”意指且包含包含材料中的竖板部分及梯面部分的结构。竖板部分在相对于梯面部分的方向基本上垂直或倾斜的方向上延伸。阶梯是由竖板部分及梯面部分界定且仅存在于材料的一部分中。换句话说，材料不包含延伸从材料的顶表面到材料的底表面的整个距离的阶梯。由于阶梯不延伸整个距离，因此根据本发明的实施例包含一或多个阶梯的半导体结构或半导体装置与梯级结构的阶梯区分开，在所述梯级结构中沿着基本上整个长度定位有阶梯。
如本文中所使用，提及给定参数、性质或条件的术语“实质上”在所属领域的技术人员应理解的程度上意指且包含满足所述给定参数、性质或条件，但存在一定程度的变化，例如在可接受的制造容差内。举例来说，根据实质上满足的特定参数、性质或条件，所述参数、性质或条件可得到至少90.0％满足、至少95.0％满足、至少99.0％满足或甚至至少99.9％满足。
如本文中所使用，术语“衬底”意指且包含上面形成有额外材料的基础材料或构造。衬底可以是半导体衬底、位于支撑结构上的基础半导体层、金属电极或上面形成有一或多种材料、结构或区的半导体衬底。半导体衬底上的材料可包含但不限于半导电材料、绝缘材料、导电材料等。衬底可以是常规硅衬底或包括半导电材料层的其它基体衬底。如本文中所使用，术语“基体衬底”不仅意指且包含硅晶片，而且意指且包含绝缘体上硅(SOI)衬底(诸如，蓝宝石上硅(SOS)衬底及玻璃上硅(SOG)衬底)、在基础半导体底座上的外延硅层及其它半导体或光电材料(诸如，硅锗、锗、砷化镓、氮化镓及磷化铟)。衬底可经过掺杂或未经掺杂。
如本文中提及堆叠的阶梯状轮廓时所使用，术语“梯面宽度”意指且指代在在朝向堆叠的侧壁的方向上测量的个别阶梯的水平尺寸，且术语“竖板高度”意指且指代在相对于梯面宽度基本上垂直或倾斜的方向上测量的个别阶梯的基本上垂直或倾斜尺寸。
如本文中所使用，术语“垂直”、“纵向”、“水平”是参考结构的主平面来说的，未必由地球的引力场界定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“垂直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面是由结构的与结构的其它表面相比具有相对大的面积的表面界定。
为形成阶梯状轮廓，在位于衬底(未展示)上的一或多种材料的堆叠205上方形成图案化的抗蚀剂225，如图2中所展示。堆叠205可包含一或多种材料，随后在所述一或多种材料中形成堆叠开口及填充材料。虽然图2将堆叠205图解说明为包含第一材料215与第二材料220的层级210，但堆叠205在配置上可包含除层级210之外的单一材料或多种材料。堆叠205的一或多种材料可包含一或多种导电材料、一或多种介电材料或其组合，例如交替的导电材料与介电材料、或交替的不同介电材料。层级210的交替材料可相对于彼此被选择性地蚀刻。在一些实施例中，堆叠205包含交替的导电材料与介电材料的层级210。在其它实施例中，堆叠205包含交替的第一介电材料与第二介电材料的层级210。堆叠205的高度H1可处于从约0.5μm到约150μm的范围中，例如处于从约2μm到约100μm的范围中。如果堆叠205包含交替材料的层级210，那么层级210的数目可处于35层级与1000层级之间的范围中。仅举例来说，堆叠205可包含大于或等于55个层级、大于或等于60个层级、大于或等于65个层级、大于或等于70个层级、大于或等于75个层级、大于或等于80个层级、大于或等于85个层级、大于或等于90个层级、大于或等于95个层级或者大于或等于100个层级。
层级210的导电材料可包含但不限于金属(例如钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金、铝)、金属合金(例如，钴系合金、铁系合金、镍系合金、铁-镍系合金、钴-镍系合金、铁-钴系合金、钴-镍-铁系合金、铝系合金、铜系合金、镁系合金、钛系合金、钢、低碳钢、不锈钢)、含导电金属的材料(例如，导电金属的氮化物、导电金属的硅化物、导电金属的碳化物、导电金属的氧化物)、多晶硅、经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂的锗、经导电掺杂的硅锗)或其组合。在一些实施例中，所述导电材料是多晶硅。导电材料中的每一者的厚度可处于从约1nm到约1000nm的范围中，例如从约1nm到约500nm、从约10nm到约500nm或从约10nm到约250nm。在一些实施例中，导电材料的厚度处于从约10nm到约100nm的范围中。
介电材料可包含但不限于氧化物材料(例如，二氧化硅、正硅酸乙脂、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝或其组合)、氮化物材料(例如，氮化硅)、氮氧化物材料(例如，氮氧化硅)、非晶质碳或其组合。如果层级210中存在交替的介电材料，那么第一介电材料及第二介电材料可以是先前所述材料中的一种，其中选择两种介电材料以相对于彼此选择性地蚀刻这两种介电材料。在一些实施例中，介电材料是例如二氧化硅等氧化硅或氮化硅。介电材料中的每一者的厚度可处于从约1nm到约1000nm的范围中，例如从约1nm到约500nm、从约10nm到约500nm或从约10nm到约250nm。在一些实施例中，介电材料的厚度处于从约10nm到约100nm的范围中。
在一些实施例中，层级210包含作为导电材料的多晶硅及作为介电材料的二氧化硅。在其它实施例中，层级210包含作为第一介电材料的二氧化硅及作为第二介电材料的氮化硅。
在堆叠205上方形成抗蚀剂达足以进行后续工艺动作(例如，重复的修整及蚀刻动作)的厚度。抗蚀剂可以是光致抗蚀剂，例如常规193nm抗蚀剂、常规248nm抗蚀剂、常规365nm抗蚀剂或常规深紫外线(DUV)抗蚀剂。光致抗蚀剂可展现出正性或负性。然而，抗蚀剂可包含其它聚合材料。将抗蚀剂图案化以在堆叠205上方形成图案化的抗蚀剂225且将图案化的抗蚀剂225用作掩模以移除堆叠205的暴露部分。可例如通过光学光刻、纳米压印光刻、电子束写入等或其它光刻技术来将抗蚀剂图案化。图案化的抗蚀剂225包含开口230，开口230延伸穿过抗蚀剂的厚度且暴露出下伏的堆叠205。开口230由图案化的抗蚀剂225的侧壁界定。开口230使通过常规光刻技术形成，本文中不对所述常规光刻技术加以详细描述。开口230的尺寸由将在堆叠205中形成的堆叠开口(参见图3)的所期望的尺寸来确定。按照宽度W1形成开口230，且按照宽度W2形成图案化的抗蚀剂225。开口230的宽度W1可从约1μm到约10μm，例如从约2μm到约10μm、从约3μm到约10μm、从约4μm到约10μm、从约5μm到约10μm、从约6μm到约10μm、从约7μm到约10μm、从约8μm到约10μm或从约9μm到约10μm。然而，开口230的宽度W1可基本上较大，例如从约10μm到约1000μm(1mm)或可基本上较小，例如从约100nm到约500nm。在一些实施例中，开口230的宽度为约4μm。在一些实施例中，开口230的宽度为约5μm。虽然图2将图案化的抗蚀剂225的侧壁图解说明为轻微倾斜，但侧壁可根据用于形成开口230的抗蚀剂及蚀刻条件而基本上垂直或可更加倾斜。如果侧壁是倾斜的，那么宽度W1及W2被理解为平均宽度。开口230的长度(图2的角度无法展示出来)可处于上述宽度的范围内。
将图案化的抗蚀剂225用作掩模来移除(例如，蚀刻)层级210的由开口230暴露出的一部分，如图3中所展示。因此，图案化的抗蚀剂225中的开口230延伸到层级210中以形成堆叠开口235。堆叠开口235具有深度D1及宽度W1，且由层级210的材料的侧壁及底表面界定。虽然图3将层级210的侧壁图解说明为轻微倾斜，但侧壁可基本上垂直或可更加倾斜。如果侧壁是倾斜的，那么宽度W1被理解为平均宽度。堆叠开口235延伸到层级210中但不完全延伸穿过层级210。换句话说，堆叠开口235的深度D1小于堆叠205的高度H1。堆叠开口235的深度D1是从层级210的顶表面(例如，最上表面)到层级210的材料的底表面测量而来。堆叠开口235的深度D1可从约0.5μm到约100μm，例如从约1μm到约10μm、例如从约2μm到约10μm、从约3μm到约10μm、从约4μm到约10μm、从约5μm到约10μm、从约6μm到约10μm、从约7μm到约10μm、从约8μm到约10μm或从约9μm到约10μm、从约10μm到约100μm、从约20μm到约100μm、从约30μm到约100μm、从约40μm到约100μm、从约50μm到约100μm、从约60μm到约100μm、从约70μm到约100μm、从约80μm到约100μm或者从约90μm到约100μm。在一些实施例中，堆叠开口235的深度D1为约2μm。在一些实施例中，堆叠开口235的深度D1为约3μm。
堆叠开口235的宽度W1可与开口230的宽度W1基本上相同，例如从约1μm到约10μm、从约2μm到约10μm、从约3μm到约10μm、从约4μm到约10μm、从约5μm到约10μm、从约6μm到约10μm、从约7μm到约10μm、从约8μm到约10μm或从约9μm到约10μm。然而，堆叠开口235的宽度W1可基本上较大，例如从约10μm到约1000μm(1mm)。堆叠开口235的尺寸也可低于上述范围，例如在将形成在堆叠开口235中的填充材料250易于破裂的情况下。举例来说，如果将形成在堆叠开口235中的填充材料250易于破裂，那么可按照小于约500nm、小于约400nm、小于约300nm、小于约200nm或小于约150nm的宽度形成堆叠开口235。仅举例来说，如果将使用的填充材料250易于破裂，那么可按照从约100nm到约500nm的宽度W1形成堆叠开口235。在一些实施例中，堆叠开口235的宽度为约4μm。在其它实施例中，堆叠开口235的宽度为约5μm。堆叠开口235的长度(图3的角度无法展示出来)可处于上述范围内。
可使用常规蚀刻剂及常规蚀刻条件选择性地移除层级210的暴露部分，本文中不对常规蚀刻剂及常规蚀刻条件加以详细描述。可基于层级210的材料选择蚀刻剂。仅举例来说，可将层级210暴露于各向同性蚀刻以形成堆叠开口235。可通过恰当选择蚀刻剂及蚀刻条件(例如，通过延长或缩短蚀刻时间、提高或降低蚀刻温度等)来调整堆叠开口235的深度D1。当移除层级210的暴露部分时，图案化的抗蚀剂225的一部分也可被移除，从而减小图案化的抗蚀剂225的厚度且形成图案化的抗蚀剂225′。
堆叠205中的堆叠开口235并不仅限于特定用途。而是，堆叠开口235可用于各种用途，例如在其中形成覆叠(例如，对准或套准)标记、获得来自下方结构的光学信息、提供电连接、触及下方材料等。可根据堆叠开口235在最终将形成的半导体装置中的预期用途来确定堆叠开口235的尺寸。堆叠开口235在本文中也可被称为缝隙或槽。举例来说，堆叠开口235可展现出多边形状、圆柱形状或梯形形状等。
如图4中所展示，从水平表面及垂直表面移除(例如，蚀刻)图案化的抗蚀剂225′的一部分以形成具有高度H2的已修整抗蚀剂240，高度H2小于图案化的抗蚀剂225的初始厚度或图案化的抗蚀剂225′的高度。已修整抗蚀剂240也展现出小于宽度W2的宽度W3。如果侧壁是倾斜的，那么宽度W3被理解为平均宽度。可使用常规蚀刻剂及常规蚀刻条件在水平方向及垂直方向上移除图案化的抗蚀剂225′的部分，本文中不对所述常规蚀刻剂及常规蚀刻条件加以详细描述。蚀刻剂可选择性地移除图案化的抗蚀剂225′的所期望的部分但基本上不移除层级210的材料。仅举例来说，图案化的抗蚀剂225′可经受各向同性蚀刻以形成已修整抗蚀剂240。可根据将形成在层级210中的阶梯的大小来确定已修整抗蚀剂240的尺寸。
将已修整抗蚀剂240用作掩模来移除(例如，蚀刻)层级210的暴露部分，从而在层级210的侧壁中形成阶梯245且将已修整抗蚀剂240减小到高度H3，如图5中所展示。换句话说，根据阶梯245的所期望的位置将已修整抗蚀剂240的图案向下转移到下伏层级210的一部分中。因此，通过所谓的“修整-蚀刻-修整”工艺形成阶梯245。阶梯245由层级210的侧壁的竖板部分及梯面部分界定。阶梯245具有：竖板高度D3，其基本上等于定位在阶梯245下方的层级210的高度；及梯面宽度W4，其基本上等于在形成已修整抗蚀剂240时移除的抗蚀剂的宽度。虽然图5将层级210的侧壁图解说明为轻微倾斜，但侧壁可基本上垂直或可更加倾斜。阶梯245的梯面部分可在基本上水平方向上延伸，而竖板部分相对于梯面部分基本上垂直或倾斜。可调整阶梯245的相对大小及阶梯245的位置，如下文更详细到描述。如图5中所展示，阶梯245形成在层级210的交替材料的两种材料中，并不仅形成在层级210的一种材料中。阶梯245可具有从约10nm到约1000nm的竖板高度，例如从约10nm到约500nm、从约10nm到约400nm、从约10nm到约300nm、从约10nm到约200nm、从约10nm到约100nm、从约100nm到约1000nm、从约200nm到约1000nm、从约300nm到约1000nm、从约400nm到约1000nm、从约500nm到约1000nm、从约600nm到约1000nm、从约700nm到约1000nm、从约800nm到约1000nm或从约900nm到约1000nm。在形成阶梯245期间，堆叠开口235可进一步延伸到层级210中以形成堆叠开口235′。堆叠开口235′的深度D2可大于堆叠开口235的深度D1。堆叠开口235′由层级210的侧壁及底表面界定，其中阶梯245沿着堆叠205的侧壁存在。阶梯245形成为堆叠205的相对的侧壁上且在本文中也被称为相对的阶梯245。阶梯245可形成为一对的阶梯245，其中所述一对的阶梯245中的每一阶梯245定位在堆叠205的相对的侧壁上的基本上相同的位置处。阶梯245上方及阶梯245下方的堆叠开口235′的侧壁可基本上垂直或可倾斜。由于堆叠205的侧壁的阶梯状轮廓是通过横向地移除图案化的抗蚀剂225的部分且将已修整抗蚀剂240的图案转移到下伏的层级210而形成，因此阶梯状轮廓的形成可不会增加成本或所进行的工艺动作的数目。
一或多个阶梯245仅形成在层级210的一部分中，其中层级210的其余部分包含基本上垂直或倾斜的侧壁。因此，层级210的其余部分不包含(例如，无)阶梯245。层级210可在阶梯245上方及下方包含基本上垂直或倾斜侧壁。与层级的侧壁是基本上线性(参见图1)的常规方法相比，本发明的实施例形成具有阶梯状轮廓(即，具有一或多个阶梯245的层级210)。
可通过恰当选择图案化的抗蚀剂225、225′的及已修整抗蚀剂240的尺寸且通过调整层级210的蚀刻条件(例如，蚀刻时间或蚀刻温度)来将阶梯245形成在所期望的位置处。仅举例来说，延长蚀刻时间可移除层级210的额外暴露部分，而致使阶梯245沿着层级210的侧壁形成在增大的深度处。反之，缩短蚀刻时间可移除层级210的较好的暴露部分，而致使阶梯245沿着层级210的侧壁形成在减小的深度处。可凭经验确定阶梯245的所期望的位置，例如通过观测在不存在阶梯时填充材料中裂缝的形成之处，且随后靠近形成裂缝的所观测位置而形成阶梯245。
可移除已修整抗蚀剂240且在堆叠开口235′中形成填充材料250，如图6A中所展示。填充材料250在靠近阶梯245处形成内凹部分。填充材料250可能是易于破裂的材料，例如当大体积的填充材料250形成在具有相对大的尺寸的堆叠开口235′中时且当填充材料250随后经受热处置而引起收缩引发的应力时。据信，大体积的填充材料250导致填充材料250出现收缩及应力。填充材料250可以是将形成在具有相对大的尺寸的堆叠开口235′中的介电材料，例如氧化物材料、氮化物材料、旋涂介电材料或其它介电材料。或者，填充材料250可以是导电材料，例如金属材料。填充材料250可基本上完全填充堆叠开口235′，其中多余填充材料(未展示)在堆叠开口235′之外形成在层级210上方。填充材料250可以是单一材料(展现出单一化学组成的材料)，即堆叠开口235′中不存在其它材料，例如导电材料。可通过研磨平坦化(例如，CMP)移除多余填充材料，以使得堆叠205的上表面与填充材料250的上表面基本上共面，从而形成半导体结构255。尽管由于堆叠开口235′的尺寸大而使用大体积的填充材料250来基本上填充堆叠开口235′，但堆叠开口235′内的填充材料250即使在经受来自热处置及研磨平坦化的应力之后仍可基本上无裂缝且基本上不脱层。
不受任何理论局限，据信堆叠205的阶梯状轮廓减小或基本上消除在热处置及研磨平坦化动作期间填充材料250的机械应力(例如，拉伸应力、压缩应力)。应力减小会减小或基本上消除填充材料250中裂缝的形成，这会减小或基本上消除填充材料250从层级210的侧壁脱层。仅举例来说，当堆叠205的顶部部分中存在阶梯245时，如图6A中所说明，阶梯245可基本上防止填充材料250中形成裂缝。此外，即使形成裂缝，由于存在阶梯245，裂缝无法传播穿过填充材料250。据信当存在裂缝时，所述裂缝开始于填充材料250与堆叠205的侧壁之间的界面处的填充材料250的顶表面处。由于使用大体积的填充材料250来填充堆叠开口235′，因此应力在填充材料250内加强。如果不存在阶梯，那么裂缝125会形成且会由于填充材料120中的应力加强而从顶表面传播到填充材料120中，如图1中所展示。然而，当存在阶梯245时，如图6A及后图中所展示，填充材料250中不会形成裂缝。或者，可能形成的任何裂缝遇到阶梯245且不会进一步传播(例如，阶梯245下方)。因此，根据本发明实施例的阶梯245的形成也防止可能形成的裂缝传播，这会减小或基本上消除填充材料250破裂及脱层。因此，沿着层级210的侧壁存在的阶梯245减轻或消除裂缝及脱层的出现。随着半导体装置中的层级210的数目继续增大，出现的破裂或脱层的跨度可能增大。然而，通过阶梯245将减轻或基本上消除半导体装置中的裂缝或脱层。因此，包含根据本发明实施例形成的阶梯245的半导体结构255可基本上无裂缝且不脱层。
虽然图6A将半导体结构255图解说明为包含含有交替的第一材料215与第二材料220的堆叠205中的阶梯245，但堆叠205可由单一材料形成且阶梯245可形成在所述单一材料中，如图6B中所展示。阶梯245也可位于堆叠205的不同部分处，例如位于中间部分或底部部分处，如图7A及8A分别所展示。阶梯245可形成在交替的第一材料215及第二材料220中(如图7A及8A中所展示)，或形成在单一材料中(如图7B及8B中所展示)。可通过修改图案化的抗蚀剂225、图案化的抗蚀剂225′及已修整抗蚀剂240的尺寸及通过修改形成堆叠开口235、235′的深度D1、D2来在不同的位置处形成阶梯245。另外，可通过修改蚀刻条件(例如，蚀刻时间或蚀刻温度)形成比图6A及6B中所图解说明的阶梯245小的阶梯245(举例来说，具有较小的竖板部分、较小的梯面部分或其组合)，或者比图6A及6B中所图解说明的阶梯245大的阶梯245(举例来说，具有较大竖板部分、较大梯面部分或其组合)。因此，可在所期望的位置处且按照所期望的大小在层级210中形成阶梯245。
因此，揭示一种形成半导体装置的方法。所述方法包括在包括至少一种材料的堆叠上方形成图案化的抗蚀剂。移除堆叠的由图案化的抗蚀剂暴露出的一部分以形成堆叠开口。横向地移除图案化的抗蚀剂的一部分以形成已修整抗蚀剂。移除堆叠的由已修整抗蚀剂暴露出的额外部分以在堆叠的侧壁中形成阶梯。在堆叠开口中形成介电材料以基本上完全填充堆叠开口，且将填充材料平坦化。
半导体结构255的阶梯状轮廓也可在堆叠205的顶部部分、中间部分或底部部分中的一或多者的侧壁中的每一者包含一个以上阶梯245，如图9A到12B中所展示。然而，层级210中的每一层级210不包含阶梯245，且阶梯245不从层级210的顶表面基本上连续地延伸到层级210的底表面。可通过以下方式形成额外阶梯245：从已修整抗蚀剂240的水平表面及垂直表面移除(例如，蚀刻)已修整抗蚀剂240(参见图5)的额外部分以形成经进一步修整的抗蚀剂(未展示)，且使用所述经进一步修整的抗蚀剂作为掩模来移除(例如，蚀刻)层级210的暴露部分。可多次(例如，重复地)进行修整动作及使用已修整抗蚀剂作为掩模的动作以在堆叠205的侧壁中形成所期望数目的阶梯245。每一相对的阶梯245可通过一系列单独地修整抗蚀剂及蚀刻层级210的暴露部分形成。阶梯245中的每一者是由层级210的侧壁的相应竖板部分及相应梯面部分界定，其中梯面部分在基本上水平方向上延伸且竖板部分在基本上垂直或倾斜方向上延伸。
阶梯245可位于堆叠205的各个部分处，例如在顶部部分、中间部分、底部部分或其组合处。然而，阶梯245不从层级210的顶表面到层级210的底表面基本上连续地延伸。阶梯245可在堆叠205的顶部部分、中间部分或底部部分中的一或多者中包含多个小(例如，浅)阶梯245。或者，多个大(例如，深)阶梯245可在堆叠205的顶部部分、中间部分或底部部分中的一或多者中沿着堆叠205的侧壁形成。小阶梯245或大阶梯245可沿着堆叠205的侧壁均匀地间隔开，或者小阶梯245或大阶梯245可沿着堆叠205的侧壁不均匀地间隔开。如图9A中所展示，两个大阶梯245可存在于交替的第一材料215与第二材料220的相对的侧壁中，每一侧壁中的一个大阶梯245位于堆叠205的顶部部分处且每一侧壁中的另一大阶梯245位于堆叠205的中间部分处。或者，大阶梯245可存在于堆叠205的单一材料中，如图9B中所展示。因此，可存在总共四个大阶梯245，每一相对的侧壁上有两个大阶梯245。如图10A中所展示，在包含交替的第一材料215与第二材料220的堆叠205的底部部分的相对的侧壁中可存在两个小阶梯245，而图10B展示两个小阶梯245存在于堆叠205的单一材料的相对的侧壁中。因此，可存在总共四个小阶梯245，每一相对的侧壁上具有两个小阶梯245。如图11A中所展示，包含交替的第一材料215与第二材料220的堆叠205的顶部部分、中间部分及底部部分的相对的侧壁中可存在不同大小的四个阶梯245。图11B展示堆叠205的单一材料的相对的侧壁中存在四个阶梯245。因此，可存在总共八个阶梯245，每一相对的侧壁中有四个阶梯245。如图12A中所展示，堆叠205的顶部部分的相对的侧壁中可存在三个浅阶梯245，而图12B展示堆叠205的单一材料的相对的侧壁中存在三个浅阶梯245。因此，可存在总共六个浅阶梯245，每一相对的侧壁上有三个浅阶梯245。堆叠205中的阶梯245的数目及位置并不仅限于图9A到12B中所图解说明的实施例。涵盖包含多于四个阶梯245的额外实施例，如包含小阶梯245与大阶梯245的各种组合的实施例。然而，如先前描述，阶梯245并不存在于每一层级210中且不从堆叠205的顶表面到底表面连续地延伸。
因此，揭示一种形成半导体装置的方法。所述方法包括：在包括交替材料的堆叠上方形成图案化的抗蚀剂；在所述堆叠中形成堆叠开口；及移除图案化的抗蚀剂的一部分以形成已修整抗蚀剂。移除堆叠的由已修整抗蚀剂暴露出的一部分以在堆叠的侧壁中形成相对的阶梯且增大堆叠开口的水平尺寸及垂直尺寸。移除已修整抗蚀剂的额外部分及堆叠的额外部分以在堆叠的侧壁中形成额外相对的阶梯。在所述堆叠开口中形成填充材料以基本上完全填充堆叠开口，且使填充材料经受研磨平坦化。
在将半导体结构255的填充材料250平坦化之后，进行额外工艺动作以在阶梯245上方或邻近阶梯245形成特征，例如半导体特征。根据将形成的半导体装置，所述特征可包含但不限于晶体管、电容器、电阻器、触点、对准标记等。可通过常规工艺形成所述特征，本文中不对所述常规工艺加以详细描述。包含阶梯245的半导体结构255可例如用于半导体装置中，例如三维(3D)半导体装置中。3D半导体装置可包含但不限于3D NAND快闪存储器装置，例如3D浮动栅极NAND快闪存储器装置或3D替换栅极NAND快闪存储器装置。3D半导体装置可(举例来说)包含梯级结构。3D半导体装置也可以是其中大体积的填充材料形成在大尺寸开口中且一或多个阶梯245将减少或消除填充材料中的裂缝的DRAM装置或其它半导体装置。可进行额外工艺动作以形成半导体装置(例如，3D NAND快闪存储器装置)包含半导体结构255。可通过常规技术进行用于制作半导体装置的额外工艺动作，本文中不对所述常规技术加以详细描述。
还揭示半导体装置，例如存储器装置1300，如图13中示意性地展示。存储器装置1300包含存储器单元的存储器阵列1302及控制逻辑组件1304，所述存储器单元包含根据本发明实施例的至少一个半导体结构255。控制逻辑组件1304可经配置以与存储器阵列1302操作性地互动，以对存储器阵列1302内的任一或所有的存储器单元进行读取、写入或刷新。存储器装置1300包含形成在源极上方且电耦合到所述源极的存储器阵列1302。存储器单元耦合到存取线(例如，字线)，且所述存取线耦合到存储器单元的控制栅极。
还揭示系统1400，如图14中所展示，且系统1400包含根据本发明实施例的至少一个半导体结构255。图14是根据本文中所描述的一或多个实施例的实施的系统1400的简化框图。系统1400可包括(举例来说)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或蜂窝赋能式平板计算机(例如，或/>平板计算机)、电子书、导航装置等。系统1400包含至少一个存储器装置1402，至少一个存储器装置1402包含存储器单元，所述存储器单元包含先前所描述的半导体结构255。系统1400可进一步包含至少一个处理器装置1404(通常被称为“处理器”)。处理器装置1404可任选地包含先前所描述的至少一个半导体结构255。系统1400可进一步包含用户将信息输入到电子系统1400中的一或多个输入装置1406，例如鼠标或其它指向装置、键盘、触摸板、按钮或控制面板。电子系统1400可进一步包含用于向用户输出信息(例如，视觉输出或音频输出)的一或多个输出装置1408，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置1406及输出装置1408可包括单个触摸屏装置，所述单个触摸屏装置可既用于将信息输入到电子系统1400也向用户输出视觉信息。一或多个输入装置1406及输出装置1408可与存储器装置1402及处理器装置1404中的至少一者电通信。至少一个存储器装置1402及处理器装置1404也可用于芯片上系统(SoC)中。
因此，揭示一种半导体装置且所述半导体装置包括材料堆叠，所述材料堆叠包括位于所述堆叠的一部分中的相对的阶梯，所述相对的阶梯是由材料堆叠的相对的侧壁界定。介电材料位于材料堆叠的相对的侧壁之间且至少一个半导体特征邻近所述材料堆叠。
因此，揭示一种半导体装置且所述半导体装置包括位于材料堆叠的一部分中的相对的阶梯。包括单一材料的填充材料邻近材料堆叠的相对的阶梯，且至少一个半导体特征邻近所述材料堆叠。
以下实例用于更详细地阐释本发明的实施例。就本发明的范围来说，不将这些实例解释为穷尽性或排他性。
实例
实例1
在含有交替的多晶硅材料与二氧化硅材料的74个层级的堆叠中形成堆叠开口。根据本发明实施例形成所述堆叠开口。根据本发明实施例，在层级的侧壁的顶部部分中形成阶梯(与图6A及6B中所图解说明的阶梯类似)。利用氧化物材料填充堆叠开口，且使所述堆叠开口经受CMP。在CMP之后，填充材料中未形成裂缝且未观测到脱层。
实例2(比较实例)
作为控制项，在含有交替的多晶硅材料与二氧化硅材料的74个层级的堆叠中形成堆叠开口。所述堆叠包含与实例1中相同数目的层级及相同的材料。按照实例1中的描述且依据相同的尺寸形成所述堆叠开口。利用与实例1中相同的填充材料填充堆叠开口，且使用与实例1中相同的条件使堆叠开口经受CMP。在CMP期间填充材料中形成裂缝。
实例3
在含有交替的多晶硅材料与二氧化硅材料的106个层级的堆叠中形成堆叠开口。根据本发明实施例形成所述堆叠开口。根据本发明实施例在层级的侧壁的顶部部分中形成阶梯(与图6A及6B中所图解说明的阶梯类似)。利用氧化物材料填充堆叠开口，且使所述堆叠开口经受CMP。在CMP之后，填充材料中未形成裂缝且为观测到脱层。
实例4(比较实例)
作为控制项，在含有交替的多晶硅材料与二氧化硅材料的106个层级的堆叠中形成堆叠开口。所述堆叠包含与实例3中相同数目的层级及层级材料。按照实例3中的描述且依据相同的尺寸形成所述堆叠开口。利用与实例3中相同的填充材料填充堆叠开口，且使用与实例3中相同的条件使所述堆叠开口经受CMP。在CMP期间填充材料中形成裂缝。
基于实例1到4的结果，发现层级中的阶梯基本上消除填充材料的破裂及脱层。
下文描述本发明的额外非限制性实例实施例。
实施例1.一种形成半导体装置的方法，其包括：在包括在至少一种材料的堆叠上方形成图案化的抗蚀剂；移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口；横向地移除所述图案化的抗蚀剂的一部分以形成已修整抗蚀剂；移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以在所述堆叠的侧壁中形成阶梯；在所述堆叠开口中形成填充材料以基本上完全填充所述堆叠开口；及
将所述填充材料平坦化。
实施例2.根据实施例1所述的方法，其中在包括至少一种材料的堆叠上方形成图案化的抗蚀剂包括在交替的导电材料与介电材料的层级上方形成所述图案化的抗蚀剂。
实施例3.根据实施例1所述的方法，其中在包括至少一种材料的堆叠上方形成图案化的抗蚀剂包括在交替的第一介电材料与第二介电材料的层级上方形成所述图案化的抗蚀剂。
实施例4.根据实施例1到3所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括形成部分地延伸到所述堆叠中的所述堆叠开口。
实施例5.根据实施例1到3中任一者所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括在所述堆叠中形成包括从约0.5μm到约100μm深度的所述堆叠开口。
实施例6.根据实施例1到3中任一者所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括在所述堆叠中形成包括从约1μm到约10μm深度的所述堆叠开口。
实施例7.根据实施例1到3中任一者所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括在所述堆叠中形成包括从约1μm到约10μm宽度的所述堆叠开口。
实施例8.根据实施例1所述的方法，其进一步包括在横向地移除所述图案化的抗蚀剂的所述部分的同时延伸所述堆叠开口的深度。
实施例9.根据实施例1所述的方法，其中移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以在所述堆叠的侧壁中形成阶梯包括在所述堆叠的顶部部分、所述堆叠的中间部分或所述堆叠的底部部分中的至少一者中形成所述阶梯。
实施例10.根据实施例1所述的方法，其中将所述填充材料平坦化包括使所述填充材料经受化学机械平坦化。
实施例11.根据实施例1所述的方法，其中将所述填充材料平坦化包括于在所述填充材料中基本上不形成裂缝的情况下使所述填充材料经受化学机械平坦化。
实施例12.根据实施例1所述的方法，其中：在包括至少一种材料的堆叠上方形成图案化的抗蚀剂包括在包括交替材料的所述堆叠上方形成所述图案化的抗蚀剂；移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以形成阶梯包括：移除所述堆叠的由所述已修整抗蚀剂暴露出的所述额外部分以在所述堆叠的侧壁中形成相对的阶梯且增大所述堆叠开口的水平尺寸及垂直尺寸；将所述填充材料平坦化包括使所述填充材料经受研磨平坦化；且所述方法进一步包括：移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以在所述堆叠的所述侧壁中形成额外相对的阶梯。
实施例13.根据实施例12所述的方法，其中在堆叠上方形成图案化的抗蚀剂包括在包括至少75个层级的交替材料的堆叠上方形成所述图案化的抗蚀剂。
实施例14.根据实施例12所述的方法，其中在堆叠上方形成图案化的抗蚀剂包括在包括至少100个层级的交替材料的堆叠上方形成所述图案化的抗蚀剂。
实施例15.根据实施例12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的阶梯包括形成沿着所述堆叠的所述侧壁均匀地间隔开的所述相对的阶梯及所述额外相对的阶梯。
实施例16.根据实施例12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的阶梯包括形成沿着所述堆叠的所述侧壁不均匀地间隔开的所述相对的阶梯及所述额外相对的阶梯。
实施例17.根据实施例12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的阶梯包括形成包括三个或多于三个相对的阶梯的所述相对的阶梯及所述额外相对的阶梯。
实施例18.根据实施例12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的阶梯包括沿着所述堆叠的所述侧壁在多个位置处形成所述相对的阶梯及额外相对的阶梯。
实施例19.一种半导体装置，其包括：材料堆叠，其包括位于所述堆叠的一部分中的相对的阶梯，所述相对的阶梯由所述材料堆叠的相对的侧壁界定；填充材料，其邻近所述材料堆叠的所述相对的侧壁；及至少一个半导体特征，其邻近所述材料堆叠。
实施例20.根据实施例19所述的半导体装置，其中所述材料堆叠包括交替的导电材料与介电材料。
实施例21.根据实施例19所述的半导体装置，其中所述材料堆叠包括交替的第一介电材料与第二介电材料。
实施例22.根据实施例19到21中任一者所述的半导体装置，其中所述相对的阶梯位于所述材料堆叠的单一部分中。
实施例23.根据实施例19到21中任一者所述的半导体装置，其中所述相对的阶梯包括多个阶梯，且所述多个阶梯并不沿着所述材料堆叠的所述侧壁连续地延伸。
实施例24.根据实施例19到21中任一者所述的半导体装置，其中所述相对的阶梯位于所述堆叠的顶部部分处。
实施例25.根据实施例19到21中任一者所述的半导体装置，其中所述相对的阶梯位于所述堆叠的中间部分处。
实施例26.根据实施例19到21中任一者所述的半导体装置，其中所述相对的阶梯位于所述堆叠的底部部分处。
实施例27.根据实施例19到21中任一者所述的半导体装置，其中所述填充材料包括在所述材料堆叠的所述相对的阶梯之间的单一材料。
实施例28.根据实施例19所述的半导体装置，其中所述材料堆叠包括单一材料。
实施例29.根据实施例19所述的半导体装置，其中所述材料堆叠包括多种材料。
实施例30.根据实施例27所述的半导体装置，其中所述材料堆叠包括至少100个层级的交替材料。
实施例31.根据实施例27所述的半导体装置，其中所述填充材料由所述单一材料组成。
实施例32.根据实施例27所述的半导体装置，其中所述材料堆叠的其余部分无额外阶梯。
实施例33.根据实施例27所述半导体装置，其中所述相对的阶梯包括位于所述材料堆叠的所述一部分中的两个或多于两个相对的阶梯，且所述两个或多于两个相对的阶梯中的每一者包括从约10nm到约1000nm的竖板高度。
实施例34.根据实施例27所述的半导体装置，其中所述两个或多于两个相对的阶梯位于所述材料堆叠的顶部部分、中间部分或底部部分中的至少一者中。
实施例35.根据实施例19到21中任一者所述的半导体装置，其中所述填充材料包括氧化物材料、氮化物材料、旋涂介电材料或金属材料。
实施例36.根据实施例27所述的半导体装置，其中所述填充材料包括金属材料。
尽管已结合各图描述某些说明性实施例，但所属领域的技术人员将认识到并了解本发明所囊括的实施例并不限于本文中明确展示及描述的这些实施例。而是，可在不背离本发明所囊括的实施例的范围的情况下对本文中所描述的实施例做出许多添加、删除及修改，例如后文中所主张的那些内容，包含合法等效内容。另外，可将来自一个所揭示实施例的特征与另一所揭示实施例的特征组合，同时这仍囊括在本发明的范围内。

Claims (35)

1.一种形成半导体装置的方法，其包括：
在包括至少一种材料的堆叠上方形成图案化的抗蚀剂；
移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口；
从所述图案化的抗蚀剂的水平表面和垂直表面移除所述图案化的抗蚀剂的一部分以形成已修整抗蚀剂；
移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以仅在所述堆叠的一部分中形成相对的多个阶梯，其中所述堆叠不包含延伸从所述堆叠的顶表面到所述堆叠的底表面的整个距离的阶梯；
在所述堆叠开口中形成介电材料以基本上完全填充所述堆叠开口；及
将所述介电材料平坦化。
2.根据权利要求1所述的方法，其中在包括至少一种材料的堆叠上方形成图案化的抗蚀剂包括在交替的导电材料与介电材料的层级上方形成所述图案化的抗蚀剂。
3.根据权利要求1所述的方法，其中在包括至少一种材料的堆叠上方形成图案化的抗蚀剂包括在交替的第一介电材料与第二介电材料的层级上方形成所述图案化的抗蚀剂。
4.根据权利要求1到3中任一权利要求所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括形成部分地延伸到所述堆叠中的所述堆叠开口。
5.根据权利要求1到3中任一权利要求所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括在所述堆叠中形成包括从约0.5μm到约100μm深度的所述堆叠开口。
6.根据权利要求1到3中任一权利要求所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括在所述堆叠中形成包括从约1μm到约10μm深度的所述堆叠开口。
7.根据权利要求1到3中任一权利要求所述的方法，其中移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口包括在所述堆叠中形成包括从约1μm到约10μm宽度的所述堆叠开口。
8.根据权利要求1所述的方法，其进一步包括在从所述图案化的抗蚀剂的所述水平表面和所述垂直表面移除所述图案化的抗蚀剂的所述部分的同时延伸所述堆叠开口的深度。
9.根据权利要求1所述的方法，其中移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以仅在所述堆叠的一部分中形成相对的多个阶梯包括在所述堆叠的顶部部分、所述堆叠的中间部分或所述堆叠的底部部分中的至少一者中形成所述相对的多个阶梯。
10.根据权利要求1所述的方法，其中将所述介电材料平坦化包括使所述介电材料经受化学机械平坦化。
11.根据权利要求1所述的方法，其中将所述介电材料平坦化包括于在所述介电材料中基本上不形成裂缝的情况下使所述介电材料经受化学机械平坦化。
12.根据权利要求1所述的方法，其中：
在包括至少一种材料的堆叠上方形成图案化的抗蚀剂包括在包括交替材料的所述堆叠上方形成所述图案化的抗蚀剂；
移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以形成相对的多个阶梯包括移除所述堆叠的由所述已修整抗蚀剂暴露出的所述额外部分以在所述堆叠的侧壁中形成所述相对的多个阶梯且增大所述堆叠开口的水平尺寸及垂直尺寸；且
将所述介电材料平坦化包括使所述介电材料经受研磨平坦化；且
所述方法进一步包括：
移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以在所述堆叠的所述侧壁中形成额外相对的多个阶梯。
13.根据权利要求12所述的方法，其中在堆叠上方形成图案化的抗蚀剂包括在包括至少75个层级的交替材料的堆叠上方形成所述图案化的抗蚀剂。
14.根据权利要求12所述的方法，其中在堆叠上方形成图案化的抗蚀剂包括在包括至少100个层级的交替材料的堆叠上方形成所述图案化的抗蚀剂。
15.根据权利要求12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的多个阶梯包括形成沿着所述堆叠的所述侧壁均匀地间隔开的所述相对的多个阶梯及所述额外相对的多个阶梯。
16.根据权利要求12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的多个阶梯包括形成沿着所述堆叠的所述侧壁不均匀地间隔开的所述相对的多个阶梯及所述额外相对的多个阶梯。
17.根据权利要求12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的多个阶梯包括形成包括三个或更多个相对的阶梯的所述相对的多个阶梯及所述额外相对的多个阶梯。
18.根据权利要求12所述的方法，其中移除所述已修整抗蚀剂的额外部分及所述堆叠的额外部分以形成额外相对的多个阶梯包括沿着所述堆叠的所述侧壁在多个位置处形成所述相对的多个阶梯及额外相对的多个阶梯。
19.一种半导体装置，其包括：
材料堆叠，其包括：
层级；以及
仅位于所述材料堆叠的一部分中的相对的多个阶梯，其中所述相对的多个阶梯的每一者由所述材料堆叠的相对的侧壁界定并且由相应竖板部分界定，所述相应竖版部分的竖板高度大于所述层级中的一者的高度的两倍，且其中所述材料堆叠不包含延伸从所述材料堆叠的顶表面到所述材料堆叠的底表面的整个距离的阶梯；
介电材料，其在所述材料堆叠的所述相对的侧壁之间；及
至少一个半导体特征，其邻近所述材料堆叠。
20.根据权利要求19所述的半导体装置，其中所述材料堆叠包括交替的导电材料与介电材料。
21.根据权利要求19所述的半导体装置，其中所述材料堆叠包括交替的第一介电材料与第二介电材料。
22.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述相对的多个阶梯位于所述材料堆叠的单一部分中。
23.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述相对的多个阶梯并不沿着所述材料堆叠的所述相对的侧壁连续地延伸。
24.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述相对的多个阶梯位于所述堆叠的顶部部分处。
25.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述相对的多个阶梯位于所述堆叠的中间部分处。
26.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述相对的多个阶梯位于所述堆叠的底部部分处。
27.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述介电材料包括位于所述材料堆叠的所述相对的多个阶梯之间的单一材料。
28.根据权利要求19所述的半导体装置，其中所述材料堆叠包括单一材料。
29.根据权利要求19所述的半导体装置，其中所述材料堆叠包括多种材料。
30.根据权利要求27所述的半导体装置，其中所述材料堆叠包括至少100个层级的交替材料。
31.根据权利要求27所述的半导体装置，其中所述介电材料由所述单一材料组成。
32.根据权利要求27所述的半导体装置，其中所述材料堆叠的其余部分无额外阶梯。
33.根据权利要求27所述的半导体装置，其中所述相对的多个阶梯包括位于所述材料堆叠的所述一部分中的两个或更多个相对的阶梯，且所述两个或更多个相对的阶梯中的每一者包括从约10nm到约1000nm的竖板高度。
34.根据权利要求33所述的半导体装置，其中所述两个或更多个相对的阶梯位于所述材料堆叠的顶部部分、中间部分或底部部分中的至少一者中。
35.根据权利要求19到21中任一权利要求所述的半导体装置，其中所述介电材料包括氧化物材料、氮化物材料或旋涂介电材料。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11961880B2 (en) * 2021-05-06 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure
US11862665B2 (en) * 2021-07-16 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure including MIM capacitor and method of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107771356A (zh) * 2015-08-21 2018-03-06 桑迪士克科技有限责任公司 具有外围晶体管的外延半导体基座的三维存储器器件
CN107863290A (zh) * 2016-09-21 2018-03-30 美光科技公司 形成包含楼梯台阶型结构的半导体装置结构的方法及相关半导体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091131A (en) 1998-04-28 2000-07-18 International Business Machines Corporation Integrated circuit having crack stop for interlevel dielectric layers
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5606347B2 (ja) 2011-01-27 2014-10-15 株式会社東芝 半導体装置およびその製造方法
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
TWI471934B (zh) 2013-01-08 2015-02-01 Macronix Int Co Ltd 連接堆疊結構之導電層之中間連接件的形成方法
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US9589912B1 (en) 2015-08-27 2017-03-07 Globalfoundries Inc. Integrated circuit structure with crack stop and method of forming same
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
KR102635843B1 (ko) * 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
US9935000B2 (en) 2016-02-29 2018-04-03 Intel Corporation Slit stress modulation in semiconductor substrates
KR102550571B1 (ko) 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10192877B2 (en) 2017-03-07 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with level-shifted staircase structures and method of making thereof
US10600796B2 (en) 2017-06-15 2020-03-24 Micron Technology, Inc. Methods of forming staircase structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107771356A (zh) * 2015-08-21 2018-03-06 桑迪士克科技有限责任公司 具有外围晶体管的外延半导体基座的三维存储器器件
CN107863290A (zh) * 2016-09-21 2018-03-30 美光科技公司 形成包含楼梯台阶型结构的半导体装置结构的方法及相关半导体装置

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US11127691B2 (en) 2021-09-21

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