TWI471934B - 連接堆疊結構之導電層之中間連接件的形成方法 - Google Patents

Description

連接堆疊結構之導電層之中間連接件的形成方法

本發明係有關於一種高密度積體電路裝置，且特別是有關於一種多階層三維堆疊裝置之中間連接件的形成方法。

於高密度記憶體裝置之製造技術中，積體電路上各單元面積之資料總量可以是一關鍵因素。因此，當記憶體裝置之臨界尺寸接近光學微影技術的限制時，為了達到更高儲存密度及更低的單位位元成本，堆疊多階層記憶細胞之技術已被提出。

舉例來說，於西元2006年12月11~13日IEEE國際電子元件會議中，賴先生等人所發表的「A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」及Jung等人所發表的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」已敘述薄膜電晶體技術被應用於電荷陷獲記憶體。

並且，IEEE J.固態電路期刊於西元2003年11月第38卷第11期，由Johnson等人所發表之「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」已敘述交叉點陣列技術(cross-point array)已應用於反熔絲記憶體(anti-fuse memory)。同樣內容也 可見於第7,081,377號「Three-Dimensional Memory」之美國專利申請案。

西元2008年6月17~19日VLSI技術文摘技術論文研討會中，Kim等人於論文集第122~123頁發表之「Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」已敘述垂直式NAND記憶胞之電荷陷獲記憶體技術。

在三維堆疊記憶體裝置中，導電接點用以連接記憶胞之低層元件至解碼電路且穿越高層元件。中間連接件的實施隨著光學微影所需之步驟數增加。於西元2007年16月12~14日VLSI技術文摘論文研討會中，由Tanaka等人於論文集第14~15頁所發表之「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」已敘述一種減少光學微影步驟數量之方法。

然而，傳統三維堆疊記憶體裝置的缺點是在每個接觸層採用分離的遮罩。然而，若有20層接觸層，則需要20個不同的遮罩。各個接觸層需要創造一個遮罩及一蝕刻步驟。

一種第一實施例之方法，用以使用於一電子裝置。電子裝置包括一堆疊結構。堆疊結構包括數個導電層，此些導電層與數個介電層交錯排列。導電層用以形成中間連接件，此些中間連接件延伸至各自的導電層。堆疊結構之部 份的導電層及介電層被移除，以於堆疊結構之此些導電層形成著陸區域。著陸區域沒有疊加堆疊結構之導電層。W為導電層之數量。移除之步驟包括以下步驟。藉由一組M個蝕刻遮罩，介電層/導電層之堆疊結構被蝕刻而暴露出著陸區域於W-1個導電層。蝕刻遮罩具有遮罩區域及間隔的開口蝕刻區域。M係大於或等於2，N^M 小於或等於W。N係為大於或等於3之整數。該組蝕刻遮罩之各個蝕刻遮罩m執行以下步驟，m為0至M-1。(a)形成蝕刻遮罩m於接觸區域之上，蝕刻遮罩具有開口蝕刻區域，開口蝕刻區域位於一些著陸區域之上。(b)於遮罩m之開口蝕刻區域蝕刻N^m 層導電層。(c)削減蝕刻遮罩m，以增加開口蝕刻區域，而疊加額外的接觸開口。(d)於已增加尺寸之開口蝕刻區域蝕刻N^m 層導電層。(g)若N大於3，則重複削減步驟(c)及蝕刻步驟(d)N-3次。藉此，導電層之著陸區域透過蝕刻遮罩的不同組合而被暴露出來。

第一實施例之中間連接件的形成方法可以透過以下步驟來實現。一介電填充材料可以設置於著陸區域之上，且可向下貫穿介電填充材料至著陸區域以形成開口，且開口可以填充導電材料而形成中間連接件。N可以選擇為2加上各個蝕刻遮罩削減之次數。各個蝕刻遮罩具有一遮罩寬度。開口區域寬度約等於遮罩寬度除以N。在蝕刻之步驟(a)中，蝕刻遮罩可能覆蓋N^m+1 個著陸區域，且開口蝕刻區域可能覆蓋N^m 個著陸區域。削減之步驟可以被實現，以使增加的開口蝕刻區域疊加額外的1/N著陸區域。裝置可以包括一表面，此表面位於堆疊結構之上。此方法可以 更包括在移除之步驟隱藏部份之表面，以建立沒有接觸開口之虛擬區域。

第二實施例之方法可以透過以下步驟來實現。此方法用以使用於一積體電路裝置。積體電路裝置包括一堆疊結構。堆疊結構包括複數個導電層。導電層與介電層交錯堆疊，以形成中間連接件。中間連接件延伸至各自之導電層。堆疊結構之部份的導電層及介電層被移除，以於堆疊結構之導電層形成著陸區域。著陸區域於堆疊結構中沒有疊加導電層。移除之步驟包括採用M個蝕刻遮罩，M大於或等於2，W為導電層之總數，N^M 小於或等於W。蝕刻遮罩具有遮罩區域及隔開的開口蝕刻區域，開口蝕刻區域對應於選擇的著陸區域。在各個蝕刻遮罩m中，m為0至M-1，N^m 個導電層被蝕刻至多著陸區域的1/N。蝕刻遮罩被削減，且N^m 個導電層被蝕刻至多著陸區域的1/N。藉由不同組合的蝕刻遮罩，暴露出導電層之著陸區域。

第二實施例之中間連接件形成方法可以藉由以下步驟實現。一第一接觸開口可以於第一導電層向下延伸至著陸區域。當N=3，在蝕刻導電層之步驟之間，各個蝕刻遮罩被削減一次。當N=4，在蝕刻導電層之步驟之間，各個蝕刻遮罩被削減兩次。間隔之開口蝕刻區域應疊加約1/N接觸開口。削減之步驟可以建立一已增加尺寸的開口蝕刻區域，開口蝕刻區域疊加約1/N接觸開口。延伸至導電層之著陸區域的中間連接件可以被形成，例如是透過填充介電填充材料於著陸區域之上，並採用圖案化蝕刻製程及導電材料設置製程來形成中間連接件延伸貫穿介電填充材 料至導電層之著陸區域。裝置可以包括一表面，此表面位於堆疊結構之上。於部份移除之步驟中，表面之一部分可以被遮蔽，例如是採用硬遮罩層。

一實施例之一組蝕刻遮罩包括以下特徵。蝕刻遮罩用以暴露出導電層之著陸區域。導電層與介電層交錯堆疊。蝕刻遮罩具有遮罩區域及隔開之開口蝕刻區域。M係為大於或等於2之整數。N係為大於或等於3之整數。在各個蝕刻遮罩m中，m為0至M-1，蝕刻遮罩覆蓋N^m+1 層導電層上的著陸區域，開口蝕刻區域覆蓋N^m 層導電層上的著陸區域。

為讓本發明之上述內容能更明顯易懂，下文特舉各種實施例，並配合所附圖式，作詳細說明如下：

以下敘述參照具體結構實施例及方法，應理解不被限定於本發明清楚揭示實施例及方法，但其發明可以使用其他特徵、元件及方法實施。說明本發明的較佳實施例並非用以限定範圍，而是以申請專利範圍界定其範圍。所屬技術領域中具有通常知識者可以了解下述說明之各種均等變化。類似元件在不同實施例中通常採用類似的參考標號。

美國公開專利US-2012-0184097-A1及US-2012-0181701-A1揭示以二元系統形成中間連接件。中間連接件延伸至堆疊結構之導電層，堆疊結構之導電層與介電層堆疊。於二元系統中，M個蝕刻遮罩可以用於產生 2^M 個導電層之中間連接件。就本發明而言，從以下所討論之不同實施例中，N為大於或等於3的整數，M個蝕刻遮罩可以用於產生N^M 個導電層之中間連接件。因此，N等於3時，只需要3個蝕刻遮罩即可形成27個導電層之中間連接件。這些可以藉由蝕刻、削減蝕刻遮罩及利用已削減之蝕刻遮罩再次蝕刻來達成。N的選擇反映出蝕刻遮罩削減次數。N=3時削減一次，N=4時削減兩次。因此，製程有最初的蝕刻步驟、每一次削減步驟之後的蝕刻步驟。N=3時，製程可以視為三元系統。舉例來說，於N=4的四元系統中，採用二個削減步驟，3個遮罩(M=3)可以用以產生4³ 或64個導電層之中間連接件，而4個遮罩(M=4)可以用以產生4⁴ 或256個導電層之中間連接件。當實際情況中，製程將會限制蝕刻遮罩之削減次數。

第1A~3D圖係為描述本發明範例中數個基本步驟之簡單圖示。積體電路包括導電層12之堆疊結構10，導電層12與介電層14交錯堆疊。具體之導電層及介電層分別被定義為導電層12.0、12.1、12.2等、及介電層14.0、14.1、14.2等。

使用一組M個蝕刻遮罩來蝕刻導電層12與介電層14之堆疊結構10以暴露出著陸區域28。更詳細之討論如下，m為0到M-1，以蝕刻遮罩m來蝕刻的蝕刻層數為N^m 。第1A圖繪示第一蝕刻遮罩16.0之示意圖，第一蝕刻遮罩16.0包括遮罩區域18及開口蝕刻區域20。就第一蝕刻遮罩16.0而言，m=0，故N^m 等於3⁰ =1，於各蝕刻步驟使用第一蝕刻遮罩蝕刻一層。第1B圖繪示於開口蝕刻區域20蝕 刻一層導電層12.0及第一介電層14.0之結果，其停止於第二導電層12.1。第1C圖繪示於第1B圖中削減第一蝕刻遮罩16.0之結果，削減第一蝕刻遮罩16.0產生第一蝕刻遮罩22，第一蝕刻遮罩22具有已削減之遮罩區域24、新的開口蝕刻區域25及已延伸之開口蝕刻區域26，開口蝕刻區域26等於開口蝕刻區域20加上開口蝕刻區域25。第1D圖繪示第1C圖之結構在已延伸之開口蝕刻區域26蝕刻一層之結果。結果暴露出導電著陸區域28，導電著陸區域28定義為區域28.0、28.1及28.2。由於已削減蝕刻遮罩22將會被移除，故區域28.0視為已暴露。

第2A~2D圖繪示採用第二蝕刻遮罩16.1之製程步驟，m=1，N^m 等於3¹ =3，於各蝕刻步驟使用第二蝕刻遮罩來蝕刻三層。第2B圖繪示於第一蝕刻步驟中蝕刻三層以暴露出導電層12.3之結果。第2C圖繪示削減第二蝕刻遮罩16.1以產生已削減之第二蝕刻遮罩22.1之結果，已削減之第二蝕刻遮罩22.1具有已削減之遮罩區域24、新的開口蝕刻區域25及已延伸之開口蝕刻區域20。第2D圖繪示蝕刻三層第2C圖之結構的結果。蝕刻三層第2C圖之結構以產生著陸區域28.0、28.3以及28.6。

第3A~3D圖繪示採用第三蝕刻遮罩16.2之製程步驟，m=2，N^m 等於3² =9，於各蝕刻步驟使用第三蝕刻遮罩蝕刻九層。第3B圖繪示於第一蝕刻步驟中蝕刻九層以暴露出導電層12.9之結果。第3C圖繪示削減第三蝕刻遮罩16.2以產生已蝕刻之第三蝕刻遮罩22.2之結果，已蝕刻之第三蝕刻遮罩22.2具有已削減之遮罩區域24、新的開 口蝕刻區域25及已延伸之開口蝕刻區域20。第3D圖繪示蝕刻九層第3C圖之結構的結果。蝕刻九層第3C圖之結構以產生著陸區域28.0、28.1以及28.2。

第4圖繪示導電層12.0~12.26及介電層14.0~14.26之堆疊結構10。堆疊結構10之上方係為一蝕刻遮罩插圖(legend)32，表示三個蝕刻遮罩，如第一蝕刻遮罩36.0、第二蝕刻遮罩36.1及第三蝕刻遮罩36.2。此些蝕刻遮罩對應於第1圖之第一、第二及第三蝕刻遮罩16.0~16.2。此些蝕刻遮罩將被使用於如上述有關於第1A~3D圖採用一個削減步驟的三元系統中。關於插圖32，位置34定位位置號碼0~26來表示27個不同的已暴露之著陸區域28。在插圖32中，蝕刻遮罩36.0~36.2以三個數字來表示。數字0表示蝕刻遮罩未被移除，以至於此些區域不被蝕刻。區域0對應至第1C圖之已削減之遮罩區域24。區域1代表最初以光阻蝕刻遮罩覆蓋之區域，但接著如第1C圖中被削減，以至於這些區域(區域1)被蝕刻一次。區域1對應至第1C圖中之蝕刻區域25。區域2定義為最初未被光阻疊加之區域，使得區域2對應至第1A圖中之開口蝕刻區域20，以至於這些區域被蝕刻二次。於N=3的三元系統的範例中，各個區域0、1及2可以約為區域0~2之全部結合寬度之三分之一。在N=4的四元系統(未敘述)中，較佳的有四個區域，各區域可以約為區域0~2全部結合寬度之四分之一。

必須注意的是，第3A~3D圖之堆疊結構10的寬度大約是第4圖中對應之堆疊結構10的寬度的三分之一。這 樣是為了幫助呈現第3A~3D圖之製程步驟。第3D圖中已削減之遮罩區域24對應於九層部位，以數字0來定義九層部位。同樣地，第1A~1D圖之堆疊結構10寬度實質上大於第4圖之對應的堆疊結構10。舉例來說，第1D圖之已削減之遮罩區域24實質上大於第4圖之對應區域。這樣是為了幫助呈現第1A~1D圖之單一層蝕刻步驟。第一蝕刻遮罩16.0係重複9次，以產生蝕刻遮罩36.0。第二蝕刻遮罩16.1係重覆3次，以產生蝕刻遮罩36.1。

第一蝕刻遮罩16.0之各個遮罩區域24、25、20分別覆蓋區域0、1、2之其中之一。一般來說，各個遮罩區域24、25、20覆蓋N^m 個位置34。因此，N=3，對應於一個單一削減步驟。m=0，m為一遮罩號碼的整數，遮罩號碼開始於m=0且持續至m=2。例如N^m =3⁰ 即為一個位置34。因此，於第1A~1D圖中，第一遮罩16.0之各遮罩區域24、25、20將覆蓋一個位置34。如第4圖所示，第二遮罩16.1之各遮罩區域24、25、20覆蓋N^m =3¹ 個位置34，也就是三個位置34。同樣地，第3A~3D圖之第三蝕刻遮罩16.2中，遮罩區域24、25、20各覆蓋N^m =3² 個位置34，也就是九個位置34。

注意三個蝕刻遮罩36.0~36.2之製程順序可以被替換，但仍會導致相同的堆疊結構。舉例來說，首先可先以蝕刻遮罩36.1進行處理，再以蝕刻遮罩36.0進行處理，然後再以蝕刻遮罩36.2進行處理。

以下討論之第8圖已處理之堆疊結構56也類似於第4圖之範例，而採用三元系統，但具有下列主要不同之處。 第4圖之蝕刻遮罩36的蝕刻區域以0、1、2的順序重複排列。第8圖之蝕刻遮罩52的蝕刻區域以中心線54鏡像對稱地向萬以0、1、2、2、1、0的順序重複排列。

削減光阻遮罩通常是等向性(isotropic)或雙向性(bidrectional)製程。於等向性製程中，將導致X、Y及Z方向中之光阻遮罩減少。這種現象繪示於第5A圖及第5B圖中，第5A圖繪示顯示未削減前之遮罩42，第5B圖繪示已削減之遮罩43。於Z方向之減少通常不是問題，因為僅表示光阻遮罩必須夠厚以殘留於製程步驟。然而，光阻遮罩於X及Y方向中必須是合適地尺寸，使得於削減後，不想被暴露之堆疊結構10的區域仍可被剩餘光阻遮罩覆蓋。解決此問題之方法之一係為使用底部硬遮罩44，底部硬遮罩44具有開口46，開口46重疊於第6A及6B圖中被蝕刻之區域。底部硬遮罩44使得只有需要的區域在削減步驟或其後的蝕刻步驟中被暴露。

第7A及7B圖繪示對稱削減之概要圖。也就是說，光阻遮罩42沿著X軸對稱性削減，於光阻遮罩之雙側暴露開口蝕刻區域20，以產生已延伸之開口蝕刻區域26。此情況繪示於第7A及7B圖中，第7B圖之已延伸之開口蝕刻區域26相較於第7A圖之開口蝕刻區域26增加了尺寸。結果顯示已延伸之開口蝕刻區域26位於已削減光阻遮罩43之各側。此類的對稱性削減延伸位於雙側之開口蝕刻區域，於對稱性方式中產生開口蝕刻區域之對稱性鏡像。

除了有關第7A及71B圖之上述對稱性削減外，另一方面有關於如何設置蝕刻遮罩於堆疊結構之上。第8圖繪示 採用蝕刻遮罩52.0、52.1、52.2產生之堆疊結構56。蝕刻遮罩52.0、52.1、52.2係為位於中心線54各側之鏡像。然而，為了形成中心線54各側之鏡像，組成蝕刻遮罩52.0之蝕刻遮罩16.0係交錯採用區域0、1、2及區域2、1、0之兩種排列順序。相同地，組成蝕刻遮罩52.1之蝕刻遮罩16.1交錯採用區域0、0、0、1、1、1、2、2、2及區域2、2、2、1、1、1、0、0、0兩種排列順序。因此，如上述有關於第7A及7B圖，蝕刻遮罩16.0、16.1被排列設置成蝕刻遮罩52.0、52.1中之鏡像，使得第7A圖及第7B圖沿著X軸對稱性蝕刻之情況在蝕刻及削減步驟過程中，產生於蝕刻遮罩52.0及52.1，而獲得已處理之堆疊結構56。

有關於第7A~8圖之上述鏡像設計製程可有效使用於高密度需求。第8圖之特別設計於各導電層12產生二個著陸區域28。若不需要二個著陸區域28，蝕刻遮罩52可以只使用於中心線54之一側。或者可以使用多組鏡像蝕刻遮罩52，各組鏡像蝕刻遮罩52各集中於各中心線54上。

第9圖繪示類似於第8圖之鏡像設計的右邊部分。然而，第9圖之設計包括硬遮罩44之使用，硬遮罩44具有大型及小型之硬遮罩虛擬區域48、50，硬遮罩虛擬區域48、50用以矯正一些第4圖範例中所產生之蝕刻問題。於第9圖之範例中，係使用對應於蝕刻遮罩16.0、16.1及16.2之蝕刻遮罩的鏡設設計。小型虛擬區域50延伸至對應於蝕刻遮罩16.0之3個位置34。大型虛擬區域48延伸 至21個位置34。於一些範例中，可以僅使用小型虛擬區域50。於第9圖之範例中，雖然小型虛擬區域50之寬度繪示於與3個著陸區域28相同，但也可以是更多的數目或更少的數目，例如是一個。在第9圖之範例中，蝕刻遮罩52.0、52.1及52.2於硬遮罩虛擬區域48、50持續同樣背對背的0、1、2重複圖案。然而，在硬遮罩虛擬區域沒有進行蝕刻，所以於硬遮罩虛擬區域48、50持續同樣背對背的0、1、2重複圖案並不是必須的。當第9圖之階梯排列是不必要的，第8圖的鏡面設計中沒有硬遮罩區域58、50之下的未使用區域是較佳的。

第10~21圖繪示第8圖之堆疊結構56之製造程序的範例。值得注意的是，第10~21圖對應於第1A~3D圖。

在第10圖中，由中心線54向外，一系列的蝕刻遮罩16.0形成於階層0之導電層12.0之上。如上面第8圖所述，成對的蝕刻遮罩16.0鏡像從中心線54向外延伸。中心線54之每一側依序排列的蝕刻遮罩16.0的方向交錯排列，使得開口蝕刻區域20或遮罩區域18交錯排列。第10圖對應於第1A圖。

在第11圖(對應於第1B圖)中，第10圖之結構於開口蝕刻區域20被蝕刻一階層。第12圖(對應於第1C圖)中，第11圖之第一蝕刻遮罩16.0被削減而形成第二蝕刻遮罩22.0。每個被削減的第一蝕刻遮罩22.0包括一已削減遮罩區域24、一新的開口蝕刻區域25及一開口蝕刻區域20。區域25及20組成延伸的開口蝕刻區域26。第13圖(對應於第1D圖)中，第12圖之結構於開口蝕 刻區域26暴露處蝕刻一層。

第14圖繪示第13圖之結構採用第二蝕刻遮罩16.1。各個第二蝕刻遮罩16.1包括一遮罩區域18及一開口蝕刻區域20。蝕刻遮罩16.1的排列方式相同於第10圖之蝕刻遮罩16，也是在中心線54各側鏡像排列臨接的遮罩區域18及開口蝕刻區域20。在第15圖(對應於第2B圖)中第14圖的結構於開口蝕刻區域20被蝕刻三層。在第16圖(對應於第2C圖)中，第15圖之第二蝕刻遮罩16.1被削減而形成已削減之第二蝕刻遮罩22.1。各個已削減第二蝕刻遮罩22.1包括一已削減遮罩區域24、一新的蝕刻區域25及一開口蝕刻區域20。區域25及20組成延伸的開口蝕刻區域26。第17圖(對應於第2D圖)中，第16圖之堆疊結構10於延伸開口蝕刻區域26暴露處蝕刻三層。

在第18圖繪示第17圖之結構採用一第三蝕刻遮罩16.2。每一個第三蝕刻遮罩16.2位於中心線54之各側。各個第三蝕刻遮罩包括一遮罩區域18及一開口蝕刻區域20。兩個第三蝕刻遮罩16.2之排列方式相同於第10圖之蝕刻遮罩16，也是在中心線54各側鏡像排列臨接的遮罩區域。在第19圖(對應於第3B圖)中，第18圖之結構於開口蝕刻區域20蝕刻9層。在第20圖(對應於第3C圖)中，第19圖之第三蝕刻遮罩16.2被削減後形成削減後第三蝕刻遮罩22.2。各個已削減第三蝕刻遮罩22.2包括一已削減遮罩區域24、一新的開口蝕刻區域25及一開口蝕刻區域20。區域25及20組成延伸開口蝕刻區域26。 在第21圖(對應於第3D圖)中，第20圖之堆疊結構10於延伸開口蝕刻區域之暴露處被進一步蝕刻九層。之後，第21圖中殘留的已削減遮罩區域24被移除後，獲得第8圖之堆疊結構56。

階梯狀堆疊結構之著陸區域接著被介電材質所覆蓋。第22圖繪示堆疊結構40之一部分，其以介電材料60覆蓋著陸區域28。介電材料60可以與介電材料14為相同材料或者為不同材料。第23圖繪示接觸開口62，接觸開口62可以由一圖案化蝕刻製程形成，以向下延伸至著陸區域28。接觸開口62接著被填充導電材料，以接觸著陸區域28，並形成中間連接件64。一平坦化製程，例如是化學研磨拋光，可以用來形成三維階梯結構68之平坦表面66。三維階梯結構68包括第24圖之階梯狀著陸區域70。

形成接觸開口62之類似技術與方法敘述於西元2011年3月16日申請之第13/049,303號「REDUCED NUMBER OF MASK FOR IC DEVICE WITH STACKED CONTACT LEVELS」美國專利申請案、或西元2011年5月24日申請之第13/114,931號「MULTILAYER CONNECTION STRUCTURE AND MAKING METHOD」美國專利申請案、或2012年4月19日申請之第3/451,411號「METHOD FOR CREATING A 3D STACKED MULTICHIP MODULE」美國專利申請案、或西元2012年4月19日申請之第13/451,428號「INTEGRATED CIRCUIT CAPACITOR AND METHOD」美國專利申請案，本說明書係依據此些參考文獻引用。此四篇申請案及本申請案具有相同 的受讓人。

導電層12可以是導電性半導體、矽化物(silicides)、半導體氧化物及半導體與矽化物之組合，導電性半導體包括高濃度摻雜多晶矽(採用砷(As)、磷(P)、硼(B))，矽化物包括矽化鈦(TiSi)、矽化鈷(CoSi)，半導體氧化物包括銦錫氧化物(InZnO)、銦鎵錫氧化物(InGaZnO)。導電層12也可以是一金屬、一導電化合物或鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)及其他等數種材質之組合。中間連接件64可以是金屬或其他適合的導電材料。介電層14及介電材料60可以是一氧化物、一氮化物、一氮氧化物、一矽化物或其他材料。低介電係數材料包括小於二氧化矽(silicon dioxide)之介電係數，較佳例如是SiCHOx。高介電係數(high-k)材料具有高於二氧化矽之介電係數，例如是HfOx,HfON、AlOx、RuOx、TiOx。

當介電填充物係為二氧化矽化合物時，作為蝕刻停止層之底部映遮罩44例如是可以由氮化矽所製成。其他可已有選擇性蝕刻特性之其他介電材料也可被採用。

本發明可以被使用於積體電路裝置之廣泛領域，例如是三維反極閘快閃記憶體(3-D NAND Flash memory)，且可應用於具有積體電路特徵之結構，例如是矽穿孔(through silicon via，TSV)結構。有時候這裡指的是具有數個導電層12之堆疊晶片，此些導電層12係為隔離的積體電路，且具有設置於部分導電層之著陸區域。本發 明也可以使用於堆疊的平面型電容晶片，例如是西元2012年4月19日之第13/451,428號申請案，其中本發明之導電層12及介電層14對應於此申請案之導電層及介電層。導電層12可以是三維記憶體結構之三維陣列在不同層之字元線或位元線的接點。導電層12可以是積體電路封裝結構在各層間之接墊。導電層12可以是多晶片模組型態之封裝結構之各晶片內的接點。

第25圖係為三維反極閘記憶體陣列結構之示意圖。此三維反極閘記憶體陣列結構可以具有上述製程步驟之各種實施例之優點。三維反極閘記憶體陣列結構具有依序高的串列選擇線之金屬層，此些選擇線具有平行於半導體材料串列之縱像定位，此些選擇線具有平行於字元線之橫向定位，字元線有平行於半導體串列之縱向定位。半導體串列可以藉由不同的讀取偏壓排列及時間架構來讀取。多層陣列係形成於一絕緣層上，且包括複數個字元線425-1、、、425-n-1、425-n。字元線425-1、、、425-n-1、425-n與複數個脊型堆疊具有保角，且作為字元線WLn、WLn-1、、、WL1。此些脊型堆疊包括半導體串列412、413、414、415。在同平面之半導體串列細藉由三維階梯結構相互電性連接，一簡單的例子繪示於第25圖具有階梯停止著陸區域70之三維階梯結構68。

從全部結構之後面至前面由1上升至N排列的字元線應用於偶數記憶頁。在奇數記憶頁中，字元線從全部結構之後面至前面由N下降至1。

對應於第24圖階梯著陸區域70之階梯結構412A、 413A、414A、415A停止於半導體串列，例如是半導體串列412、413、414、415。上述方法提供連接金屬層ML1及ML2至半導體串列412、413、414、415之可選擇性的方法。半導體串列412、413、414、415具有導電層12之著陸區域28，導電層12對應於階梯結構412A、413A、414A、415A。如所說明的內容，此些階梯結構412A、413A、414A、415A電性連接於不同的位元線，位元線用以連接解碼電路，以選擇陣列中的平面。此些階梯結構412A、413A、414A、415A可以在同一時間圖案化，脊型堆疊被定義於此時間。

對應於第24圖之階梯著陸區域70之階梯結構402B、403B、404B、405B停止於半導體串列，例如是半導體串列402、403、404、405。如所說明的內容，此些階梯結構402B、403B、404B、405B電性連接於不同的位元線，位元線用以連接解碼電路，以選擇陣列中的平面。此些階梯結構402B、403B、404B、405B可以在同一時間圖案化，脊型堆疊被定義於此時間。

任何已經給予的半導體串列堆疊連接於階梯結構412A、413A、414A、415A或階梯結構402B、403B、404B、405B之其一，但不是連接於兩者。半導體串列堆疊具有相對之位元線端對源極線端定位(bit line end-to-source line end orientation)或源極線端對位元線端定位(source line end-to-bit line end orientation)。舉例來說，半導體串列之堆疊412、413、414、415具有位元線端對源極線端定位；半導體串列之堆疊402、403、404、405具有源極線端對位元線端定位。

半導體串列412、413、414、415藉由階梯結構412A、413A、414A、415A停止於一端且穿越SSL閘極結構419、接地選擇線(ground select line，GSL)426、字元線425-1 WL至字元線425-N WL、接地選擇線427。半導體串列412、413、414、415藉由源極線423停止於另一端。半導體串列412、413、414、415堆疊並未到達階梯結構402B、403B、404B、405B。

半導體串列之堆疊402、403、404、405藉由階梯結構402B、403B、404B、405B停止於一端且穿越SSL閘極結構409、接地選擇線427、字元線425-N WL至425-1 WL、接地選擇線426。半導體串列之堆疊402、403、404、405藉由源極線(被本圖其他部分所遮蔽)停止於另一端。半導體串列之堆疊402、403、404、405並未到達階梯結構412A、413A、414A、415A。

一層記憶體材料區隔字元線425-1至425-n與半導體串列412-415及402~405。類似於字元線，接地選擇線426及接地選擇線427與脊型堆疊具有保角。

每個半導體串列之堆疊藉由階梯結構停止於一端，且藉由源極線停止於另一端。舉例來說，半導體串列之堆疊412、413、414、415藉由階梯結構412A、413A、414A、415A停止於一端，且藉由源極線423停止於另一端。在圖示的接近端，所有其他半導體串列之堆疊藉由階梯結構402B、403B、404B、405B停止，且所有其他半導體串列之堆疊藉由分離的源極線停止。在圖示之遠端所有其他半導體串列藉由階梯結構412A、413A、414A、415A停止，且所有其 他半導體串列之堆疊，藉由分離的源極線停止。

位元線及串列選擇線形成於金屬層ML1、ML2及ML3。電晶體形成於階梯結構412A、413A、414A及字元線425-1。在電晶體中，半導體串列(如413)作為裝置之通道區域。SSL閘極結構(如419、409)可以在相同的步驟中被圖案化，字元線425-1至425-n在此步驟被定義。一層矽化物426可以沿著字元線、接地選擇線及閘極結構429的上表面形成。記憶體材料可以作為電晶體之閘極介電層。此些電晶體作為連接至解碼電路之串列選擇閘極，解碼電路用以選擇陣列之特定脊型堆疊。

第27圖繪示第一金屬層ML1及第二金屬層ML2之示意圖。一第一金屬層ML1包括串列選擇線，串列選擇線之縱向平行於半導體串列。此些第一金屬層ML1之串列選擇線藉由短穿孔連接至不同的SSL閘極結構(如409、419)。第二金屬層ML2包括串列選擇線，串列選擇線之橫向平行於字元線。此些第二金屬層ML2串列選擇線藉由短穿孔連接至不同的第一金屬層之串列選擇線。在結合的情況中，此些第一金屬層ML1之串列選擇線及第二金屬層ML2之串列選擇線允許一串列選擇線訊號選擇半導體串列之特定堆疊。

第一金屬層ML1也包括兩個源極線，源極線之橫向平行於字元線。源極線可以作為參考節點，使得陣列有複數個參考節點。

不同的位元線電性連接於階梯結構412A、413A、414A、415A及402B、403B、404B、405B之不同階層。位 元線可以作為反極閘串列之三維陣列的複數個感測節點。此些位元線允許一位元線訊號選擇半導體串列之一特定水平面。

因為一特定字元線允許一字元線選擇記憶胞之特定列平面，字元線訊號、位元線訊號及串列選擇線訊號之三者組合選擇記憶胞之三維陣列之一特定記憶胞。

第26圖係為示範積體電路記憶體800之方塊圖。積體電路記憶胞800利用記憶胞及具有NAND記憶體陣列802之偏壓電路。NAND記憶體陣列802具有連接至位元線或/及字元線之階梯接點，例如是第24及25圖之階梯狀中間連接件64。在一些實施例中，NAND記憶體陣列802可以包括排列於多NAND串列之多層記憶胞。一解碼器804連接於複數個字元線806及SSL與GSL線。字元線沿著NAND記憶體陣列8-2之複數列排列。SSL與GSL線用以選擇陣列內之記憶胞及NAND串列。解碼器808連接於一組頁緩衝器810，在本實施例中，例如是透過資料匯流排812。總體位元線(global bit lines)814連接於NAND記憶體陣列802之多階層的局部位元線(local bit lines)(未繪示於第26圖，但一般係對應於第24圖及第25圖之中間連接件64)。位置提供於匯流排816至行解碼器808及解碼器804。資料透數據線818從其他電路820(例如是包括輸入/輸出埠)提供至積體電路，例如是一般用途的處理器、或特殊用途的應用電路、或者是由NAND記憶體陣列802提供系統整合晶片之模組組合。資料係經由數據線818提供至輸入/輸出埠或積體電路800之內部或外部 之其他數據目的地。

例如是作為狀態機器之控制器822提供訊號以控制記憶體800之各種元件。控制器可以採用習知的特殊用途邏輯電路來實現。在可選擇的實施例中，控制器包括一般用途的處理器，這些一般用途處理器可以設置於同樣的積體電路內，並執行電腦程式來控制裝置的運作。在其他實施例中，特殊用途邏輯電路及一般用途處理器之組合可以用來實現控制器。

值得注意的是，由於光微影製程存在製程變異，要形成固定長度之階梯狀著陸區域28是困難的。此外，中間連接件64可以在對應層設置於著陸區域28，所設置之位置不會精準地位於著陸區域之中心。不均勻的對準是由於遮罩削減步驟不容易精準地控制，各個削減步驟產生一個單位的變動。四元或更高系統採用的多階段削減步驟，將會相對於三元系統之單一削減步驟的變異程度。為了補償維度增加而削減步驟增加，增加著陸區域的表面面積可以幫助中間連接件的配置，但會減少封裝效率。

綜上所述，雖然本發明已以各種實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、40、56‧‧‧堆疊結構

12.0、12.1、12.2、12.9、12.18、12.26‧‧‧導電層

14.0、14.1、14.2、14.9、14.18、14.26‧‧‧介電層

16.0、22.0、36.0‧‧‧第一蝕刻遮罩

16.1、22.1、36.1‧‧‧第二蝕刻遮罩

16.2、22.2、36.2‧‧‧第三蝕刻遮罩

18、24‧‧‧遮罩區域

20、26‧‧‧開口蝕刻區域

25‧‧‧新的開口蝕刻區域

28.0、28.1、28.2、28.3、28.6、28.8、28.9、28.18、28.26‧‧‧著陸區域

32‧‧‧插圖

34‧‧‧位置

42‧‧‧未削減前之遮罩

43‧‧‧已削減之遮罩

46‧‧‧開口

44‧‧‧底部硬遮罩

48、50‧‧‧硬遮罩虛擬區域

52.0、52.1、52.3‧‧‧蝕刻遮罩

54‧‧‧中心線

60‧‧‧介電材料

62‧‧‧接觸開口

64‧‧‧中間連接件

66‧‧‧平坦表面

68‧‧‧三維階梯結構

70‧‧‧階梯狀著陸區域

402、403、404、405、412、413、414、415‧‧‧半導體串列

402B、403B、404B、405B、412A、413A、414A、415A‧‧‧階梯結構

409、419‧‧‧SSL閘極結構

425-1 WL、425-N WL‧‧‧字元線

426、427‧‧‧接地選擇線

428‧‧‧源極線

800‧‧‧積體電路記憶體

802‧‧‧NAND記憶體陣列

804‧‧‧解碼器

806‧‧‧字元線

808‧‧‧行解碼器

812‧‧‧資料匯流排

814‧‧‧總體位元線

816‧‧‧匯流排

818‧‧‧數據線

820‧‧‧其他電路

822‧‧‧控制器

824‧‧‧偏壓裝置

1310‧‧‧分頁緩衝器

ML1、ML2‧‧‧金屬層

第1A~1D圖係為由介電層隔開之導電層堆疊結構、 蝕刻其一層、削減其蝕刻遮罩及削減其一層以形成第1D圖之結構的簡單示意圖。

第2A~2D圖係為由介電層隔開之導電層堆疊結構、蝕刻其三層、削減其蝕刻遮罩及削減其三層以形成第2D圖之結構的簡單示意圖。

第3A~3D圖係為由介電層隔開之導電層堆疊結構、蝕刻其九層、削減其蝕刻遮罩及削減其九層以形成第3D圖之結構的簡單示意圖。

第4圖繪示27層之堆疊結構及位置號碼0~26，堆疊結構包括交錯堆疊之導電層及介電層，堆疊結構具有一遮罩延伸疊加於堆疊結構，。

第5A及5B圖係為說明等向性蝕刻如何在三維度方向縮減蝕刻遮罩之簡單示意圖。

第6A及6B圖繪示於堆疊結構及蝕刻遮罩之間採用底部硬遮罩之示意圖，第6A圖繪示削減前之結構，第6B圖繪示削減後之結構。

第7A及7B圖繪示沿著X軸對稱削減蝕刻遮罩之示意圖。

第8圖繪示採用疊加的鏡像設計蝕刻遮罩的堆疊結構。

第9圖繪示部份採用具有小及大虛擬區域之硬遮罩來形成第5圖之修正後階梯結構的部份配置圖

第10~21圖繪示第8圖之堆疊結構之製造過程的實施例。

第22圖繪示介電材料覆蓋堆疊結構之一部份的著陸 區域。

第23圖繪示第22圖向下貫穿介電材料至著陸區域以形成接觸開口之示意圖。

第24圖繪示第23圖之接觸開口被填充導電材料以形成連接著陸區域之中間連接件的示意圖。

第25圖繪示記憶體陣列結構之實施例，其藉由第1~24圖之觀念與技術使金屬層可以連接於半導體串列。

第26圖係為積體電路記憶體之方塊圖，積體電路記憶體可以實線本發明上述各個方面。

第27圖繪示第一金屬層及第二金屬層之示意圖。

56‧‧‧堆疊結構

32‧‧‧插圖

34‧‧‧位置

52.0、52.1、52.2‧‧‧蝕刻遮罩

54‧‧‧中心線

Claims (20)

1. 一種方法，使用於一電子裝置，該電子裝置包括一堆疊結構，該堆疊結構包括複數導電層，該些導電層與複數個介電層交錯排列，該方法用以形成複數中間連接件，該些中間連接件延伸至對應之該些導電層之一部分，該方法包括：移除於該堆疊結構中部分之該些導電層及該些介電層，以形成複數個著陸區域，該些著陸區域沒有疊加該堆疊結構之該些導電層，其中W為該些導電層之數量，移除之步驟包括：使用一組M個蝕刻遮罩蝕刻該些介電層/導電層之該堆疊結構，以暴露該些著陸區域於W-1個導電層，該些蝕刻遮罩具有複數遮罩區域及間隔之複數開口蝕刻區域，M大於或等於2，N^M 少於或等於W，N係為大於或等於3之整數；在該組蝕刻遮罩中之各該蝕刻遮罩m，其中m從0到M-1：(a)形成該蝕刻遮罩m位於一接觸區域之上，該蝕刻遮罩具有該些開口蝕刻區域，該些開口蝕刻區域位於部份該些著陸區域之上；(b)於該蝕刻遮罩m之該些開口蝕刻區域中蝕刻N^m 個導電層；(c)削減該蝕刻遮罩m，以增加該些開口蝕刻區域之尺寸，該些開口蝕刻區域疊加複數個額外的接觸開口；(d)於已增加尺寸之該些開口蝕刻區域，蝕刻N^m 個該些導電層；以及(g)若N大於3，重複N-3次削減步驟(c)及蝕刻步驟(d)；藉此，以不同蝕刻遮罩之組合暴露出該些導電層上之該些著陸區域。
2. 如申請專利範圍第1項所述之方法，更包括：設置一介質填充物於該些著陸區域之上；向下形成該些接觸開口至該些著陸區域，該些接觸開口貫穿該介質填充物；以及以一導電材料填充該些接觸開口，以形成該些中間連接件。
3. 如申請專利範圍第1項所述之方法，更包括選擇N，N等於2加上各個蝕刻遮罩之削減蝕刻遮罩之步驟的次數。
4. 如申請專利範圍第1項所述之方法，其中各該蝕刻遮罩0具有一0遮罩寬度，該0遮罩寬度具有一開口蝕刻區域，該開口蝕刻區域具有一開口區域寬度，該開口區域寬度等於該0遮罩寬度除以N。
5. 如申請專利範圍第1項所述之方法，其中各該蝕刻遮罩具有一遮罩寬度，該遮罩寬度具有一開口蝕刻區域，該開口蝕刻區域具有一開口區域寬度，該開口區域寬 度等於該遮罩寬度除以N。
6. 如申請專利範圍第1項所述之方法，其中於形成該蝕刻遮罩之步驟(a)中，該蝕刻遮罩覆蓋N^m+1 個該些著陸區域，且該開口蝕刻區域覆蓋N^m 個該些著陸區域。
7. 如申請專利範圍第1項所述之方法，其中於形成該蝕刻遮罩之步驟(a)中，該開口蝕刻區域約在N^m 個該些著陸區域之上。
8. 如申請專利範圍第1項所述之方法，其中W=27且N=3以至於：m=1時；蝕刻之步驟(b)係蝕刻1層導電層；及蝕刻之步驟(d)係蝕刻1層導電層；m=2時：蝕刻之步驟(b)係蝕刻3層導電層；及蝕刻之步驟(d)係蝕刻3層導電層；m=3時：蝕刻之步驟(b)係蝕刻9層導電層；及蝕刻之步驟(d)係蝕刻9層導電層。
9. 如申請專利範圍第1項所述之方法，其中削減之步驟使得已增大尺寸之開口蝕刻區域覆蓋約額外1/N個該些著陸區域。
10. 如申請專利範圍第1項所述之方法，其中該裝置包括該堆疊結構之一表面，且該方法更包括在移除之步驟的執行過程中，遮蔽該表面之一部份，以產生沒有接觸開口之數個虛擬區域。
11. 一種方法，使用於一積體電路裝置，該積體電路裝置包括一堆疊結構，該堆疊結構包括複數導電層，該些導電層與複數介電層交錯堆疊，該方法用以形成複數個中間連接件，該些中間連接件延伸至對應之該些導電層之一部分，該方法包括：移除該堆疊結構之部分該些導電層及該些介電層，以形成該些著陸區域於該堆疊結構之該些導電層上，該些著陸區域沒有該堆疊結構之該些導電層，其中移除之步驟包括使用一組M個蝕刻遮罩，M大於或等於2，且N^M 小於或等於W，該蝕刻遮罩具有複數個遮罩區域及隔開之複數個開口蝕刻區域，該些開口蝕刻區域對應於已選擇之該些著陸區域，其中W為導電層之全部數量，在各個蝕刻遮罩m中，m從0至M-1，於至多該些著陸區域之1/N蝕刻N^m 個該些導電層，削減該蝕刻遮罩m，以及於至多該些著陸區域之1/N蝕刻N^m 個該些導電層，以至於藉由不同蝕刻遮罩之組合於該些導電層上暴露出該些著陸區域。
12. 如申請專利範圍第11項所述之方法，其中N=3時，在蝕刻該些導電層之步驟之間，削減各該蝕刻遮罩一 次。
13. 如申請專利範圍第11項所述之方法，其中N=4時，在蝕刻該些導電層之步驟之間，削減各該蝕刻遮罩兩次。
14. 如申請專利範圍第11項所述之方法，其中已隔開之該些開口蝕刻區域疊加約1/N個該些接觸開口之寬度。
15. 如申請專利範圍第14項所述之方法，其中削減之步驟用以形成已增加尺寸之該些開口蝕刻區域，已增加尺寸之比該些開口蝕刻區域多出約1/N個該些接觸開口之寬度。
16. 如申請專利範圍第11項所述之方法，更包括形成該些中間連接件，該些中間連接件延伸至該些導電層之該些著陸區域。
17. 如申請專利範圍第16項所述之方法，其中形成該中間連接件之步驟包括：填充一介電填充材料於該些著陸區域之上；以及以一圖案化蝕刻製程及一導電材料設置製程，形成該中間連接件，該中間連接件延伸貫穿該介電填充材料至該些著陸區域於該些導電層中。
18. 如申請專利範圍第11項所述之方法，其中該裝置包括覆蓋該堆疊結構之一表面，該方法更包括於移除之步驟的執行期間，遮蔽該表面之一部分。
19. 如申請專利範圍第18項所述之方法，其中遮蔽之步驟係採用一硬遮罩層。
20. 一組蝕刻遮罩，用於暴露出複數個著陸區域，該些著陸區域位於複數個導電層上，該些導電層及複數個介電層交錯堆疊，該組蝕刻遮罩包括：一組M個蝕刻遮罩，該些蝕刻遮罩具有複數個遮罩區域及隔開之複數個開口蝕刻區域，M係為大於或等於2之整數，N係為大於或等於3之整數；在該組蝕刻遮罩之各該蝕刻遮罩m中，m從0到M-1，該蝕刻遮罩覆蓋N^m+1 個該些導電層上之該些著陸區域，且該開口蝕刻區域覆蓋N^m 個該些導電層上之該些著陸區域。