CN109196644B - 用于形成三维存储器设备的阶梯结构的方法 - Google Patents

用于形成三维存储器设备的阶梯结构的方法 Download PDF

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Abstract

公开了用于形成三维存储器设备的阶梯结构的方法的实施例。该方法包括：(i)形成交替堆叠结构，所述交替堆叠结构包括沿着垂直方向布置在衬底上的多个层；(ii)去除所述交替堆叠结构的一部分以在所述交替堆叠结构的阶梯区域中形成多个台阶平台；(iii)形成硬掩模层以覆盖所述台阶平台的顶表面；(iv)在所述硬掩模层中形成多个开口以暴露所述台阶平台中的每个台阶平台的一部分；(v)形成光致抗蚀剂层以覆盖所述硬掩模层和所述台阶平台的顶表面；(vi)使用一组相同的修整‑蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成一组阶梯；(vii)去除所述光致抗蚀剂层和所述硬掩模层；并且依次重复(iii)，(iv)，(v)，(vi)和(vii)。

Description

用于形成三维存储器设备的阶梯结构的方法
技术领域
本公开一般涉及半导体技术领域，并且更具体地，涉及用于形成三维(3D)存储器设备的阶梯结构的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。同样，平面存储器单元的存储器密度接近上限。三维(3D)存储器架构可以解决平面存储器单元中的密度限制问题。
随着半导体技术的发展，3D存储器设备(比如3D NAND存储器设备)的氧化物层/氮化物(ON)层的规模持续增加。结果，用于形成双层(deck)阶梯结构(SS)的现有多循环修整和蚀刻工艺遭受低产品吞吐量问题并且耗费昂贵的制造成本。
发明内容
本文公开了用于形成3D存储器设备的阶梯结构的方法的实施例。
公开了一种用于形成三维(3D)存储器设备中的阶梯结构的方法。所述方法可以包括：(i)形成交替堆叠结构，所述交替堆叠结构包括沿着垂直方向布置在衬底上的多个层；(ii)去除所述交替堆叠结构的一部分以在所述交替堆叠结构的阶梯区域中形成多个台阶平台；(iii)形成硬掩模层以覆盖所述台阶平台的顶表面；(iv)在所述硬掩模层中形成多个开口以暴露所述台阶平台中的每个台阶平台的一部分；(v)形成光致抗蚀剂层以覆盖所述硬掩模层和所述台阶平台的顶表面；(vi)使用一组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成一组阶梯；(vii)去除所述光致抗蚀剂层和所述硬掩模层；以及(viii)依次重复(iii)，(iv)，(v)，(vi)和(vii)。
在一些实施例中，工艺(i)还包括形成在所述垂直方向上包括多个电介质层对的交替堆叠结构，每个电介质层对包括第一电介质层和第二电介质层。
在一些实施例中，工艺(i)还包括形成在所述垂直方向上包括多个电介质层对的交替堆叠结构，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，工艺(i)还包括形成在所述垂直方向上包括多个电介质层/导体层对的交替堆叠结构。
在一些实施例中，工艺(i)还包括形成在所述垂直方向上包括多个电介质层/导体层对的交替堆叠结构，每个电介质层/导体层对包括氧化硅层和钨层。
在一些实施例中，工艺(i)还包括在所述垂直方向上形成包括T层的交替堆叠结构，其中T等于或大于64，并且所述交替堆叠结构包括在横向方向上具有宽度W的阶梯区域。
在一些实施例中，工艺(ii)还包括去除所述交替堆叠结构的一部分以在所述交替堆叠结构的所述阶梯区域中形成x个台阶平台，每个台阶平台在所述垂直方向上具有T/x层以及在所述横向方向上具有宽度W/x。
在一些实施例中，工艺(iv)还包括在所述硬掩模层中形成x个开口以暴露所述台阶平台中的每个台阶平台的一部分。每个开口的宽度基本上等于n×m×W/T，n是每个阶梯中要形成的层数，以及m是在每个开口中要形成的阶梯的数量。
在一些实施例中，工艺(iii)还包括形成多晶硅层以作为所述硬掩模层覆盖所述台阶平台的顶表面。
在一些实施例中，工艺(vi)还包括：图案化所述光致抗蚀剂层以暴露每个台阶平台的顶表面的一部分；去除每个台阶平台上的由所述光致抗蚀剂层暴露的所述交替堆叠结构的至少两个顶层；以及修整所述光致抗蚀剂层以暴露每个台阶平台的顶表面的较大部分。
在一些实施例中，工艺(vi)还包括：图案化所述光致抗蚀剂层以暴露每个台阶平台的顶表面的一部分，其中，所述部分的宽度基本上等于n×W/T。
在一些实施例中，工艺(vi)还包括：通过使用所述光致抗蚀剂层作为掩模，去除每个台阶平台上的所述交替堆叠结构的第一层；以及通过使用所述第一层作为掩模，去除每个台阶平台上的所述交替堆叠结构的第二层。
在一些实施例中，工艺(vi)还包括：修整所述光致抗蚀剂层以暴露每个台阶平台的顶表面的较大部分，其中，所述较大部分的宽度基本上等于2n×W/T。
在一些实施例中，工艺(viii)还包括：形成第二硬掩模层以覆盖剩余交替堆叠结构的顶表面；在所述硬掩模层中形成多个第二开口以暴露所述台阶平台中的每个台阶平台的较大部分；形成第二光致抗蚀剂层以覆盖所述第二硬掩模层和所述台阶平台的所暴露的表面；使用第二组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成另一组阶梯；以及去除所述第二光致抗蚀剂层和所述第二硬掩模层。
在一些实施例中，形成所述多个第二开口包括：在所述第二硬掩模层中形成x个第二开口以暴露所述台阶平台中的每个台阶平台的较大部分。每个第二开口的宽度基本上等于2n×m×W/T。
本领域技术人员可以根据本公开的说明书、权利要求书和附图理解本公开的其他方面。
附图说明
并入本文并形成说明书的一部分的附图例示了本公开的实施例，并且附图与说明书一起进一步用于解释本公开的原理以及使得所属领域技术人员能够制作和使用本公开。
图1-10例示了根据本公开的一些实施例的在某些制造阶段的示例性3D存储器设备的阶梯区域的示意性截面图；以及
图11例示了根据本公开的一些实施例的用于形成3D存储器设备的阶梯结构的示例性方法的流程图。
将参照附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了例示的目的。所属领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于所属领域的技术人员将显而易见的是，本公开还可以用于各种其他应用中。
注意到，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不必包括所述特定特征、结构或特性。而且，这样的短语不必指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性将在所属领域的技术人员的知识范围内。
通常，术语可以至少部分地根据上下文中的用法来理解。例如，至少部分取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，比如“一”、“一个”或“该”的术语同样可以被理解为传达单数用法或传达复数用法。
应该容易理解的是，本公开中的“在...上”，“在...之上”和“在...上方”的含义应该以最宽泛的方式来解释，使得“在...上”不仅意味着“直接在某物上”，而且包括其间具有中间特征或中间层的“在某物上”的含义，并且“在...之上”或“在......上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括它“在某物之上”或“在某物上方”而在它们之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，本文中可以使用比如“在...下面”，“在...下方”，“下部”，“在…之上”，“上部”等的空间相对关系术语来描述如图所示的一个元件或特征与另一个元件或特征之间的关系。除了附图中描绘的取向之外，所述空间相对关系术语旨在还涵盖所述设备在使用或操作时的不同取向。所述设备可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文中使用的空间相对关系描述符。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，比如硅、锗、砷化镓、磷化铟等。可替代地，衬底可以由非导电材料制成，比如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下层结构或上层结构的整体的上方延伸，或者可以具有比下层结构或上层结构的面积小的面积。此外，层可以是均匀或不均匀连续结构的区域，该区域所具有的厚度小于该均匀或不均匀连续结构的厚度。例如，层可以位于在所述连续结构的顶表面和底表面之间的或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、在其上方和/或在其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(其中形成接触互连线和/或通孔)以及一个或多个电介质层。
如本文所使用的，术语“标称的/标称地”是指在产品或工艺的设计阶段期间设置的组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于该期望值的值的范围。值的范围可以是由于制造工艺的轻微变化或公差而导致的。如本文所使用的，术语“约”表示可以基于与所述半导体设备相关联的特定技术节点而变化的给定量的值。基于该特定的技术节点，术语“约”可以指示给定量的值，该给定量例如在该值的10-30％内(例如，±10％、±20％或±30％)变化。
根据本公开的各种实施例提供了一种用于形成3D存储器设备的阶梯结构的方法。如本文所使用的，术语“3D存储器设备”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(即，本文中的作为“存储器串”的区域，比如NAND串)从而使得存储器串相对于衬底沿着垂直方向延伸的半导体设备。如本文中所使用的，术语“垂直/垂直地”意指与衬底的侧表面法向垂直。
在一些实施例中，NAND串包括垂直延伸穿过多个导体层/电介质层对的半导体沟道(例如，硅沟道)。该多个导体层/电介质层对在本文中也被称为“交替导体/电介质叠置体”。交替导体/电介质叠置体中的导体层可以用作字线(电连接一个或多个控制栅极)。垂直取向的存储器串需要导电材料(例如，字线板或控制栅极)和存取线(例如字线)之间的电连接，使得3D存储器设备中的存储器单元可以被唯一地选择用于写入功能或读取功能。
形成电连接的一种方法包括在交替导体/电介质叠置体的边缘处形成阶梯结构(SS)。随着交替导体/电介质叠置体中的导体/电介质对的期望数量增加，与形成阶梯结构的过程中的每个动作相关联的误差幅度相应地减小。
形成阶梯结构的常规方法包括多循环修整和蚀刻工艺。常规方法的每次重复包括修整掩模，蚀刻绝缘材料，以及蚀刻导电材料。通过将这些动作重复与所述叠置体中的导电材料的数量一样的次数来形成所期望数量个阶梯。常规方法的每个动作都具有相关联的蚀刻控制误差，因为每个阶梯的尺寸被设计为落入特定范围(例如，公差)内以允许有足够的空间来在其上形成触点，同时将阶梯结构的总尺寸保持为小尺寸。
另外，阶梯的相对位置被设计为落在位置范围内，以便在其上精确地形成触点。随着重复次数的增加，与目标阶梯宽度或位置之间的任何偏差可能会因为一种材料中的误差被转移到下层材料而加剧。对于阶梯结构中的较大数目的阶梯(例如，64、96、128等)，针对蚀刻速率控制所要实现的误差幅度可能非常小(例如，小于0.5％)。使用传统方法来实现小误差幅度是困难和昂贵的。
此外，因为掩模被反复修整，所以常规方法可以以高厚度的掩模开始，这可能难以以对阶梯宽度进行必要控制所需的精度来重复地进行图案化和修整。可替代地，常规方法可以针对每个蚀刻动作使用唯一的掩模来形成阶梯，这需要大量成本，因为用于形成掩模的大量光刻掩模板是昂贵的，并且大量掩模的制造是耗时的。
所公开的用于形成3D存储器设备的阶梯结构的方法(包括阶梯区域整体划分，硬掩模多晶硅沉积(poly deposition)，以及多循环修整和蚀刻工艺)可以显著降低制造成本并通过减少循环时间和掩模数量来提高产品吞吐量。在一些实施例中，阶梯区域的阶梯划分图案(SDP)可以利用修整-蚀刻工艺施加到不同的方向和不同的层(deck)上。
参考图11，例示了根据本公开的一些实施例的用于形成3D存储器设备的阶梯结构的示例性方法的流程图。图1-10例示了在图11中所示的方法的某些制造阶段处的示例性3D存储器设备的阶梯区域的示意性截面图。
如图11所示，该方法从操作S2开始，其中在衬底上形成交替堆叠结构。在一些实施例中，衬底可以是具有任何合适结构的任何合适的半导体衬底，比如单晶单层衬底、多晶质硅(多晶硅)单层衬底、多晶硅和金属多层衬底等等。
如图1所示，可以在衬底100上形成交替堆叠结构110。交替堆叠结构110可以是交替电介质叠置体110或交替导体/电介质叠置体110。注意到，为了便于在随后的过程中进行描述，示出了X方向、Y方向和Z方向。
在一些实施例中，交替电介质叠置体110可以包括沿着与衬底的表面垂直的垂直方向布置的多个电介质层对。每个电介质层对可以包括第一电介质层110a和不同于第一电介质层的第二电介质层110b。多个第一电介质层110a和第二电介质层110b沿着与衬底100的表面平行的横向方向延伸。在一些实施例中，在交替电介质叠置体110中存在比电介质层对更多的由不同材料制成并具有不同厚度的层。交替电介质叠置体110可以由一个或多个薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，交替电介质叠置体110可以包括多个氧化物层/氮化物层对。每个电介质层对包括氧化物层110a(例如，氧化硅层)和氮化物层110b(例如，氮化硅层)。多个氧化物层/氮化物层对在本文中也被称为“交替氧化物/氮化物叠置体”。也就是说，在交替电介质叠置体100中，多个氧化物层110a和多个氮化物层110b在垂直方向上交替。换言之，除了给定的交替氧化物/氮化物叠置体的顶层和底层之外，其他氧化物层110a中的每一个可以被两个相邻的氮化物层110b夹在中间，并且每个氮化物层110b可以被两个相邻的氧化物层110a夹在中间。
氧化物层110a可以各自具有相同的厚度或具有不同的厚度。例如，每个氧化物层的厚度可以在从90nm到160nm的范围内，优选约150nm。类似地，氮化物层110b可以各自具有相同的厚度或具有不同的厚度。例如，每个氮化物层的厚度可以在80nm至110nm的范围内，优选约100nm。
注意到，在本公开中，氧化物层110a和/或氮化物层110b可以包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物层可以是氧化硅层，以及氮化物层可以是氮化硅层。交替电介质叠置体110可以包括任何合适层数的氧化物层110a和氮化物层110b。在一些实施例中，交替电介质叠置体110中的氧化物层110a和氮化物层110b的总层数T等于或大于64。例如，数量T可以是64、96、128等。也就是说，氧化物层/氮化物层对的数量可以等于或大于32。在一些实施例中，交替氧化物/氮化物叠置体包括比氧化物层/氮化物层对更多的氧化物层或更多的氮化物层，该更多的氧化物层或更多的氮化物层具有不同的材料和/或厚度。
在一些实施例中，可以执行栅极替换工艺以利用导电层替换交替电介质叠置体110中的第二电介质层110b(例如，氮化硅)。在一些实施例中，导电层的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。结果，在栅极替换工艺之后，交替电介质叠置体110变成交替导体/电介质叠置体110。可以通过对第一电介质层110a(例如氧化硅)选择性地湿法蚀刻第二电介质层110b(例如，氮化硅)并且利用导电层(例如W)填充该结构，来执行利用导电层替换第二电介质层110b。可以通过PVD、CVD、ALD、任何其他合适的工艺或其任何组合来填充导电层。导电层可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。如此，所形成的交替导体/电介质叠置体110可以包括多个导体层/电介质层对。
如图11所示，该方法进行到操作S4，其中可以在交替堆叠结构的阶梯区域中形成两个或更多台阶平台。在一些实施例中，可以在交替堆叠结构的阶梯区域中形成x个台阶平台。该x个台阶平台可以具有基本相等的宽度。也就是说，当交替堆叠结构的阶梯区域的总宽度是W时，x个台阶平台中的每个台阶平台的宽度可以基本上等于W/x。在以下对本公开和对应附图的描述中，为了描述目的，作为最简单的示例，将数量x选择为两个。要注意的是，数量x可以是任何合适的整数，其可以由交替堆叠结构中的总层数T和每个阶梯中要形成的层数n确定。
如图2中所示，交替堆叠结构110的阶梯区域可以在横向方向上被划分成两个或甚至更多个子区域，例如，在交替堆叠结构110的边缘处的第一子区域112和连接到3D存储器设备的核心阵列区域(图中未示出)的第二子区域114。第一子区域112的宽度和第二子区域114的宽度可以彼此基本上相等，即，基本上等于交替堆叠结构110的阶梯区域的总宽度W的一半。
在操作S4中，第一子区域112在垂直方向上的一半深度可以被去除。例如，当交替堆叠结构110具有层数T(T是如上所述的偶数)时，可以在第一子区域112中去除T/2层，如图2所示。在一些实施例中，可以使用一个或多个湿法蚀刻工艺、干法蚀刻工艺或其组合来去除第一子区域112的一半深度。这样，在交替堆叠结构110的阶梯区域中形成两个台阶平台112和114，每个都具有宽度W/2。
如图11所示，该方法进行到操作S6，其中可以形成硬掩模层以覆盖交替堆叠结构的所暴露的表面。如图3所示，硬掩模层120可以被形成为覆盖交替堆叠结构110的两个台阶平台的顶表面以及在该两个台阶平台的边界处的交替堆叠结构110的侧壁。在一些实施例中，硬掩模层可以是利用任何合适的沉积工艺(比如CVD、PVD、ALD等)形成的多晶硅层。
如图11所示，该方法进行到操作S8，其中可以在硬掩模层中形成两个或更多开口以暴露出交替堆叠结构的两个或更多台阶平台中的每个台阶平台的一部分。如图4所示，仍然使用两个开口作为示例。第一开口122可以形成在交替堆叠结构110的边缘处的第一台阶平台112中，以及第二开口124可以与第一台阶平台112和第二台阶平台114之间的边界相邻地形成在第二台阶平台124中。
第一开口122和第二开口124可以通过使用任何合适的去除工艺去除硬掩模层120的一部分来形成，所述去除工艺包括但不限于图案化工艺、蚀刻工艺、清洗工艺等。第一开口122的宽度W122和第二开口124的宽度W124可以彼此基本相等。在一些实施例中，第一开口122的宽度W122和第二开口124的宽度W124可以基本上等于n×m×W/T，其中，W是交替堆叠结构110的阶梯区域的总宽度，T是交替堆叠结构110的总层数，n是每个阶梯中要形成的层数，m是第一开口122或第二开口124中要形成的阶梯的数量。
如图11所示，该方法进行到操作S10，其中可以形成光致抗蚀剂层以覆盖硬掩模层和交替堆叠结构的顶表面。如图5所示，可以通过使用旋转涂覆工艺来形成光致抗蚀剂层130以覆盖硬掩模层120和交替堆叠结构110的顶表面。光致抗蚀剂层130的顶表面可以在横向方向上基本是平坦的。光致抗蚀剂层130的材料可以包括任何合适的光敏材料，比如光聚合材料、光分解材料、光交联材料等。
如图11所示，该方法进行到操作S12，其中可以重复执行多个蚀刻-修整工艺以在两个或更多开口中的每个开口中形成一组阶梯。在一些实施例中，蚀刻-修整工艺可以包括一组相同或不同(在必要时)的重复蚀刻-修整工艺以在交替堆叠结构的两个或更多台阶平台(例如如图6所示的由第一开口122露出的第一台阶平台112以及由第二开口124露出的第二台阶平台114)中形成两组阶梯。例如，“一组相同”的蚀刻-修整工艺可以包括用于同时在第一区域和第二区域中形成第一阶梯的第一蚀刻-修整工艺，用于同时在第一区域和第二区域中形成第二阶梯的第二蚀刻-修整工艺，等等。
在一些实施例中，应注意的是，随着从交替薄膜叠置体110的顶部向下到底部衬底100形成越来越多的阶梯，不仅利用阶梯划分图案(SDP)沿着X方向执行多个蚀刻-修整过程(如图5所示)，而且可以在Y方向上执行由另一阶梯划分图案划分的多路工艺(multi-laneprocess)。
具体而言，如图6所示，光致抗蚀剂层130可以用作要被图案化以暴露第一开口122和第二开口124中的每个开口中的交替堆叠结构100的顶表面的一部分的掩模。第一台阶平台112的所暴露的顶表面的宽度和/或第二台阶平台114的所暴露的顶表面的宽度(所谓阶梯结构的一个“台阶宽度”)可以基本上等于n×W/T，其中，W是交替堆叠结构110的阶梯区域的总宽度，T是交替堆叠结构110的总层数，n是每个阶梯中要形成的层数。
在一些实施例中，可以执行比如反应离子蚀刻(RIE)工艺或其他合适的干法/湿法蚀刻工艺的各向异性蚀刻工艺以去除第一台阶平台112和第二台阶平台114中的通过掩模(即，光致抗蚀剂层130)暴露的暴露层(例如，第二电介质层110b)。然后，将掩模(即，光致抗蚀剂层130)中的图案转移到已经被蚀刻的层(例如，第二电介质层110b)。可以通过一个在下一较低层(例如，第一电介质层110a)上停止的干法蚀刻工艺去除第一台阶平台112和第二台阶平台114中的暴露层(例如，第二电介质层110b)，然后可以通过在下一较低层(例如，第二电介质层110b)上停止的另一干法蚀刻工艺来去除所暴露的下一较低层(例如，第一电介质层110a)。该两步蚀刻工艺可以重复n/2次，其中，n是代表每个阶梯中的层数的偶数。这样，可以同时形成两个阶梯，其中，一个阶梯在第一开口122中，以及另一个阶梯在第二开口124中。
接下来，通过比如利用各向同性蚀刻工艺去除在第一台阶平台112和第二台阶平台114之上的掩模的一部分(也称为“修整”)以暴露第一台阶平台112的另一台阶宽度和第二台阶平台114的另一台阶宽度，可以减小掩模(即，光致抗蚀剂层130)的尺寸。可以通过对该结构执行各向异性蚀刻工艺来重复该方法，该工艺包括去除第一台阶平台112和第二台阶平台114的两个暴露层(例如，第二电介质层110b)的暴露部分，并且随后去除两个所暴露的下一较低层(例如，第二电介质层110b)的暴露部分。该两步蚀刻工艺可以重复n/2次，使得两个阶梯可以形成在第一开口122中，而两个阶梯可以形成在第二开口124中。
在一些实施例中，掩模(即，光致抗蚀剂层130)尺寸的连续减小和重复的蚀刻工艺可以重复m次，直到暴露出硬掩模层120。这样，可以在第一开口122和第二开口124两者中形成相同数量的阶梯200。在一些实施例中，可以在第一开口122中形成m个阶梯，并且可以在第二开口124中形成m个阶梯。每个阶梯可以包括n层，并且每个阶梯具有基本上等于n×W/T的台阶宽度，其中，W是交替堆叠结构110的阶梯区域的总宽度，T是交替堆叠结构110的总层数。例如，图6示出了形成在第一开口122中的四个阶梯200和形成在第二开口124中的四个阶梯200。每个阶梯包括两层，即，位于底部的第一电介质层110a(例如，氧化硅层)和位于顶部的第二电介质层110b(氮化硅层)，或位于底部的电介质层110a(例如，氧化硅层)以及位于顶部的导体层110b(例如，钨层)。
如图11所示，该方法进行到操作S14，其中光致抗蚀剂层和硬掩模层可以被去除。在一些实施例中，去除工艺可以包括任何合适的蚀刻工艺和清洗工艺。如图7所示，可以去除光致抗蚀剂层130和硬掩模层120。交替堆叠结构110的剩余部分可以在第一子区域112和第二子区域114中包括相同数量的阶梯200。
如图11所示，该方法返回到操作S6，其中可以形成另一硬掩模层220以覆盖交替堆叠结构110的所暴露的表面，如图8所示。然后在操作S8中，可以在硬掩模层220中形成两个较大的开口222和224，以暴露交替堆叠结构110的两个子区域中的每个子区域的较大部分，如图9所示。接着，该方法可以进一步依次进行上述操作S10、S12和S14。该方法可以重复上述操作S6-S14，直到第一子区域112中的所形成的阶梯连接到第二子区域114中的所形成的阶梯，如图10所示。这样，交替堆叠结构110的阶梯结构可以全部形成。
通过使用所公开的方法形成3D存储器设备中的阶梯结构，可以显著减少所需的光掩模的数量，从而降低了制造成本和制造周期。要注意的是，由于在所公开的方法中交替堆叠结构被分成两个或更多个子区域，所以该方法适用于双层或多层交替堆叠结构结构。上层阶梯结构和下层阶梯结构可以在同一修整-蚀刻循环内一起形成。因此，可以减少处理时间，并且可以增加产品吞吐量。此外，如上所述，通过在操作S4中在交替堆叠结构的阶梯区域中形成多个台阶平台，该方法可以应用于多层交替堆叠结构结构。如此，可以在同一修整-蚀刻循环内，在交替堆叠结构的多层的每层中一起形成阶梯结构。
因此，在本公开的一些实施例中提供了一种用于形成三维(3D)存储器设备中的阶梯结构的方法。该方法可以包括：(i)形成交替堆叠结构，所述交替堆叠结构包括沿着垂直方向布置在衬底上的多个层；(ii)去除所述交替堆叠结构的一部分以在所述交替堆叠结构的阶梯区域中形成多个台阶平台；(iii)形成硬掩模层(例如，多晶硅层)以覆盖所述台阶平台的顶表面；(iv)在所述硬掩模层中形成多个开口以暴露所述台阶平台中的每个台阶平台的一部分；(v)形成光致抗蚀剂层以覆盖所述硬掩模层和所述台阶平台的顶表面；(vi)使用一组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成一组阶梯；(vii)去除所述光致抗蚀剂层和所述硬掩模层；以及(viii)依次重复(iii)，(iv)，(v)，(vi)和(vii)。
在一些实施例中，所述交替堆叠结构包括多个电介质层对，每个电介质层对包括第一电介质层和第二电介质层，比如氧化硅层和氮化硅层。在一些其他实施例中，所述交替堆叠结构包括垂直方向上的多个电介质层/导体层对，每个电介质层/导体层对包括电介质层和金属层，比如氧化硅层和钨层。
在一些实施例中，所述交替堆叠结构在垂直方向上包括T层，T等于或大于64。所述交替堆叠结构包括在横向方向上具有宽度W的阶梯区域。通过去除所述交替堆叠结构的一部分，可以在所述阶梯区域中形成x个台阶平台。每个台阶平台可以在垂直方向上具有T/x层，并且在横向方向上具有宽度W/x。
在一些实施例中，可以在所述硬掩模层中形成x个开口以暴露所述台阶平台中的每个台阶平台的一部分。每个开口的宽度基本上等于n×m×W/T，n是每个阶梯中要形成的层数，以及m是每个开口中要形成的阶梯的数量。
在一些实施例中，操作(vi)(修整-蚀刻工艺)还包括图案化所述光致抗蚀剂层以暴露所述台阶平台中的每个台阶平台的顶表面的一部分。该部分的宽度基本上等于n×W/T。操作(vi)还包括通过使用所述光致抗蚀剂层作为掩模，在所述台阶平台中的每个台阶平台上去除所述交替堆叠结构的第一层，并且通过使用所述第一层作为掩模，去除在所述台阶平台中的每个台阶平台上的所述交替堆叠结构的第二层。在一些实施例中，操作(vi)还包括修整所述光致抗蚀剂层以暴露所述台阶平台中的每个台阶平台的顶表面的较大部分。该较大部分的宽度基本上等于2n×W/T。
在一些实施例中，重复操作(viii)还包括：形成第二硬掩模层以覆盖剩余交替堆叠结构的顶表面；在所述硬掩模层中形成多个第二开口以暴露所述台阶平台中的每个台阶平台的较大部分；形成第二光致抗蚀剂层以覆盖所述第二硬掩模层和所述台阶平台的所暴露的表面；使用一组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成另一组阶梯；以及去除所述第二光致抗蚀剂层和所述第二硬掩模层。在一些实施例中，可以在所述第二硬掩模层中形成x个第二开口以暴露所述台阶平台中的每个台阶平台的较大部分。每个第二开口的宽度基本上等于2n×m×W/T。
以上对特定实施例的描述将充分揭示本公开的一般性质，使得他人可以在不偏离本公开的一般概念的情况下通过应用本领域技术范围内的知识容易地修改这些特定实施例和/或使得这些特定实施例适应于各种应用，而无需过度实验。因此，基于这里给出的教导和指导，这样的适应和修改意在落入所公开的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是用于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于示出了具体功能的实现及其关系的功能构建块描述了本公开的实施例。为了描述的方便，在本文中已经任意定义了这些功能构建块的边界。只要适当地执行了所指定的功能及其关系，就可以定义替代边界。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个而非全部的示例性实施例，并且因此不旨在以任何方式限制本公开和所附权利要求。
本公开的宽度和范围不应受任何上述示例性实施例的限制，而应仅根据以下权利要求及其等同物来限定。

Claims (30)

1.一种用于形成三维(3D)存储器设备中的阶梯结构的方法，包括：
(i)形成交替堆叠结构，所述交替堆叠结构包括沿着垂直方向布置在衬底上的多个层；
(ii)去除所述交替堆叠结构的一部分以在所述交替堆叠结构的阶梯区域中形成多个台阶平台；
(iii)形成硬掩模层以覆盖所述台阶平台的顶表面；
(iv)在所述硬掩模层中形成多个开口以暴露所述台阶平台中的每个台阶平台的一部分；
(v)形成光致抗蚀剂层以覆盖所述硬掩模层和所述台阶平台的顶表面；
(vi)使用一组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成一组阶梯；
(vii)去除所述光致抗蚀剂层和所述硬掩模层；以及
(viii)依次重复(iii)，(iv)，(v)，(vi)和(vii)。
2.如权利要求1所述的方法，其中，(i)包括：
形成在所述垂直方向上包括多个电介质层对的交替堆叠结构，每个电介质层对包括第一电介质层和第二电介质层。
3.如权利要求2所述的方法，其中，每个电介质层对包括氧化硅层和氮化硅层。
4.如权利要求1所述的方法，其中，(i)包括：
形成在所述垂直方向上包括多个电介质层/导体层对的交替堆叠结构。
5.如权利要求4所述的方法，其中，每个电介质层/导体层对包括氧化硅层和钨层。
6.如权利要求1所述的方法，其中，(i)包括：
形成在所述垂直方向上包括T层的交替堆叠结构，其中，T等于或大于64，并且所述交替堆叠结构包括在横向方向上具有宽度W的阶梯区域。
7.如权利要求6所述的方法，其中，(ii)包括：
去除所述交替堆叠结构的一部分以在所述交替堆叠结构的所述阶梯区域中形成x个台阶平台，每个台阶平台在所述垂直方向上具有T/x层并且在所述横向方向上具有宽度W/x。
8.如权利要求7所述的方法，其中，(iv)包括：
在所述硬掩模层中形成x个开口以暴露所述台阶平台中的每个台阶平台的一部分；
其中，每个开口的宽度等于n×m×W/T，n是每个阶梯中要形成的层数，以及m是每个开口中要形成的阶梯的数量。
9.如权利要求8所述的方法，其中，(iii)包括：
形成多晶硅层以作为所述硬掩模层覆盖所述台阶平台的顶表面。
10.如权利要求8所述的方法，其中，(vi)包括：
图案化所述光致抗蚀剂层以暴露每个台阶平台的顶表面的一部分；
去除每个台阶平台上的由所述光致抗蚀剂层暴露的所述交替堆叠结构的至少两个顶层；以及
修整所述光致抗蚀剂层以暴露每个台阶平台的顶表面的较大部分。
11.如权利要求10所述的方法，其中，所述每个台阶平台的顶表面的一部分的宽度等于n×W/T。
12.如权利要求10所述的方法，其中，去除每个台阶平台上的由所述光致抗蚀剂层暴露的所述交替堆叠结构的至少两个顶层包括：
通过使用所述光致抗蚀剂层作为掩模，去除每个台阶平台上的所述交替堆叠结构的第一层；以及
通过使用所述第一层作为掩模，去除每个台阶平台上的所述交替堆叠结构的第二层。
13.如权利要求10所述的方法，其中，每个台阶平台的顶表面的所述较大部分的宽度等于2n×W/T。
14.如权利要求8所述的方法，其中，(viii)包括：
形成第二硬掩模层以覆盖剩余交替堆叠结构的顶表面；
在所述第二硬掩模层中形成多个第二开口以暴露所述台阶平台中的每个台阶平台的较大部分；
形成第二光致抗蚀剂层以覆盖所述第二硬掩模层和所述台阶平台的所暴露的表面；
使用第二组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述台阶平台中的每个台阶平台上形成另一组阶梯；以及
去除所述第二光致抗蚀剂层和所述第二硬掩模层。
15.如权利要求14所述的方法，其中，形成所述多个第二开口包括：
在所述第二硬掩模层中形成x个第二开口以暴露所述台阶平台中的每个台阶平台的较大部分；
其中，每个第二开口的宽度等于2n×m×W/T。
16.一种用于形成三维(3D)存储器设备中的阶梯结构的方法，包括：
(i)形成在垂直方向上包括位于衬底上的多个层的交替堆叠结构；
(ii)去除所述交替堆叠结构的一部分以在所述交替堆叠结构的阶梯区域中形成下部区域和上部区域；
(iii)形成硬掩模层以覆盖所述交替堆叠结构的所述下部区域和所述上部区域的顶表面；
(iv)在所述硬掩模层中形成第一开口以暴露在所述下部区域中的所述交替堆叠结构的第一部分，并且在所述硬掩模层中形成第二开口以暴露在所述上部区域中的所述交替堆叠结构的第二部分；
(v)形成光致抗蚀剂层以覆盖所述第一开口和所述第二开口中的所述交替堆叠结构的顶表面以及所述硬掩模层的顶表面；
(vi)使用一组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述第一开口和所述第二开口中形成一组阶梯；
(vii)去除所述光致抗蚀剂层和所述硬掩模层；以及
(viii)依次重复(iii)，(iv)，(v)，(vi)和(vii)。
17.如权利要求16所述的方法，其中，(i)包括：
形成在所述垂直方向上包括多个电介质层对的交替堆叠结构，每个电介质层对包括第一电介质层和第二电介质层。
18.如权利要求17所述的方法，其中，每个电介质层对包括氧化硅层和氮化硅层。
19.如权利要求16所述的方法，其中，(i)包括：
形成在所述垂直方向上包括多个电介质层/导体层对的交替堆叠结构。
20.如权利要求19所述的方法，其中，每个电介质层/导体层对包括氧化硅层和钨层。
21.如权利要求16所述的方法，其中，(i)包括：
形成在所述垂直方向上包括T层的交替堆叠结构，其中，T等于或大于64，并且所述交替堆叠结构包括在横向方向上具有宽度W的阶梯区域。
22.如权利要求21所述的方法，其中，(ii)包括：
去除所述交替堆叠结构的一部分以在所述交替堆叠结构的阶梯区域中形成下部区域和上部区域，其中，所述下部区域在所述垂直方向上具有T/2层，所述下部区域和所述上部区域在所述横向方向上具有宽度W/2。
23.如权利要求22所述的方法，其中，(iv)包括：
在所述硬掩模层中形成第一开口以暴露在所述下部区域中的所述交替堆叠结构的第一部分，并且在所述硬掩模层中形成第二开口以暴露在所述上部区域中的所述交替堆叠结构的第二部分；
其中，所述第一开口和所述第二开口的宽度等于n×m×W/T，n是每个阶梯中要形成的层数，以及m是每个开口中要形成的阶梯的数量。
24.如权利要求23所述的方法，其中，(iii)包括：
形成多晶硅层以覆盖所述交替堆叠结构的所述下部区域和所述上部区域的顶表面。
25.如权利要求23所述的方法，其中，(vi)包括：
图案化所述光致抗蚀剂层以暴露所述交替堆叠结构的所述下部区域和所述上部区域的顶表面的一部分；
去除每个台阶平台上的由所述光致抗蚀剂层暴露的所述交替堆叠结构的所述下部区域和所述上部区域的至少两个顶层；以及
修整所述光致抗蚀剂层以暴露所述交替堆叠结构的所述下部区域和所述上部区域的顶表面的较大部分。
26.如权利要求25所述的方法，其中，所述交替堆叠结构的所述下部区域和所述上部区域的所述顶表面的一部分的宽度等于n×W/T。
27.如权利要求25所述的方法，其中，去除每个台阶平台上的由所述光致抗蚀剂层暴露的所述交替堆叠结构的所述下部区域和所述上部区域的至少两个顶层包括：
通过使用所述光致抗蚀剂层作为掩模，去除在所述下部区域中的所述交替堆叠结构的第一层和在所述上部区域中的所述交替堆叠结构的第一层；以及
通过使用在所述下部区域和所述上部区域中的所述交替堆叠结构的所述第一层作为掩模，去除在所述下部区域中的所述交替堆叠结构的第二层和在所述上部区域中的所述交替堆叠结构的第二层。
28.如权利要求25所述的方法，其中，在所述下部区域和所述上部区域中的所述交替堆叠结构的顶表面的所述较大部分的宽度等于2n×W/T。
29.如权利要求23所述的方法，其中，(viii)包括：
形成第二硬掩模层以覆盖剩余交替堆叠结构的所述下部区域和所述上部区域的顶表面；
在所述第二硬掩模层中形成第三开口以暴露在所述下部区域中的所述交替堆叠结构的第三部分，并且在所述第二硬掩模层中形成第四开口以暴露在所述上部区域中的所述交替堆叠结构的第四部分；
形成第二光致抗蚀剂层以覆盖在所述第三开口和所述第四开口中的所述交替堆叠结构的顶表面以及所述硬掩模层的顶表面；
使用第二组相同的修整-蚀刻工艺来图案化所述光致抗蚀剂层以在所述第三开口和所述第四开口中形成另一组阶梯；以及
去除所述第二光致抗蚀剂层和所述第二硬掩模层。
30.如权利要求29所述的方法，其中，所述第三开口和所述第四开口的宽度等于2n×m×W/T。
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