CN112201662B - 一种nand阶梯结构的形成方法 - Google Patents
一种nand阶梯结构的形成方法 Download PDFInfo
- Publication number
- CN112201662B CN112201662B CN202011014994.4A CN202011014994A CN112201662B CN 112201662 B CN112201662 B CN 112201662B CN 202011014994 A CN202011014994 A CN 202011014994A CN 112201662 B CN112201662 B CN 112201662B
- Authority
- CN
- China
- Prior art keywords
- forming
- layers
- photoresist pattern
- etching
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 42
- 238000009966 trimming Methods 0.000 claims abstract description 19
- 238000003475 lamination Methods 0.000 claims abstract description 11
- 238000001259 photo etching Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 9
- 230000009286 beneficial effect Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- MVVPIAAVGAWJNQ-DOFZRALJSA-N Arachidonoyl dopamine Chemical compound CCCCC\C=C/C\C=C/C\C=C/C\C=C/CCCC(=O)NCCC1=CC=C(O)C(O)=C1 MVVPIAAVGAWJNQ-DOFZRALJSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种NADA阶梯结构的形成方法，提供由两层材料交替堆叠构成的堆叠结构，形成光刻胶将堆叠结构的一端露出；将堆叠结构分为n等分，每一等分包含m个叠层；刻蚀至留下m个叠层不被刻蚀，形成第一大台阶；将第一大台阶刻蚀至留下第一大台阶底部的m个叠层不刻蚀，形成第二大台阶；重复至形成第n台阶为止；沉积第一、第二硬掩膜层；刻蚀去除水平部分的硬掩膜层形成侧墙；在水平部分上形成光刻胶图形，刻蚀至去除一个叠层的深度为止；光刻胶图形修边并刻蚀至去除一个叠层的深度为止；重复至将第一至第n台阶分别形成m个单台阶为止。本发明一道光刻条件下可形成更多台阶结构，有利于减少3D NAND工艺制造中的光刻工艺步骤数量，降低工艺成本。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种NAND阶梯结构的形成方法。
背景技术
小存储单元尺寸(Cell Size)、高性能(Performance)以及低功耗(PowerConsumption)一直是存储器业者持续追求的目标。3D NAND闪存(Flash)纳米技术与现有的2D NAND技术不同，2D NAND是平面结构，3D NAND是立体结构，是以垂直半导体沟道方式排列，多层环绕式栅极(gate all around)结构形成多电栅极存储器单元晶体管，可以有效地降低堆栈间的干扰。3D技术不仅使产品性能至少提升20％，而且功耗可以降低40％以上。为实现更高的存储密度，NAND flash的堆栈层数不断增加，单一晶胞内能储存的信息也越来越多。目前NAND flash芯片已经进入64层TLC时代。为了进一步推进NAND flash技术，各大供货商正在努力往96层QLC发展，届时单一颗粒的储存容量可达1TB。
传统的形成工艺包括以下步骤：在衬底上的氧化层-氮化层-氧化层-氮化层(ONON)或氧化层-多晶硅-氧化层-多晶硅(OPOP)堆叠结构沉积后沉积形成第一光阻层，通过光刻形成掩膜图案，竖直向下刻蚀形成第一级台阶，然后经过调整光阻CD,继续向下刻蚀形成第二级台阶，以此类推，由于光阻高度等限制，一张光罩可以形成6～7节台阶，需要10次曝光过程和相同次数的蚀刻过程，传统的方法所需光刻和蚀刻制程数目较多，单次光刻和蚀刻形成目标结构较少，成本很高。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种NAND阶梯结构的形成方法，用于解决现有技术中3D NAND器件中由于形成多台阶，从而需要的光刻和刻蚀制程数目太对，导致制程繁杂以及增加成本的问题。
为实现上述目的及其他相关目的，本发明提供一种NAND阶梯结构的形成方法，该方法至少包括以下步骤：
步骤一、提供衬底和位于所述衬底上的堆叠结构，所述堆叠结构由氧化层和氮化层或氧化层和多晶硅层交替堆叠构成，其中一个氧化层和一个氮化层或一个氧化层和一个多晶硅层构成一个叠层；在所述叠层上形成一层光刻胶，之后通过光刻将所述堆叠结构的一端露出形成为光刻胶图形；
步骤二、根据所述堆叠结构的叠层数目N，将所述堆叠结构分为n等分，其中每一等分包含m个所述叠层，N、n、m都为大于0的正整数；沿所述光刻胶图形刻蚀所述堆叠结构至留下所述堆叠结构底部的m个叠层不被刻蚀，形成包含有N-m个叠层的第一大台阶，所述堆叠结构底部没有被刻蚀的所述m个叠层形成第一台阶；
步骤三、经过修边工艺调整所述光刻胶图形暴露出所述第一大台阶一端的宽度；
步骤四、将所述第一大台阶进行刻蚀至留下所述第一大台阶底部的m个叠层不刻蚀，形成第二大台阶，所述第二大台阶包含有N-2m个所述叠层，所述第二大台阶底部没有被刻蚀的m个叠层形成第二台阶；
步骤五、重复步骤三和步骤四，直至形成第n台阶为止；
步骤六、在所述第一台阶至第n台阶上依次沉积第一、第二硬掩膜层；
步骤七、刻蚀去除所述第一台阶至第n台阶上水平部分的所述第一、第二硬掩膜层，形成依附于所述第一台阶至第n台阶上竖直部分的第一、第二侧墙；
步骤八、在所述第一台阶至第n台阶的水平部分上形成光刻胶，并曝光显影形成将所述第一台阶至第n台阶靠近所述第一侧墙端部露出的光刻胶图形，之后按照该光刻胶图形刻蚀所述第一台阶至第n台阶露出的所述端部，并且将所述端部刻蚀至去除一个所述叠层的深度为止；
步骤九、将所述光刻胶图形进行修边，调整与所述光刻胶图形直接接触的所述第一台阶至第n台阶上表面露出的宽度，沿所述光刻胶图形刻蚀所述第一台阶至第n台阶的所述上表面露出的部分至去除一个所述叠层的深度为止；
步骤十、重复步骤八，直至将第一台阶至第n台阶分别形成m个单台阶为止，每个所述单台阶包含一个所述叠层。
优选地，步骤一中的所述堆叠结构包括8～256个所述叠层。
优选地，步骤一中的所述堆叠结构包括16个所述叠层。
优选地，步骤二中根据所述堆叠结构的16个叠层数目，将所述堆叠结构分为4等分，其中每一等分包含有4个所述叠层，步骤二中沿所述光刻胶图形刻蚀所述堆叠结构至留下所述堆叠结构底部的4个叠层不被刻蚀，形成包含有12个所述叠层的第一大台阶，所述堆叠结构底部没有被刻蚀的所述4个叠层形成所述第一台阶。
优选地，步骤四中将所述第一大台阶进行刻蚀至留下所述第一大台阶底部的4个叠层不刻蚀，形成第二大台阶，所述第二大台阶包含有8个所述叠层，所述第二大台阶底部没有被刻蚀的4个叠层形成第二台阶。
优选地，所述堆叠结构由氧化层和氮化层交替堆叠构成，步骤六中的所述第一硬掩膜层为多晶硅；所述第二硬掩膜层为Ti。
优选地，所述堆叠结构由氧化层和多晶硅层交替堆叠构成，步骤六中的所述第一硬掩膜层为SiN；所述第二硬掩膜层为Ti。
优选地，步骤九中将所述光刻胶图形进行修边，修边后靠近所述第二侧墙的光刻胶图形形成有凹槽。
优选地，在进行步骤十之前，刻蚀所述第二侧墙，在靠近所述第二侧墙的所述光刻胶图形的凹槽上形成Ti。
优选地，步骤五中，重复步骤三和步骤四，直至形成第4台阶为止。
优选地，步骤十中，重复步骤九，直至将第一至第4台阶分别形成4个单台阶为止，每个所述单台阶包含一个所述叠层。
如上所述，本发明的NAND阶梯结构的形成方法，具有以下有益效果：本发明方法中，一道光刻工艺条件下可形成更多台阶结构，可应用于256个叠层以上的工艺，且有利于减少3D NAND工艺制造中的光刻工艺步骤数量，降低工艺成本。
附图说明
图1显示为本发明的步骤一中的堆叠结构和位于堆叠结构上的光刻胶结构示意图；
图2显示为本发明中刻蚀叠层结构形成第一大台阶的结构示意图；
图3显示为本发明中大台阶上的光刻胶经过修边后的结构示意图；
图4显示为本发明中刻蚀形成第二大台阶的结构示意图；
图5显示为本发明中形成第4台阶后的结构示意图；
图6显示为本发明中的第一至第4台阶上形成第一、第二硬掩膜层后的结构示意图；
图7显示为本发明中刻蚀去除第一至第4台阶上水平部分的第一、第二硬掩膜层后的结构示意图；
图8显示为本发明中在第一至第4台阶水平部分形成光刻胶图形的结构示意图；
图9显示为本发明中刻蚀第一至第4台阶端部一个叠层深度后形成的结构示意图；
图10显示为本发明中对第一至第4台阶上的光刻胶图形修边后的结构示意图；
图11显示为本发明中刻蚀第二侧墙后的结构示意图；
图12显示为本发明中第一至第4台阶被刻蚀两次后形成的结构示意图；
图13显示为本发明中第一至第4台阶分别形成4个单台阶后的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种NAND阶梯结构的形成方法，该方法至少包括以下步骤：
步骤一、提供衬底和位于所述衬底上的堆叠结构，所述堆叠结构由氧化层和氮化层或氧化层和多晶硅层交替堆叠构成，其中一个氧化层和一个氮化层或一个氧化层和一个多晶硅层构成一个叠层；在所述叠层上形成一层光刻胶，之后通过光刻将所述堆叠结构的一端露出形成为光刻胶图形；
本发明进一步地，步骤一中的所述堆叠结构包括8～256个所述叠层。步骤一中的所述堆叠结构包括16个所述叠层。如图1所示，图1显示为本发明的步骤一中的堆叠结构和位于堆叠结构上的光刻胶结构示意图。本实施例中的步骤一、提供衬底和位于所述衬底上的堆叠结构01，所述堆叠结构01包括16个所述叠层，所述堆叠结构01由氧化层和氮化层或氧化层和多晶硅层交替堆叠构成，其中一个氧化层和一个氮化层或一个氧化层和一个多晶硅层构成一个叠层；如图1中，步骤一在所述叠层上形成一层光刻胶，通过光刻将所述堆叠结构01的一端露出形成为光刻胶图形02；所述堆叠结构01的一端露出用于后续刻蚀。
步骤二、根据所述堆叠结构的叠层数目N，将所述堆叠结构分为n等分，其中每一等分包含m个所述叠层，N、n、m都为大于0的正整数；沿所述光刻胶图形刻蚀所述堆叠结构至留下所述堆叠结构底部的m个叠层不被刻蚀，形成包含有N-m个叠层的第一大台阶，所述堆叠结构底部没有被刻蚀的所述m个叠层形成第一台阶。
本发明进一步地，本实施例的步骤二中，所述叠层数目N的值为16，n的值为4，如图2所示，图2显示为本发明中刻蚀叠层结构形成第一大台阶的结构示意图。本实施例的步骤二中根据所述堆叠结构的16个叠层数目，将所述堆叠结构分为4等分，其中每一等分包含有4个所述叠层，步骤二中沿所述光刻胶图形02刻蚀所述堆叠结构至留下所述堆叠结构底部的4个叠层不被刻蚀，形成包含有12个所述叠层的第一大台阶04，所述堆叠结构底部没有被刻蚀的所述4个叠层形成所述第一台阶03。
步骤三、经过修边工艺调整所述光刻胶图形暴露出所述第一大台阶一端的宽度；如图3所示，图3显示为本发明中大台阶上的光刻胶经过修边后的结构示意图。该步骤三中位于所述大台阶04上表面的所述光刻胶图形02经过修边工艺(trim)后，所述光刻胶图形的上表面以及侧壁均相应减薄一层，形成如图3中的光刻胶图形05，因此，所述大台阶04端部被暴露出一部分，调整该暴露部分的宽度以符合后续刻蚀次数以及形成单台阶的要求。
步骤四、将所述第一大台阶进行刻蚀至留下所述第一大台阶底部的m个叠层不刻蚀，形成第二大台阶，所述第二大台阶包含有N-2m个所述叠层，所述第二大台阶底部没有被刻蚀的m个叠层形成第二台阶。如图4所示，图4显示为本发明中刻蚀形成第二大台阶的结构示意图。本发明进一步地，本实施例的步骤四中将所述第一大台阶进行刻蚀至留下所述第一大台阶底部的4个叠层不刻蚀，形成第二大台阶07，所述第二大台阶07包含有8个所述叠层，所述第二大台阶底部没有被刻蚀的4个叠层形成第二台阶06。
本发明进一步地，步骤五、重复步骤三和步骤四，直至形成第n台阶为止；本发明进一步地，本实施例的该步骤五中重复步骤三和步骤四，直至形成第4台阶为止。如图5所示，图5显示为本发明中形成第4台阶后的结构示意图。本实施例在形成所述第二台阶06后，形成第3台阶08，之后又形成第4台阶09。
步骤六、在所述第一台阶至第n台阶上依次沉积第一、第二硬掩膜层；如图6所示，本实施例中，该步骤六在所述第一台阶03至第4台阶09上先沉积一层第一硬掩膜层10，之后在所述第一硬掩膜层10上沉积第二硬掩膜层11。
本发明进一步地，本实施例中的所述堆叠结构由氧化层和氮化层交替堆叠构成(即ONON结构)，本实施例的步骤六中的所述第一硬掩膜层10为多晶硅；所述第二硬掩膜层11为Ti。
本发明进一步地，在其他实施例中，所述堆叠结构也可以是由氧化层和多晶硅层交替堆叠构成，当所述堆叠结构由氧化层和多晶硅层交替堆叠构成(即OPOP结构)时，步骤六中的所述第一硬掩膜层为SiN；所述第二硬掩膜层为Ti。
步骤七、刻蚀去除所述第一台阶至第n台阶上水平部分的所述第一、第二硬掩膜层，形成依附于所述第一台阶至第n台阶上竖直部分的第一、第二侧墙；如图7所示，图7显示为本发明中刻蚀去除第一至第4台阶上水平部分的第一、第二硬掩膜层后的结构示意图。本实施例中，步骤七刻蚀去除所述第一至第4台阶上水平部分的所述第一、第二硬掩膜层后，将所述第一硬掩膜层形成为所述第一侧墙10’，将所述第二硬掩膜层形成为所述第二侧墙11’。
步骤八、在所述第一台阶至第n台阶的水平部分上形成光刻胶，并曝光显影形成将所述第一台阶至第n台阶靠近所述第一侧墙端部露出的光刻胶图形，之后按照该光刻胶图形刻蚀所述第一台阶至第n台阶露出的所述端部，并且将所述端部刻蚀至去除一个所述叠层的深度为止；如图8所示，图8显示为本发明中在第一至第4台阶水平部分形成光刻胶图形的结构示意图。本实施例中，该步骤八中，在所述第一至第4台阶的水平部分上形成光刻胶，之后经过曝光和显影将靠近所述第一侧墙10’的所述第一至第4台阶的端部暴露出来，形成光刻胶图形12，该步骤八接着按照该光刻胶图形12刻蚀所述第一至第4台阶所露出的端部，刻蚀所述端部直至去除一个所述叠层的深度停止，形成如图9所示的结构，图9显示为本发明中刻蚀第一至第4台阶端部一个叠层深度后形成的结构示意图。
步骤九、将所述光刻胶图形进行修边，调整与所述光刻胶图形直接接触的所述第一台阶至第n台阶上表面露出的宽度，沿所述光刻胶图形刻蚀所述第一台阶至第n台阶的所述上表面露出的部分至去除一个所述叠层的深度为止；如图10所示，图10显示为本发明中对第一至第4台阶上的光刻胶图形修边后的结构示意图。本实施例的该步骤九中，对所述光刻胶图形12进行修边(trim)后得到光刻胶图形13，将所述第一至第4台阶直接与所述光刻胶图形13接触的上表面的端部露出，之后沿所述光刻胶图形13刻蚀所述第一至第4台阶上表面露出的端部至去除一个所述叠层的深度为止，形成如图10所示的结构。进一步地，步骤九中将所述光刻胶图形进行修边，修边后靠近所述第二侧墙的光刻胶图形形成有凹槽。
步骤十、重复步骤九，直至将第一台阶至第n台阶分别形成m个单台阶为止，每个所述单台阶包含一个所述叠层。本发明进一步地，本实施例中，在进行步骤十之前，刻蚀所述第二侧墙，在靠近所述第二侧墙的所述光刻胶图形的凹槽上形成Ti。如图11所示，图11显示为本发明中刻蚀第二侧墙后的结构示意图。在进行步骤十之前，刻蚀所述第二侧墙11’，在靠近所述第二侧墙11’的所述光刻胶图形13的凹槽上形成Ti，使得在光刻胶在后续修边过程中，避免所述凹槽以下的光刻胶被消耗。所述凹槽如图13中被圈出的部分。
本发明进一步地，本实施例的步骤十中，重复步骤九，直至将第一至第4台阶分别形成4个单台阶为止，每个所述单台阶包含一个所述叠层。形成的结构如图12所示，图12显示为本发明中第一至第4台阶被刻蚀两次后形成的结构示意图。如图13所示，图13显示为本发明中第一至第4台阶分别形成4个单台阶后的结构示意图。
综上所述，本发明方法中，一道光刻工艺条件下可形成更多台阶结构，可应用于256个叠层以上的工艺，且有利于减少3D NAND工艺制造中的光刻工艺步骤数量，降低工艺成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种NAND阶梯结构的形成方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供衬底和位于所述衬底上的堆叠结构，所述堆叠结构由氧化层和氮化层或氧化层和多晶硅层交替堆叠构成，其中一个氧化层和一个氮化层或一个氧化层和一个多晶硅层构成一个叠层；在所述叠层上形成一层光刻胶，之后通过光刻将所述堆叠结构的一端露出形成为光刻胶图形；
步骤二、根据所述堆叠结构的叠层数目N，将所述堆叠结构分为n等分，其中每一等分包含m个所述叠层，N、n、m都为大于0的正整数；沿所述光刻胶图形刻蚀所述堆叠结构至留下所述堆叠结构底部的m个叠层不被刻蚀，形成包含有N-m个叠层的第一大台阶，所述堆叠结构底部没有被刻蚀的所述m个叠层形成第一台阶；
步骤三、经过修边工艺调整所述光刻胶图形暴露出所述第一大台阶一端的宽度；
步骤四、将所述第一大台阶进行刻蚀至留下所述第一大台阶底部的m个叠层不刻蚀，形成第二大台阶，所述第二大台阶包含有N-2m个所述叠层，所述第二大台阶底部没有被刻蚀的m个叠层形成第二台阶；
步骤五、重复步骤三和步骤四，直至形成第n台阶为止；
步骤六、在所述第一台阶至第n台阶上依次沉积第一、第二硬掩膜层；
步骤七、刻蚀去除所述第一台阶至第n台阶上水平部分的所述第一、第二硬掩膜层，形成依附于所述第一台阶至第n台阶上竖直部分的第一、第二侧墙；
步骤八、在所述第一台阶至第n台阶的水平部分上形成光刻胶，并曝光显影形成将所述第一台阶至第n台阶靠近所述第一侧墙端部露出的光刻胶图形，之后按照该光刻胶图形刻蚀所述第一台阶至第n台阶露出的所述端部，并且将所述端部刻蚀至去除一个所述叠层的深度为止；
步骤九、将所述光刻胶图形进行修边，调整与所述光刻胶图形直接接触的所述第一台阶至第n台阶上表面露出的宽度，沿所述光刻胶图形刻蚀所述第一台阶至第n台阶的所述上表面露出的部分至去除一个所述叠层的深度为止；
步骤十、重复步骤九，直至将第一台阶至第n台阶分别形成m个单台阶为止，每个所述单台阶包含一个所述叠层。
2.根据权利要求1所述的NAND阶梯结构的形成方法，其特征在于：步骤一中的所述堆叠结构包括8～256个所述叠层。
3.根据权利要求2所述的NAND阶梯结构的形成方法，其特征在于：步骤一中的所述堆叠结构包括16个所述叠层。
4.根据权利要求3所述的NAND阶梯结构的形成方法，其特征在于：步骤二中根据所述堆叠结构的16个叠层数目，将所述堆叠结构分为4等分，其中每一等分包含有4个所述叠层，步骤二中沿所述光刻胶图形刻蚀所述堆叠结构至留下所述堆叠结构底部的4个叠层不被刻蚀，形成包含有12个所述叠层的第一大台阶，所述堆叠结构底部没有被刻蚀的所述4个叠层形成所述第一台阶。
5.根据权利要求4所述的NAND阶梯结构的形成方法，其特征在于：步骤四中将所述第一大台阶进行刻蚀至留下所述第一大台阶底部的4个叠层不刻蚀，形成第二大台阶，所述第二大台阶包含有8个所述叠层，所述第二大台阶底部没有被刻蚀的4个叠层形成第二台阶。
6.根据权利要求5所述的NAND阶梯结构的形成方法，其特征在于：步骤五中，重复步骤三和步骤四，直至形成第4台阶为止。
7.根据权利要求1所述的NAND阶梯结构的形成方法，其特征在于：所述堆叠结构由氧化层和氮化层交替堆叠构成，步骤六中的所述第一硬掩膜层为多晶硅；所述第二硬掩膜层为Ti。
8.根据权利要求1所述的NAND阶梯结构的形成方法，其特征在于：所述堆叠结构由氧化层和多晶硅层交替堆叠构成，步骤六中的所述第一硬掩膜层为SiN；所述第二硬掩膜层为Ti。
9.根据权利要求8所述的NAND阶梯结构的形成方法，其特征在于：步骤九中将所述光刻胶图形进行修边，修边后靠近所述第二侧墙的光刻胶图形形成有凹槽。
10.根据权利要求9所述的NAND阶梯结构的形成方法，其特征在于：在进行步骤十之前，刻蚀所述第二侧墙，在靠近所述第二侧墙的所述光刻胶图形的凹槽上形成Ti。
11.根据权利要求10所述的NAND阶梯结构的形成方法，其特征在于：步骤十中，重复步骤八，直至将第一至第4台阶分别形成4个单台阶为止，每个所述单台阶包含一个所述叠层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011014994.4A CN112201662B (zh) | 2020-09-24 | 2020-09-24 | 一种nand阶梯结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011014994.4A CN112201662B (zh) | 2020-09-24 | 2020-09-24 | 一种nand阶梯结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112201662A CN112201662A (zh) | 2021-01-08 |
| CN112201662B true CN112201662B (zh) | 2024-03-12 |
Family
ID=74016176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011014994.4A Active CN112201662B (zh) | 2020-09-24 | 2020-09-24 | 一种nand阶梯结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112201662B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113643964B (zh) * | 2021-07-13 | 2024-06-11 | 上海华力集成电路制造有限公司 | 一种拼接工艺拼接处的优化方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107591406A (zh) * | 2017-08-31 | 2018-01-16 | 长江存储科技有限责任公司 | 一种3d nand中台阶的形成方法 |
| TW201839915A (zh) * | 2017-04-17 | 2018-11-01 | 旺宏電子股份有限公司 | 三維堆疊半導體裝置及其製造方法 |
| CN109155317A (zh) * | 2018-05-18 | 2019-01-04 | 长江存储科技有限责任公司 | 三维存储器件中的阶梯形成 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109196644B (zh) * | 2018-04-18 | 2019-09-10 | 长江存储科技有限责任公司 | 用于形成三维存储器设备的阶梯结构的方法 |
| KR102679951B1 (ko) * | 2019-03-15 | 2024-07-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
-
2020
- 2020-09-24 CN CN202011014994.4A patent/CN112201662B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201839915A (zh) * | 2017-04-17 | 2018-11-01 | 旺宏電子股份有限公司 | 三維堆疊半導體裝置及其製造方法 |
| CN107591406A (zh) * | 2017-08-31 | 2018-01-16 | 长江存储科技有限责任公司 | 一种3d nand中台阶的形成方法 |
| CN109155317A (zh) * | 2018-05-18 | 2019-01-04 | 长江存储科技有限责任公司 | 三维存储器件中的阶梯形成 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112201662A (zh) | 2021-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9373633B2 (en) | Methods of forming non-volatile memory devices including vertical NAND strings | |
| TWI622132B (zh) | 三維電路及其製造方法 | |
| KR101904413B1 (ko) | 스페이서 이중 패턴화를 위한 자기 정렬 낸드 플래시 선택 게이트 워드라인 | |
| US8846541B2 (en) | Methods of forming fine patterns in semiconductor devices | |
| US7696076B2 (en) | Method of fabricating flash memory device | |
| US8084353B2 (en) | Methods for pitch reduction formation | |
| US8922020B2 (en) | Integrated circuit pattern and method | |
| JP2007305970A (ja) | 集積回路パターンの形成方法 | |
| CN111403390B (zh) | 一种半导体结构及其制作方法和三维存储器件 | |
| CN110021518B (zh) | 自对准双重图案方法 | |
| CN108231770B (zh) | 形成图案的方法 | |
| US11968830B2 (en) | Method of manufacturing memory device and patterning method | |
| CN112201662B (zh) | 一种nand阶梯结构的形成方法 | |
| CN110223983B (zh) | 台阶结构的制作方法 | |
| CN107968094A (zh) | 一种用于3d nand闪存的台阶结构成形工艺 | |
| CN110808251A (zh) | 一种三维存储器的沟道制备方法 | |
| CN111430352A (zh) | 一种三维存储器及其制造方法 | |
| CN111129021B (zh) | 一种NOR Flash栅极多晶硅工艺方法 | |
| CN115206979A (zh) | 存储器组件及其制造方法 | |
| US11508657B2 (en) | Semiconductor devices having 3-dimensional inductive structures | |
| CN111403343B (zh) | 半导体图案的形成方法 | |
| CN112614775A (zh) | 半导体器件及其制造方法 | |
| JP2008258493A (ja) | 半導体記憶装置の配線の形成方法 | |
| US20240313066A1 (en) | Method of fabricating semiconductor device | |
| CN111244097B (zh) | 三维存储器及三维存储器的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |