CN111244097B - 三维存储器及三维存储器的制作方法 - Google Patents

三维存储器及三维存储器的制作方法 Download PDF

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Abstract

本发明提供一种三维存储器及三维存储器的制作方法，在本发明所提供的三维存储器的制作方法中，在第一层叠结构的一侧形成第一台阶结构，在第二层叠结构远离第一台阶结构的一侧形成第二台阶结构，使得第一台阶结构仅设置在第一层叠结构的一侧，第二台阶结构仅设置在第二层叠结构的一侧，相比于将台阶结构设置在第一层叠结构两侧和第二层叠结构两侧的结构设计，在不增加额外成本的条件下有效缩减了台阶结构的占用面积，便于增大核心区的面积，利于三维存储器的结构小型化设计和存储高密度设计；同时，台阶结构的占用面积减小，使得后续其上覆盖的介质层结构相应缩减，台阶结构受该介质层结构的应力也随之减小，台阶结构的稳定性得以提高。

Description

三维存储器及三维存储器的制作方法
技术领域
本发明涉及半导体设计制造技术领域，特别是涉及一种三维存储器及三维存储器的制作方法。
背景技术
三维存储器是一种存储单元以三维堆叠构造的闪存器件，主要为垂直沟道外设置水平堆叠金属栅层。现有技术中水平堆叠的金属栅层呈台阶结构，以此可使每一层金属栅的台阶面上可单独连通一个导电插塞，最后与字线(Word line)连通，以实现每一层金属栅层对应存储单元的寻址操作。因此，在现有3D NAND存储器中，需要在堆叠结构的外围形成台阶结构，以便后续蚀刻接触孔，将控制栅极连出。
但是，随着三维存储器设计层数的增加，在使用分区图形台阶(Staircase DivideScheme，SDS)后仍然会占用越来越多的区域，台阶结构占用芯片的面积比较大，不利于三维存储器的结构小型化和高密度化设计。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有全新台阶结构的三维存储器，用于解决上述技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器，包括：
衬底；
第一层叠结构，设置在所述衬底上，在第一方向上依次包括台阶区及堆叠区；
第一台阶结构，形成在所述第一层叠结构的台阶区上；
第二层叠结构，设置在所述第一层叠结构的堆叠区上，在所述第一方向上依次包括核心区及台阶区；
第二台阶结构，形成在所述第二层叠结构的台阶区上；
其中，所述第一方向是平行于所述衬底表面的方向，所述第一台阶结构仅设置在所述第一层叠结构的一侧，所述第二台阶结构仅设置在所述第二层叠结构远离所述第一台阶结构的一侧。
可选地，所述第一层叠结构和所述第二层叠结构包括多层交替层叠的介质层和栅极层。
可选地，所述第一台阶结构包括多层第一台阶，每层所述第一台阶包括一层所述栅极层且每层所述第一台阶的顶面暴露出所述栅极层；所述第二台阶结构包括多层第二台阶，每层所述第二台阶包括一层所述栅极层且每层所述第二台阶的顶面暴露出所述栅极层。
可选地，所述三维存储器还包括：
存储阵列结构，设置在所述第二层叠结构的核心区及所述第一层叠结构中与所述第二层叠结构的核心区对应的区域中，包括多个存储单元。
可选地，所述三维存储器还包括覆盖介质层，所述覆盖介质层覆盖所述第一台阶结构、第二层叠结构的核心区及第二台阶结构。
可选地，所述三维存储器还包括：
第一导电插塞，设置在所述覆盖介质层中且与一层所述第一台阶中的栅极层接触；
第二导电插塞，设置在所述覆盖介质层中且与一层所述第二台阶中的栅极层接触。
此外，为实现上述目的及其他相关目的，本发明还提供一种三维存储器的制作方法，包括步骤：
提供衬底；
在所述衬底上形成第一层叠结构，所述第一层叠结构在第一方向上依次包括台阶区及堆叠区；
在所述第一层叠结构的台阶区上形成第一台阶结构；
在所述第一层叠结构的堆叠区上形成第二层叠结构，所述第二层叠结构在所述第一方向上依次包括核心区及台阶区；
在所述第二层叠结构的台阶区上形成第二台阶结构；
其中，所述第一方向是平行于所述衬底表面的方向，所述第一台阶结构仅设置在所述第一层叠结构的一侧，所述第二台阶结构仅设置在所述第二层叠结构远离所述第一台阶结构的一侧。
可选地，在所述衬底上形成所述第一层叠结构的步骤包括：
在所述衬底上形成多层交替层叠的介质层和伪栅极层；
刻蚀去除所述伪栅极层，在对应位置形成栅极层，得到所述第一层叠结构。
可选地，在所述第一层叠结构的台阶区上形成所述第一台阶结构的步骤包括：
对所述第一层叠结构的台阶区进行分步刻蚀，得到多层第一台阶，每层所述第一台阶包括一层所述栅极层且每层所述第一台阶的顶面暴露出所述栅极层。
可选地，在所述第一层叠结构的堆叠区上形成所述第二层叠结构步骤包括：
在所述第一层叠结构上形成下层覆盖介质层，所述下层覆盖介质层覆盖所述第一台阶结构及所述第一层叠结构的堆叠区；
在所述第一层叠结构的堆叠区上形成多层交替层叠的所述介质层和所述伪栅极层；
刻蚀去除所述伪栅极层，在对应位置形成栅极层，得到所述第二层叠结构。
可选地，在所述第二层叠结构的台阶区上形成所述第二台阶结构的步骤包括：
对所述第二层叠结构的台阶区进行分步刻蚀，得到多层第二台阶，每层所述第二台阶包括一层所述栅极层且每层所述第二台阶的顶面暴露出所述栅极层。
可选地，所述三维存储器的制作方法还包括步骤：
在所述第二层叠结构上形成上层覆盖介质层，所述上层覆盖介质层覆盖所述第一台阶结构、第二层叠结构的核心区及第二台阶结构；
刻蚀去除所述上层覆盖介质层位于所述第二层叠结构的核心区上的部分，在所述第二层叠结构的核心区及所述第一层叠结构中与所述第二层叠结构的核心区对应的区域形成存储阵列结构；
刻蚀所述上层覆盖介质层及所述下层覆盖介质层，得到多个第一接触孔和第二接触孔，每个所述第一接触孔暴露一层所述第一台阶中的栅极层，每个所述第二接触孔暴露一层所述第二台阶中的栅极层；
填充所述第一接触孔和第二接触孔，得到第一导电插塞和第二导电插塞。
如上所述，本发明的三维存储器，具有以下有益效果：
通过在第一层叠结构的台阶区上形成的第一台阶结构及在第二层叠结构的台阶区上形成的第二台阶结构，使得第一台阶结构仅设置在第一层叠结构的一侧、第二台阶结构仅设置在第二层叠结构远离第一台阶结构的一侧，即台阶结构仅设置在第一层叠结构一侧及第二层叠结构一侧，相比于传统的将台阶结构设置在第一层叠结构两侧和第二层叠结构两侧的结构设计，在不增加额外成本的条件下可有效缩减台阶结构的占用面积，便于增大核心存储阵列区的面积；同时，台阶结构的占用面积减小，使得后续其上覆盖的介质层结构相应缩减，台阶结构受该介质层结构的应力也随之减小，台阶结构的稳定性得以提高。
附图说明
图1显示为传统三维存储器的俯视图。
图2显示为传统三维存储器的正视图。
图3显示为本发明实施例中三维存储器的俯视图。
图4显示为本发明实施例中三维存储器的正视图。
图5显示为本发明实施例中三维存储器的制作方法的步骤示意图。
图6-图15显示为本发明实施例中三维存储器的制作方法的工艺流程图。
附图标记说明
1 衬底
2 介质层
3 伪栅极层
30 栅极层
A 第一层叠结构
B 第二层叠结构
C1、C1' 第一接触孔
C2、C2' 第二接触孔
Core、Core' 核心区
GLS 栅线分割槽
SS1、SS2、SS1'、SS2' 台阶区
PU 堆叠区
T1 第一导电插塞
T2 第二导电插塞
具体实施方式
如图1及图2所示，在三维存储器结构中，核心区Core中形成有存储阵列，该存储阵列被栅线分割槽GLS分割，而后在核心区Core两侧形成台阶结构进行存储阵列的驱动电性连接；发明人研究发现，虽然使用了分区图形台阶工艺，在核心区Core的两侧形成了两个台阶结构进行接触孔的引出(如图1及图2所示，台阶区SS1对应的台阶结构进行第一接触孔C1的引出，台阶区SS2对应的台阶结构进行第二接触孔C2的引出)；但是随着三维存储器结构层数的进一步增加，台阶区SS1和台阶区SS2所占用的面积也越来越大，在同样的芯片尺寸下会挤占核心区Core的面积，不利于三维存储器的结构小型化设计，并妨碍了三维存储器存储密度的进一步增加。
基于此，本发明提出一种具有全新台阶结构的三维存储器，针对利用双层工艺制作的三维存储器，在第一层叠结构的一侧形成第一台阶结构，在第二层叠结构的一侧形成第二台阶结构，使得第一台阶结构仅设置在第一层叠结构的一侧，第二台阶结构仅设置在第二层叠结构的一侧，相比于目前的将台阶结构设置在第一层叠结构两侧和第二层叠结构两侧的结构设计，在不增加额外成本的条件下可有效缩减了台阶结构的占用面积，便于增大核心区的面积；同时，台阶结构的占用面积减小，使得后续其上覆盖的介质层结构相应缩减，台阶结构受该介质层结构的应力也随之减小，台阶结构的稳定性得以提高。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图3及图4所示，本发明提供一种三维存储器，其包括：
衬底1；
第一层叠结构A，设置在衬底1上，在第一方向上依次包括台阶区SS1'及堆叠区PU；
第一台阶结构，形成在第一层叠结构的台阶区SS1'上；
第二层叠结构B，设置在第一层叠结构的堆叠区PU上，在第一方向上依次包括核心区Core'及台阶区SS2'；
第二台阶结构，形成在第二层叠结构的台阶区SS2'上；
其中，第一方向是平行于衬底1表面的方向，第一台阶结构仅设置在第一层叠结构A的一侧，第二台阶结构仅设置在第二层叠结构B远离第一台阶结构的一侧。
详细地，如图3及图4所示，第一方向指图中X轴的正方向，即台阶区SS1'指向堆叠区PU的方向；第一台阶结构和第二台阶结构在Z轴方向上相互错开设置，沿着Z轴平移第一台阶结构后，第一台阶结构和第二台阶结构可关于Z轴对称。
此外，本发明还提供一种三维存储器的制作方法，用于上述三维存储器的制作，如图5-13所示，其包括步骤：
S1、提供衬底1；
S2、如图6所示，在衬底1上形成第一层叠结构A，第一层叠结构A在第一方向上依次包括台阶区SS1'及堆叠区PU；
S3、如图7所示，在第一层叠结构A的台阶区SS1'上形成第一台阶结构；
S4、如图8-图9所示，在第一层叠结构A的堆叠区PU上形成第二层叠结构B，第二层叠结构B在第一方向上依次包括核心区Core'及台阶区SS2'；
S5、如图10所示，在第二层叠结构B的台阶区SS2'上形成第二台阶结构。
详细地，在步骤S1中，衬底1可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底或GOI衬底等，可依据器件的实际需求选择合适的半导体材料，在此不作限定。
详细地，在衬底1上形成第一层叠结构A的步骤S2包括：
S21、如图6所示，在衬底1上形成多层交替层叠的介质层2和伪栅极层3；
S22、如图7所示，刻蚀去除伪栅极层3，在对应位置形成栅极层30，得到第一层叠结构A，即第一层叠结构A包括多层交替层叠的介质层2和栅极层30。
其中，介质层2和伪栅极层3的层数可视情况灵活选择设计，不仅限于图6所示的10层；介质层2可以是氧化硅、氮氧化硅等材质，伪栅极层3可以是氮化硅等材质，栅极层30可以是钨等金属材质。
详细地，第一层叠结构A的台阶区SS1'上形成第一台阶结构的步骤S3包括：
如图8所示，对第一层叠结构A的台阶区SS1'进行分步刻蚀，得到多层第一台阶，每层第一台阶包括一层栅极层30且每层第一台阶的顶面暴露出栅极层30。
更详细地，如图8所示，第一台阶结构包括多层第一台阶，每层第一台阶包括一层介质层2和一层栅极层30。
详细地，在第一层叠结构A的堆叠区PU上形成第二层叠结构B的步骤S4包括：
S41、如图9所示，在第一层叠结构A上形成下层覆盖介质层21，下层覆盖介质层21覆盖第一台阶结构及第一层叠结构A的堆叠区PU；
S42、如图10所示，在第一层叠结构A的堆叠区PU上形成多层交替层叠的介质层2和伪栅极层3；
S43、如图11所示，刻蚀去除伪栅极层3，在对应位置形成栅极层30，得到第二层叠结构B，即第二层叠结构B同样包括多层交替层叠的介质层2和栅极层30。
详细地，在第二层叠结构B的台阶区SS2'上形成第二台阶结构的步骤S5包括：
如图12所示，对第二层叠结构B的台阶区SS2'进行分步刻蚀，得到多层第二台阶，每层第二台阶包括一层栅极层30且每层第二台阶的顶面暴露出栅极层30。
更详细地，如图12所示，第二台阶结构包括多层第二台阶，除了最下层的第二台阶只包括一层栅极层30外，剩下的每层第二台阶均包括一层介质层2和一层栅极层30。
由此可见，在第一层叠结构A的一侧形成第一台阶结构，在第二层叠结构B远离第一台阶结构的一侧形成第二台阶结构，使得第一台阶结构仅设置在第一层叠结构A的一侧，第二台阶结构仅设置在第二层叠结构B的一侧，相比于将台阶结构设置在第一层叠结构两侧和第二层叠结构两侧的结构设计，在不增加额外成本的条件下有效缩减了台阶结构的占用面积，便于增大核心区Core'的面积，利于三维存储器的结构小型化设计和存储高密度设计。
可选地，所述三维存储器的制作方法还包括步骤：
S6、如图13所示，在第二层叠结构B上形成上层覆盖介质层22，上层覆盖介质层22覆盖第一台阶结构、第二层叠结构B的核心区Core'及第二台阶结构；
S7、刻蚀去除上层覆盖介质层22位于第二层叠结构B的核心区Core'上的部分，在第二层叠结构B的核心区Core'及第一层叠结构A中与第二层叠结构B的核心区Core'对应的区域形成存储阵列结构；
S8、如图14所示，刻蚀上层覆盖介质层22及下层覆盖介质层21，得到多个第一接触孔C1'和第二接触孔C2'，每个第一接触孔C1'暴露一层第一台阶中的栅极层30，每个第二接触孔C2'暴露一层第二台阶中的栅极层30；
S9、如图15所示，填充第一接触孔C1'和第二接触孔C2'，得到第一导电插塞T1和第二导电插塞T2。
详细地，在步骤S6中，如图13所示，上层覆盖介质层22与下层覆盖介质层21接触，在覆盖第二层叠结构B的核心区Core'及第二台阶结构的同时，还重复覆盖第一台阶结构。
其中，下层覆盖介质层21与上层覆盖介质层22构成一个完整的覆盖介质层，该覆盖介质层覆盖第一台阶结构、第二层叠结构B的核心区Core'及第二台阶结构；下层覆盖介质层21与上层覆盖介质层22可以是氧化硅等材质，如正硅酸乙酯(TEOS)分解制作的氧化硅层。
更详细地，由于台阶结构(第一台阶结构及第二台阶结构)的占用面积减小，使得后续其上覆盖的覆盖介质层的尺寸相应缩减，台阶结构受该覆盖介质层的应力也随之减小，台阶结构的稳定性得以提高。
详细地，在步骤S7中，首先刻蚀去除上层覆盖介质层22位于第二层叠结构B的核心区Core'上的部分，暴露出第二层叠结构B的核心区Core'；再在第二层叠结构B的核心区Core'及第一层叠结构A中与第二层叠结构B的核心区Core'对应的区域中形成存储阵列结构，该存储阵列结构包括多个存储单元(图中未示出)。
更详细地，形成存储阵列结构的步骤至少先后包括：刻蚀沟道孔、形成导电沟道结构、形成阵列共源极等步骤，具体工艺流程可参考现有技术，在此不再赘述。
可以理解的是，刻蚀去除伪栅极层3并在对应位置替换形成金属材质的栅极层30的步骤也可以是在形成存储阵列结构的时候完成；在第二层叠结构B与第一层叠结构A中形成存储阵列结构的步骤顺序是可以调整的，如可以：先依次形成第一层叠结构A与第二层叠结构B，后在第二层叠结构B与第一层叠结构A中形成存储阵列结构，最后在第一层叠结构A中形成第一台阶、在第二层叠结构B形成第二台阶结构。
详细地，在步骤S8中，对上层覆盖介质层22及下层覆盖介质层21进行刻蚀，即对完整的覆盖介质层进行刻蚀，如图14所示，在台阶区SS1'对应区域得到多个第一接触孔C1'且每个第一接触孔C1'暴露一层第一台阶中的栅极层30，在台阶区SS2'对应区域得到多个第二接触孔C2'且每个第二接触孔C2'暴露一层第二台阶中的栅极层30。
详细地，在步骤S9中，如图15所示，对第一接触孔C1'和第二接触孔C2'进行导电金属(如钨)填充，得到第一导电插塞T1和第二导电插塞T2。
更详细地，如图15所示，多个第一导电插塞T1设置在覆盖介质层中且一个第一导电插塞T1与一层第一台阶中的栅极层30接触，通过第一导电插塞T1将第一层叠结构A中的每层栅极层30与外界字线连通；多个第二导电插塞T2设置在覆盖介质层中且一个第二导电插塞T2与一层第二台阶中的栅极层30接触，通过第二导电插塞T2将第二层叠结构B中的每层栅极层30与外界字线连通。
综上所述，在本发明所提供的三维存储器及三维存储器的制作方法中，在第一层叠结构的一侧形成第一台阶结构，在第二层叠结构远离第一台阶结构的一侧形成第二台阶结构，使得第一台阶结构仅设置在第一层叠结构的一侧，第二台阶结构仅设置在第二层叠结构的一侧，相比于将台阶结构设置在第一层叠结构两侧和第二层叠结构两侧的结构设计，在不增加额外成本的条件下有效缩减了台阶结构的占用面积，便于增大核心区的面积，利于三维存储器的结构小型化设计和存储高密度设计；同时，台阶结构的占用面积减小，使得后续其上覆盖的介质层结构相应缩减，台阶结构受该介质层结构的应力也随之减小，台阶结构的稳定性得以提高。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种三维存储器，其特征在于，包括：
衬底；
第一层叠结构，设置在所述衬底上，在第一方向上依次包括台阶区及堆叠区；
第一台阶结构，形成在所述第一层叠结构的台阶区上；
第二层叠结构，设置在所述第一层叠结构的堆叠区上，在所述第一方向上依次包括核心区及台阶区；
第二台阶结构，形成在所述第二层叠结构的台阶区上；
其中，所述第一方向是平行于所述衬底表面的方向，所述第一台阶结构仅设置在所述第一层叠结构的一侧，所述第二台阶结构仅设置在所述第二层叠结构远离所述第一台阶结构的一侧。
2.根据权利要求1所述的三维存储器，其特征在于，所述第一层叠结构和所述第二层叠结构包括多层交替层叠的介质层和栅极层。
3.根据权利要求2所述的三维存储器，其特征在于，所述第一台阶结构包括多层第一台阶，每层所述第一台阶包括一层所述栅极层且每层所述第一台阶的顶面暴露出所述栅极层；所述第二台阶结构包括多层第二台阶，每层所述第二台阶包括一层所述栅极层且每层所述第二台阶的顶面暴露出所述栅极层。
4.根据权利要求3所述的三维存储器，其特征在于，所述三维存储器还包括：
存储阵列结构，设置在所述第二层叠结构的核心区及所述第一层叠结构中与所述第二层叠结构的核心区对应的区域中，包括多个存储单元。
5.根据权利要求3或4所述的三维存储器，其特征在于，所述三维存储器还包括覆盖介质层，所述覆盖介质层覆盖所述第一台阶结构、第二层叠结构的核心区及第二台阶结构。
6.根据权利要求5所述的三维存储器，其特征在于，所述三维存储器还包括：
第一导电插塞，设置在所述覆盖介质层中且与一层所述第一台阶中的栅极层接触；
第二导电插塞，设置在所述覆盖介质层中且与一层所述第二台阶中的栅极层接触。
7.一种三维存储器的制作方法，其特征在于，包括步骤：
提供衬底；
在所述衬底上形成第一层叠结构，所述第一层叠结构在第一方向上依次包括台阶区及堆叠区；
在所述第一层叠结构的台阶区上形成第一台阶结构；
在所述第一层叠结构的堆叠区上形成第二层叠结构，所述第二层叠结构在所述第一方向上依次包括核心区及台阶区；
在所述第二层叠结构的台阶区上形成第二台阶结构；
其中，所述第一方向是平行于所述衬底表面的方向，所述第一台阶结构仅设置在所述第一层叠结构的一侧，所述第二台阶结构仅设置在所述第二层叠结构远离所述第一台阶结构的一侧。
8.根据权利要求7所述的三维存储器的制作方法，其特征在于，在所述衬底上形成所述第一层叠结构的步骤包括：
在所述衬底上形成多层交替层叠的介质层和伪栅极层；
刻蚀去除所述伪栅极层，在对应位置形成栅极层，得到所述第一层叠结构。
9.根据权利要求8所述的三维存储器的制作方法，其特征在于，在所述第一层叠结构的台阶区上形成所述第一台阶结构的步骤包括：
对所述第一层叠结构的台阶区进行分步刻蚀，得到多层第一台阶，每层所述第一台阶包括一层所述栅极层且每层所述第一台阶的顶面暴露出所述栅极层。
10.根据权利要求9所述的三维存储器的制作方法，其特征在于，在所述第一层叠结构的堆叠区上形成所述第二层叠结构步骤包括：
在所述第一层叠结构上形成下层覆盖介质层，所述下层覆盖介质层覆盖所述第一台阶结构及所述第一层叠结构的堆叠区；
在所述第一层叠结构的堆叠区上形成多层交替层叠的所述介质层和所述伪栅极层；
刻蚀去除所述伪栅极层，在对应位置形成栅极层，得到所述第二层叠结构。
11.根据权利要求10所述的三维存储器的制作方法，其特征在于，在所述第二层叠结构的台阶区上形成所述第二台阶结构的步骤包括：
对所述第二层叠结构的台阶区进行分步刻蚀，得到多层第二台阶，每层所述第二台阶包括一层所述栅极层且每层所述第二台阶的顶面暴露出所述栅极层。
12.根据权利要求11所述的三维存储器的制作方法，其特征在于，所述三维存储器的制作方法还包括步骤：
在所述第二层叠结构上形成上层覆盖介质层，所述上层覆盖介质层覆盖所述第一台阶结构、第二层叠结构的核心区及第二台阶结构；
刻蚀去除所述上层覆盖介质层位于所述第二层叠结构的核心区上的部分，在所述第二层叠结构的核心区及所述第一层叠结构中与所述第二层叠结构的核心区对应的区域形成存储阵列结构；
刻蚀所述上层覆盖介质层及所述下层覆盖介质层，得到多个第一接触孔和第二接触孔，每个所述第一接触孔暴露一层所述第一台阶中的栅极层，每个所述第二接触孔暴露一层所述第二台阶中的栅极层；
填充所述第一接触孔和第二接触孔，得到第一导电插塞和第二导电插塞。
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