CN113241324A - 形成半导体存储器件的方法 - Google Patents

Abstract

一种半导体存储器件的形成方法，包括以下步骤。首先，提供衬底，并且在所述衬底中形成多个栅极结构，每个所述栅极结构彼此平行并且沿着第一方向延伸。接下来，在所述衬底上形成多个隔离鳍片，其中每个所述隔离鳍片彼此平行并且分别在每个所述栅极结构上沿着所述第一方向延伸。在形成所述隔离鳍片之后，在所述衬底上形成沿着垂直于所述第一方向的第二方向延伸的至少一位线，其中所述至少一位线包括沿着垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片在所述第二方向交替排列。

Description

形成半导体存储器件的方法

技术领域

本发明总体上涉及一种形成半导体存储器件的方法，更具体地，涉及一种形 成动态随机存取存储器件的方法。

背景技术

动态随机存取存储器(DRAM)是一种易失性存储器，在许多电子设备中被 广泛地用作重要部分。传统的动态随机存取存储器装置由多个存储单元聚集形成 一阵列，用于数据存储。每个存储单元可以由金属氧化物半导体(MOS)晶体管 和电容器串联组成。

随着提高集成度而不断缩小动态随机存取存储器件的尺寸，存储单元之间的 电性连接的建置变得越来越困难。同时，动态随机存取存储器件的各存储单元内 的晶体管和电容器因产品需求及单元密度等考量而有许多不同的结构设计。因 此，如何改进动态随机存取存储器制作工艺仍是相关领域的研究热点。

发明内容

本发明的目的之一是提供一种半导体存储器件的形成方法，其中所述半导体 存储器件包括梳状或栅状位线，所述梳状或栅状位线具有可选择性地连接或不连 接到晶体管的引脚，以便提供更好的功能和性能。所述半导体存储器件的梳状或 栅状位线可以通过双镶嵌制作工艺来形成，并且通过快速和方便的工艺流程来实 现所述半导体存储器件的制作工艺，以节省时间和成本。

为了实现上述目的，本发明的一个实施例提供了一种形成半导体存储器件的 方法，包括以下步骤。首先，提供衬底，并且在所述衬底中形成多个栅极结构， 每个所述栅极结构彼此平行并且沿着第一方向延伸。接下来，在所述衬底上形成 多个隔离鳍片，其中每个所述隔离鳍片彼此平行并且分别在每个所述栅极结构上 沿着所述第一方向延伸。在形成所述隔离鳍片之后，在所述衬底上形成沿着垂直 于所述第一方向的第二方向延伸的至少一条位线，其中所述至少一位线包括沿着 垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片 在第二方向交替排列。

在阅读了在以下各种附图中示出的优选实施例的详细描述之后，本发明的目 的对于本领域技术人员来说无疑将变得显而易见。

附图说明

图1和图2示出根据本发明的优选实施例的半导体存储器件的示意图，其中：

图1示出了半导体存储器件的俯视图；以及

图2示出了沿着图1中的剖面线A-A’截取的剖视图。

图3-12示出根据本发明的优选实施例的半导体存储器件的形成方法的示意 图，其中：

图3示出了形成隔离层之后的半导体存储器件的俯视图；

图4示出了沿着图3中的剖面线B-B’、C-C’截取的剖视图；

图5示出了形成隔离鳍片之后的半导体存储器件的俯视图；

图6示出了沿图5中的剖面线B-B’、C-C’截取的剖视图；

图7示出了在形成第一光致抗蚀剂结构之后半导体存储器件的剖视图；

图8示出了在形成第二光致抗蚀剂结构之后半导体存储器件的剖视图；

图9示出了形成开口之后的半导体存储器件的俯视图；

图10示出了沿图9中的剖面线B-B’、C-C’截取的剖视图；

图11示出了形成间隙壁之后的半导体存储器件的剖视图；

图12示出了形成导电层之后的半导体存储器件的剖视图；和

图13示出了形成盖层之后的半导体存储器件的剖视图。

图14-15是示出根据本发明的另一实施例的半导体存储器件的形成方法的示 意图。

图16是示出根据本发明的另一实施例的半导体存储器件的形成方法的示意 图。

其中，附图标记说明如下：

100-半导体存储器件

110-衬底

111-有源区

112-浅沟槽隔离

120-栅极结构

121-沟槽

122-界面电介质层

123-栅极电介质层

124-栅极电极层

125-盖层

130-绝缘层

140-隔离鳍片

141-部分的隔离鳍片

143-部分的隔离鳍片

150-位线

150a-位线触点

151-引脚

152-半导体层

153-引脚

154-阻障层

156-导电层

158-盖层

160-隔离结构

170-间隙壁

171-间隙壁

173-间隙壁

173a-最底表面

210-第一光致抗蚀剂结构

211-牺牲层

213-抗反射层

215-第一光致抗蚀剂层

216-沟槽图案

218-通孔图案

220-第二光致抗蚀剂结构

221-牺牲层

223-抗反射层

225-第二光致抗蚀剂层

226-通孔图案

228-沟槽图案

230-掩模层

232-通孔开口

234-沟槽开口

240-隔离鳍片

250-沟槽开口

250a-通孔开口

260-隔离层

262-沟槽

H1-高度

H2-高度

D1-方向

D2-方向

D3-方向

具体实施方式

为了更好地理解本发明，将于下文中详细描述优选实施例。本发明的优选实 施例在附图中用编号的元件示出。此外，在不脱离本发明的精神的情况下，于下 文中描述的不同实施例中的技术特征可以彼此替换、重新组合或混合以构成另一 实施例。

图1和图2示出了根据本发明优选实施例的半导体存储器件100的示意图， 图1和图2分别示出了半导体存储器件100的俯视图和剖视图。半导体存储器件 100包括衬底110，例如硅衬底、外延硅衬底或硅覆绝缘衬底，以及至少一浅沟 槽隔离112设置在衬底110中，以在衬底110内定义多个有源区111。在一实施 例中，有源区111彼此平行以沿着方向D1延伸，并且优选地，方向D1不垂直于y方向(例如方向D2)或x方向(例如方向D3)，例如与y方向(例如方向D2) 或x方向(例如方向D3)具有大约30-120度的夹角θ，如图1所示，但不限于此。

多个栅极结构120设置在衬底110内，作为埋藏式字线(buried word line， BWL)，用于接收和传输半导体存储器件100中各个存储单元的信号，其中栅极 结构120彼此平行并且沿着方向D2延伸。在本实施例中，栅极结构120的形成 通过但不限于以下制作工艺。首先，在衬底110内形成彼此平行以沿着D2方向 延伸的多个沟槽121，并且在每个沟槽121中依序形成界面电介质层122、栅极 电介质层123、栅极电极层124和盖层125以形成每个栅极结构120。如图2所 示，界面电介质层122完全覆盖每个沟槽121的表面，随后形成填充在每个沟槽 121的底部中的栅极电介质层123和栅极电极层124，并在栅极电介质层123和 栅极电极层124上形成填充在每个沟槽121的顶部中的盖层125。需注意的是， 盖层125具有与衬底110的最顶表面(图中未标记)齐平的最顶表面(图中未标 记)，使得每个栅极结构120可以嵌入衬底110中。

接下来，绝缘层130设置在衬底110的所述最顶表面上，优选地包括氧化物 -氮化物-氧化物(ONO)结构，并且多个隔离鳍片140和多个位线150设置在绝 缘层130上。准确地说，隔离鳍片140也彼此平行并且沿着D2方向延伸，每个 隔离鳍片140与设置在其下方的每个栅极结构120相互对位，并且位线150彼此 平行且沿着方向D3延伸，以横跨过每个隔离鳍片140的一部分，如图1所示。 此外，请一并参考图2所示，部分的隔离鳍片141，即被位线150横跨的隔离鳍 片140的所述部分，在垂直于衬底110的投影方向(图中未示出)上具有相对较 小的高度H1，并且部分的隔离鳍片141即设置在位线150下方以与其重叠。另一 方面，未被位线150横跨的另一部分的隔离鳍片143在投影方向上则具有相对较 大的高度H2，并且另一部分的隔离鳍片143显然不与位线150重叠，如图1和图 2所示。还需注意的是，每条位线150包括沿着投影方向往衬底110延伸的多个 引脚151、引脚153，并且每条引脚151、引脚153沿着方向D3与每条隔离鳍片 140交替排列。如图2所示，每个引脚151进一步延伸到衬底110中以直接接触 衬底110，每个引脚151的最底表面低于衬底110的最顶表面，而引脚153仅在 衬底110上延伸并设置在绝缘层130上，而不直接与衬底110接触。因此，位线 150的引脚151的底部即可作为位线触点(bit line contacts，BLCs)150a，系 设置在位线150下方以电连接用于接收或发送信号的晶体管(图中未示出)。意 即，半导体存储器件的位线触点150a和位线150是一体成形。

另一方面，每条位线150还包括从底部到顶部依序堆叠的半导体层152、阻 障层154、导电层156和盖层158。优选地，位线150可以通过类似金属栅极置 换制作工艺的制作工艺形成，因此半导体层152和阻障层154可以相应地分别包 括如图2所示的U形结构。半导体层152例如包括多晶硅或其他合适的半导体材 料，阻障层154例如包括钛或氮化钛，导电层156例如包括低电阻金属，如钨、 铝或铜，盖层158例如包括氧化硅、氮化硅、氮氧化硅或碳氮化硅，但不限于此。

此外，半导体存储器件100还包括多个隔离结构160和多个间隙壁170，其 中间隙壁170设置在位线150的侧壁和隔离鳍片140的侧壁上，隔离结构160则 设置在绝缘层130上方的隔离鳍片140和位线150之间的剩余空间内。准确地说， 间隙壁171沿着方向D3设置在位线150的侧壁上，并且间隙壁173沿着方向D2 部分地设置在隔离鳍片140的侧壁上，如图1所示。因此，间隙壁171可以设置 在隔离结构160和位线150之间，并且间隙壁173可以设置在部分的隔离鳍片141 和位线150的引脚151、引脚153之间，使得部分间隙壁173通过引脚151进一 步延伸到衬底110中，以获得同样低于衬底110所述最顶表面的最底表面173a， 如图2所示。在一个实施例中，间隙壁171、173可以分别包括单层结构，如图1 和图2所示，或者包括多层结构，所述多层结构例如至少具有第一间隙壁层(图 中未示出)和堆叠在第一间隙壁层上的第二间隙壁层(图中未示出)的，但不限 于此。

应注意的是，如图1所示，隔离结构160设置在每个位线接触150a于方向 D2上的两个相对侧，隔离鳍片140设置在每个位线接触150a于方向D3上的两个 相对侧，并且隔离结构160的最顶表面基本上与另一部分的隔离鳍片143的顶表 面相同，并且显著高于部分的隔离鳍片141的顶表面(参考图2所示)。优选地， 隔离结构160和隔离鳍片140可以包括蚀刻选择性不同的电介质材料，例如氧化 硅、氮化硅、氮化硅、氮化硅和其他合适的材料。在本实施例中，隔离鳍片140 包括氮化硅，隔离结构160包括氧化硅，但不限于此。

由此，本实施例的半导体存储器件100可以提供更好的功能和性能，其中每 条位线150具有梳状或栅状，并且位线150的引脚151、引脚153可选择性地与 衬底110接触或不接触。直接接触衬底110的引脚151可以作为位线触点150a。 此外，每一个引脚151、引脚153通过导电层156彼此互相连接，并且部分的隔 离鳍片141设置在引脚151、引脚153之间并且与位线150的导电层156重叠， 用于进一步隔离位线150的每一个引脚151、引脚153。由于位线150的设置态 样，本实施例的半导体存储器件100即可以通过简化的工艺流程快速且方便地形 成，从而节省时间和成本。

为了使本领域技术人员能够实现本发明，随后说明书进一步描述本发明的半 导体存储器件100的形成方法。图3到图13分别示出了根据本发明的优选实施 例的半导体存储器件100的形成过程，其中图3和图5是半导体存储器件100在 形成过程中的俯视图，图4和图6是沿图3和图5中B-B’、C-C’剖面线的剖视 图，其它附图是半导体存储器件100在形成过程中的剖视图。

首先，如图3和图4所示，提供衬底110，其中衬底110内形成有浅沟槽隔 离112和有源区111，并且栅极结构120形成在衬底110中，绝缘层130形成在 衬底110上，栅极结构120的顶面与衬底110的最顶表面齐平，并且绝缘层130 覆盖住有源区111、浅沟槽隔离112和栅极结构120。需注意的是，栅极结构120 的详细特征及其形成方式已经在上文中提及，容不再赘述。

如图3和4所示，隔离层260，例如包括像氧化硅、氮化硅、氮氧化硅或碳 氮化硅的电介质材料，完全形成在绝缘层130上，用于覆盖下方所有的有源区111 和浅沟槽隔离112。在本实施例中，隔离层260优选包括氧化硅，但不限于此。

接下来，如图5和6所示，多个隔离鳍片240形成在隔离层260内，以沿着 D2方向延伸。在一个实施例中，隔离鳍片240的形成可以通过以下步骤来实现。 首先去除隔离层260的一部分以在隔离层260中形成多个沟槽262，其中每个沟 槽262彼此平行并且沿着D2方向延伸以部分暴露下面的绝缘层130，并且在沟槽 262中填充电介质材料以形成具有与隔离层260的顶面齐平的隔离鳍片240。因 此，隔离鳍片240可以获得与隔离层260相同的高度，例如是图6所示的高度H2。 隔离鳍片240的电介质材料可以是氧化硅、氮化硅、氮化硅或碳氮化硅，但不限 于此。优选地，隔离鳍片240的电介质材料可以是相对于隔离层260具有蚀刻选 择性的电介质材料，例如氮化硅和二氧化硅，但不限于此。

在以下制作工艺中，形成至少一个所述位线沟槽，随后在所述位线沟槽内形 成至少一个位线150。如图7到图10所示，依序定义出和形成至少一个沟槽开口 250和至少一个通孔开口250a以组成所述位线沟槽。在一个实施例中，沟槽开口250和通孔开口250a可以通过双镶嵌制作工艺形成，例如沟槽优先双镶嵌制作工 艺。确切地说，在衬底110上先形成第一光致抗蚀剂结构210，以限定沟槽开口 250，其中，第一光致抗蚀剂结构210包括彼此互相堆叠的牺牲层211例如为有 机电介质层(ODL)、抗反射层213例如为电介质抗反射涂层(DARC)，以及第 一光致抗蚀剂层215，如图7所示，并且，进行至少一个蚀刻制作工艺(图中未 示出)，将第一光致抗蚀剂层215的沟槽图案216转移到下面的抗反射层213、 牺牲层211、隔离层260和隔离鳍片240中来施行，以形成沟槽开口250。同时， 在蚀刻制作工艺之后，剩余的隔离层260即形成隔离结构160，如图8所示。此 外，所述蚀刻制作工艺系借助绝缘层130作为蚀刻停止层，使得绝缘层130的一 部分可以从沟槽开口250被暴露出，如图8和图9所示。另一方面，由于隔离层 260和隔离鳍片240的材料之间的蚀刻选择性，从沟槽图案216暴露的隔离鳍片 240可以被部分蚀刻而不是被完全蚀刻，从而获得与其余部分的隔离鳍片143的 高度H2相比具有降低的高度H1的部分的隔离鳍片141。

在形成沟槽开口250之后，完全去除第一光致抗蚀剂结构210，然后形成第 二光致抗蚀剂结构220以定义出通孔开口250a。如图8所示，第二光致抗蚀剂结 构220包括彼此互相堆叠的牺牲层221(例如有机电介质层)、抗反射层223(例 如电介质抗反射涂层)和第二光致抗蚀剂层225，牺牲层221填满沟槽开口250 以获得平坦的顶面，然后进行另一蚀刻工艺，以将第二光致抗蚀剂层225的通孔 图案226转移到抗反射层223、牺牲层221、绝缘层130和一部分的衬底110中， 如图9和图10所示。需注意的是，通孔开口250a进一步延伸到衬底100中，以 暴露出衬底110。本领域技术人员还应理解，尽管在图7至图9中仅示出了单一 个沟槽开口250和单一个通孔开口250a，沟槽开口250和通孔开口250a的实际 数量并不限于此，并且可以根据实际器件要求进行调整。例如，如图8所示，当 从一俯视图看时，可以形成多个沟槽开口250和多个通孔开口250a，以组成多个 所述位线沟槽，并且所述位线沟槽的实际数量也可根据器件中位线150的所需数 量进行调整。

接下来，如图11所示，在所述位线沟槽的侧壁(即沟槽开口250和通孔开 口250a的侧壁)上形成间隙壁170，并且间隙壁170可以包括电介质材料，例如 氧化硅、氮化硅、氮氧化硅、碳氮化硅或其他合适的材料。在一实施例中，间隙 壁170可以包括单层结构，并且其形成可以但不限于通过以下步骤。首先在衬底110上沉积电介质材料层(图中未示出)，覆盖其所有暴露表面，并且施行回蚀 刻制作工艺以去除设置在水平表面上的所述电介质材料层，从而在所述位线沟槽 和隔离鳍片140之间或者所述位线沟槽和隔离结构160之间保留间隙壁171、间 隙壁173来实现。然而，在另一个实施例中，间隙壁也可以包括多层结构，并且 其形成可以通过上面类似的步骤来完成。需注意的是，设置在通孔沟槽250的侧 壁上的间隙壁171系形成在绝缘层130上，不直接与衬底110接触，并且设置在 通孔开口250a的侧壁上的间隙壁173则可进一步延伸到衬底110中，以直接与 衬底110接触，其中间隙壁173具有比衬底110的最顶表面低的最底表面173a。

最后，如图12和图13所示，例如通过类似金属栅极置换制作工艺的制作工 艺，形成至少一条位线150以填充所述位线沟槽。准确地说，位线150的形成是 通过以下步骤，在衬底110上依序共形地形成半导体材料层(图中未示出)和阻 挡材料层(图中未示出)，施行回蚀刻制作工艺以去除所述半导体材料层和所述 阻挡材料层，从而在沟槽开口250和通孔开口250a的表面上形成以如图12所示 的U形的半导体层152和阻障层154，然后在每个所述位线沟槽的底部填充导电 层156。然而，本领域技术人员应理解，在另一个实施例中，也可以省略所述半 导体材料层和所述阻挡材料层的回蚀刻制作工艺，以便在衬底110上形成共形和 连续的半导体层(图中未示出)和阻障层(图中未示出)。需注意的是，填充在 通孔开口250a中的半导体层152、阻障层154和导电层156即会形成每个位线 150的引脚151，以直接与衬底110接触，而填充在沟槽开口250中的半导体层 152、阻障层154和导电层156则会形成每个位线150的引脚153，而不直接与衬 底110接触，其中每个引脚151、引脚153通过导电层156彼此互相连接，如图 12所示。随后，形成盖层158以填充每个所述位线沟槽的顶部，从而构成每个位 线150。因此，在如图13的剖视图中位线150可以具有梳状结构或栅状结构，其 中引脚151、引脚153可选择性地延伸到衬底110中以与其电连接，并且引脚151 设置在两个相邻的引脚153之间，但不限于此。

因此，可以由此获得本发明的优选实施例的半导体存储器件100，其中至少 一条位线150可作为梳状结构或栅状结构，以实现更好的功能和性能。在前述形 成方法中，梳状位线或栅状位线可以借助双镶嵌制作工艺形成，依序地在隔离层 260中形成沟槽开口250和通孔开口250a以组成所述位线沟槽，然后在所述位线 沟槽中形成每个位线150。然后，梳状或栅状位线即可具有用于直接接触衬底110 的引脚151和不接触衬底110的引脚153，并且引脚151、引脚153通过导电层 156彼此互相连接。此外，半导体存储器件100的位线150与部分的隔离鳍片141 重叠，部分的隔离鳍片141隔开位线150的每个引脚151、引脚153。因此，本 实施例的半导体存储器件100即可通过简化的工艺流程来形成。

为了满足实际的产品要求，本领域技术人员应理解，本发明中的半导体存储 器件100的形成方法并不限于前述，并且可以包括其他变化。例如，在另一个实 施例中，所述位线沟槽的形成也可以通过通孔优先双镶嵌制作工艺来实现。如图 14和15所示，首先，通过转移第一光致抗蚀剂层215的通孔图案218来形成通 孔开口250a，随后，通过转移第二光致抗蚀剂层225的沟槽图案228来形成沟槽 开口250。这样，同样可以获得图9-10所示的通孔开口250a和沟槽开口250。 除此之外，在如图16所示的另一个实施例中，第一光致抗蚀剂结构210和第二 光致抗蚀剂结构220都可以用于图案化掩模层230，以将通孔图案218和沟槽图 案228依序转移到掩模层230中。因此，通孔开口232和沟槽开口234皆可形成 在掩模层230内，通孔开口232会穿透掩模层230，通孔开口234则不会穿透掩 模层230，并且通孔开口232的一部分与沟槽开口234重叠。此后，即可进行蚀 刻制作工艺以同时将通孔开口232和沟槽开口234的图案转移到隔离层260、隔 离鳍片240和衬底110中，从而透过同一道蚀刻制作工艺获得如图9和图10所 示的通孔开口250a和沟槽开口250。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域 的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内， 所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种形成半导体存储器件的方法，包括：

提供衬底；

在所述衬底中形成多个栅极结构，每个所述栅极结构彼此平行并且沿着第一方向延伸；

在所述衬底上形成多个隔离鳍片，每个所述隔离鳍片彼此平行并且分别在每个所述栅极结构上沿着所述第一方向延伸；以及

在形成所述隔离鳍片之后，在所述衬底上形成沿着垂直于所述第一方向的第二方向延伸的至少一位线，其中所述至少一位线包括沿着垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片在所述第二方向交替排列。

2.根据权利要求1所述的形成半导体存储器件的方法，其中，形成所述多个隔离鳍片包括：

在所述衬底上形成多个初始隔离鳍片；以及

图案化所述多个初始隔离鳍片以形成所述多个隔离鳍片。

3.根据权利要求2所述的形成半导体存储器件的方法，其中，形成所述多个隔离鳍片包括：

在所述衬底上形成隔离层；

在所述隔离层中形成多个沟槽，每个所述沟槽彼此平行并且在每个所述栅极结构上沿着所述第一方向延伸；以及

在所述多个沟槽中形成所述多个初始隔离鳍片。

4.根据权利要求3所述的形成半导体存储器件的方法，其中，所述至少一位线包括多个第一引脚和多个第二引脚，所述多个第一引脚不直接接触所述衬底，且所述多个第二引脚直接接触所述衬底。

5.根据权利要求4所述的形成半导体存储器件的方法，其中，所述多个第一引脚和所述多个第二引脚与所述多个隔离鳍片在所述第二方向交替排列。

6.根据权利要求4所述的形成半导体存储器件的方法，其中，每个所述第二引脚形成在任意两个所述第一引脚之间。

7.根据权利要求4所述的形成半导体存储器件的方法，其中，形成所述至少一位线包括：

在所述隔离层上形成第一光刻胶结构，以形成沟槽开口；

在所述隔离层上形成第二光刻胶结构，以形成通孔开口；以及

在所述沟槽开口中形成所述第一引脚以及在所述通孔开口中形成所述第二引脚。

8.根据权利要求7所述的形成半导体存储器件的方法，其中，所述沟槽开口在形成所述通孔开口之前形成。

9.根据权利要求7所述的形成半导体存储器件的方法，其中，所述通孔开口在形成所述沟槽开口之前形成。

10.根据权利要求7所述的形成半导体存储器件的方法，其中，所述通孔开口与所述沟槽开口同时形成。

11.根据权利要求7所述的形成半导体存储器件的方法，其中，通过双镶嵌制作工艺形成所述沟槽开口和所述通孔开口。

12.根据权利要求7所述的形成半导体存储器件的方法，其中，所述多个第一引脚和所述多个第二引脚彼此互相连接。

13.根据权利要求7所述的形成半导体存储器件的方法，进一步包括：

在形成所述沟槽开口和所述通孔开口之后，在所述衬底上、所述多个隔离鳍片和所述至少一位线之间形成多个隔离结构，其中所述多个隔离结构和所述多个隔离鳍片包括不同的材料。

14.根据权利要求13所述的形成半导体存储器件的方法，其中，部分的所述多个隔离鳍片的顶面低于所述隔离结构的顶面。

15.根据权利要求1所述的形成半导体存储器件的方法，进一步包括：

在所述至少一位线的侧壁上形成第一间隙壁；以及

在所述多个隔离鳍片的侧壁上形成第二间隙壁，其中所述第一间隙壁和所述第二间隙壁结构同时形成。

16.根据权利要求15所述的形成半导体存储器件的方法，其中，所述第一间隙壁和所述第二间隙壁在形成所述至少一位线之前形成。

17.根据权利要求1所述的形成半导体存储器件的方法，进一步包括：

在所述衬底上形成覆盖所述栅极结构的绝缘层，所述隔离鳍片设置在所述绝缘层上。

18.根据权利要求17所述的形成半导体存储器件的方法，其中，所述绝缘层包括氧化物-氮化物-氧化物结构。

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