TW201944540A - 用於形成三維記憶體設備的階梯結構的方法 - Google Patents

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Abstract

形成三維記憶體設備的階梯結構的方法包括：（i）形成交替堆疊結構，交替堆疊結構包括沿垂直方向佈置在襯底上的複數個層；（ii）去除交替堆疊結構的一部分以在交替堆疊結構的階梯區域中形成複數個臺階平臺；（iii）形成硬遮罩層覆蓋臺階平臺的頂表面；（iv）在硬遮罩層中形成複數個開口以暴露每個臺階平臺的一部分；（v）形成光阻層以覆蓋硬遮罩層和臺階平臺的頂表面；（vi）使用一組相同的修整-蝕刻製程來圖案化光阻層以在每個臺階平臺上形成一組階梯；（vii）去除光阻層和硬遮罩層；並依次重複（iii），（iv），（v），（vi）和（vii）。

Description

用於形成三維記憶體設備的階梯結構的方法
本公開係關於半導體技術領域，並且更具體地，關於用於形成三維（3D）記憶體設備的階梯結構的方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶體單元縮放到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高昂。同樣，平面記憶體單元的記憶體密度接近上限。三維（3D）記憶體架構可以解決平面記憶體單元中的密度限制問題。
隨著半導體技術的發展，3D記憶體設備（比如3D NAND記憶體設備）的氧化物層/氮化物（ON）層的規模持續增加。結果，用於形成雙層（deck）階梯結構（SS）的現有多迴圈修整和蝕刻製程遭受低產品生產量問題並且耗費昂貴的製造成本。
本文公開了用於形成3D記憶體設備的階梯結構的方法的實施例。
公開了一種用於形成三維（3D）記憶體設備中的階梯結構的方法。所述方法可以包括：（i）形成交替堆疊結構，所述交替堆疊結構包括沿著垂直方向佈置在襯底上的複數個層；（ii）去除所述交替堆疊結構的一部分以在所述交替堆疊結構的階梯區域中形成複數個臺階平臺；（iii）形成硬遮罩層以覆蓋所述臺階平臺的頂表面；（iv）在所述硬遮罩層中形成複數個開口以暴露所述臺階平臺中的每個臺階平臺的一部分；（v）形成光阻層以覆蓋所述硬遮罩層和所述臺階平臺的頂表面；（vi）使用一組相同的修整-蝕刻製程來圖案化所述光阻層以在所述臺階平臺中的每個臺階平臺上形成一組階梯；（vii）去除所述光阻層和所述硬遮罩層；以及（viii）依次重複（iii），（iv），（v），（vi）和（vii）。
在一些實施例中，製程（i）還包括形成在所述垂直方向上包括複數個介電層對的交替堆疊結構，每個介電層對包括第一介電層和第二介電層。
在一些實施例中，製程（i）還包括形成在所述垂直方向上包括複數個介電層對的交替堆疊結構，每個介電層對包括氧化矽層和氮化矽層。
在一些實施例中，製程（i）還包括形成在所述垂直方向上包括複數個介電層/導體層對的交替堆疊結構。
在一些實施例中，製程（i）還包括形成在所述垂直方向上包括複數個介電層/導體層對的交替堆疊結構，每個介電層/導體層對包括氧化矽層和鎢層。
在一些實施例中，製程（i）還包括在所述垂直方向上形成包括T 層的交替堆疊結構，其中T 等於或大於64，並且所述交替堆疊結構包括在橫向方向上具有寬度W 的階梯區域。
在一些實施例中，製程（ii）還包括去除所述交替堆疊結構的一部分以在所述交替堆疊結構的所述階梯區域中形成x 個臺階平臺，每個臺階平臺在所述垂直方向上具有T/x 層以及在所述橫向方向上具有寬度W/x 。
在一些實施例中，製程（iv）還包括在所述硬遮罩層中形成x 個開口以暴露所述臺階平臺中的每個臺階平臺的一部分。每個開口的寬度基本上等於n×m×W/T ，n 是每個階梯中要形成的層數，以及m 是在每個開口中要形成的階梯的數量。
在一些實施例中，製程（iii）還包括形成多晶矽層以作為所述硬遮罩層覆蓋所述臺階平臺的頂表面。
在一些實施例中，製程（vi）還包括：圖案化所述光阻層以暴露每個臺階平臺的頂表面的一部分；去除每個臺階平臺上的由所述光阻層暴露的所述交替堆疊結構的至少兩個頂層；以及修整所述光阻層以暴露每個臺階平臺的頂表面的較大部分。
在一些實施例中，製程（vi）還包括：圖案化所述光阻層以暴露每個臺階平臺的頂表面的一部分，其中，所述部分的寬度基本上等於n×W/T 。
在一些實施例中，製程（vi）還包括：通過使用所述光阻層作為遮罩，去除每個臺階平臺上的所述交替堆疊結構的第一層；以及通過使用所述第一層作為遮罩，去除每個臺階平臺上的所述交替堆疊結構的第二層。
在一些實施例中，製程（vi）還包括：修整所述光阻層以暴露每個臺階平臺的頂表面的較大部分，其中，所述較大部分的寬度基本上等於2n×W/T 。
在一些實施例中，製程（viii）還包括：形成第二硬遮罩層以覆蓋剩餘交替堆疊結構的頂表面；在所述硬遮罩層中形成複數個第二開口以暴露所述臺階平臺中的每個臺階平臺的較大部分；形成第二光阻層以覆蓋所述第二硬遮罩層和所述臺階平臺的所暴露的表面；使用第二組相同的修整-蝕刻製程來圖案化所述光阻層以在所述臺階平臺中的每個臺階平臺上形成另一組階梯；以及去除所述第二光阻層和所述第二硬遮罩層。
在一些實施例中，形成所述複數個第二開口包括：在所述第二硬遮罩層中形成x 個第二開口以暴露所述臺階平臺中的每個臺階平臺的較大部分。每個第二開口的寬度基本上等於2n×m×W/T 。
本領域技術人員可以根據本公開的說明書、申請專利範圍和發明圖式理解本公開的其他方面。
儘管討論了具體的配置和佈置，但應該理解，這樣做僅僅是為了例示的目的。所屬領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和佈置。對於所屬領域的技術人員將顯而易見的是，本公開還可以用於各種其他應用中。
注意到，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是每個實施例可以不必包括所述特定特徵、結構或特性。而且，這樣的短語不必指代同一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性將在所屬領域的技術人員的知識範圍內。
通常，術語可以至少部分地根據上下文中的用法來理解。例如，至少部分取決於上下文，如本文所用的術語“一個或複數個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，比如“一”、“一個”或“該”的術語同樣可以被理解為傳達單數用法或傳達複數用法。
應該容易理解的是，本公開中的“在...上”，“在...之上”和“在...上方”的含義應該以最寬泛的方式來解釋，使得“在...上”不僅意味著“直接在某物上”，而且包括其間具有中間特徵或中間層的“在某物上”的含義，並且“在...之上”或“在......上方”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括它“在某物之上”或“在某物上方”而在它們之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，本文中可以使用比如“在...下面”，“在...下方”，“下部”，“在…之上”，“上部”等的空間相對關係術語來描述如圖所示的一個元件或特徵與另一個元件或特徵之間的關係。除了附圖中描繪的取向之外，所述空間相對關係術語旨在還涵蓋所述設備在使用或操作時的不同取向。所述設備可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以相應地解釋本文中使用的空間相對關係描述符。
如本文所使用的，術語“襯底”是指在其上添加後續材料層的材料。襯底本身可以被圖案化。添加在襯底頂部的材料可以被圖案化或可以保持未被圖案化。此外，襯底可以包括各種各樣的半導體材料，比如矽、鍺、砷化鎵、磷化銦等。可替代地，襯底可以由非導電材料製成，比如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下層結構或上層結構的整體的上方延伸，或者可以具有比下層結構或上層結構的面積小的面積。此外，層可以是均勻或不均勻連續結構的區域，該區域所具有的厚度小於該均勻或不均勻連續結構的厚度。例如，層可以位於在所述連續結構的頂表面和底表面之間的或在頂表面和底表面處的任何一對水平平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。襯底可以是一層，襯底可以在其中包括一層或多層，和/或襯底可以在其上、在其上方和/或在其下方具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體層和接觸層（其中形成接觸互連線和/或通孔）以及一個或複數個介電層。
如本文所使用的，術語“標稱的/標稱地”是指在產品或製程的設計階段期間設置的元件或製程操作的特性或參數的期望值或目標值，以及高於和/或低於該期望值的值的範圍。值的範圍可以是由於製造製程的輕微變化或公差而導致的。如本文所使用的，術語“約”表示可以基於與所述半導體設備相關聯的特定技術節點而變化的給定量的值。基於該特定的技術節點，術語“約”可以指示給定量的值，該給定量例如在該值的10-30％內（例如，±10％、±20％或±30％）變化。
根據本公開的各種實施例提供了一種用於形成3D記憶體設備的階梯結構的方法。如本文所使用的，術語“3D記憶體設備”是指在橫向取向的襯底上具有垂直取向的記憶體單元電晶體串（即，本文中的作為“記憶體串”的區域，比如NAND串）從而使得記憶體串相對於襯底沿著垂直方向延伸的半導體設備。如本文中所使用的，術語“垂直/垂直地”意指與襯底的側表面法向垂直。
在一些實施例中，NAND串包括垂直延伸穿過多個導體層/介電層對的半導體通道（例如，矽通道）。該複數個導體層/介電層對在本文中也被稱為“交替導體/介電質疊置體”。交替導體/介電質疊置體中的導體層可以用作字元線（電連接一個或複數個控制閘極）。垂直取向的記憶體串需要導電材料（例如，字元線板或控制閘極）和存取線（例如字元線）之間的電連接，使得3D記憶體設備中的記憶體單元可以被唯一地選擇用於寫入功能或讀取功能。
形成電連接的一種方法包括在交替導體/介電質疊置體的邊緣處形成階梯結構（SS）。隨著交替導體/介電質疊置體中的導體/介電質對的期望數量增加，與形成階梯結構的過程中的每個動作相關聯的誤差幅度相應地減小。
形成階梯結構的常規方法包括多迴圈修整和蝕刻製程。常規方法的每次重複包括修整遮罩，蝕刻絕緣材料，以及蝕刻導電材料。通過將這些動作重複與所述疊置體中的導電材料的數量一樣的次數來形成所期望數量個階梯。常規方法的每個動作都具有相關聯的蝕刻控制誤差，因為每個階梯的尺寸被設計為落入特定範圍（例如，公差）內以允許有足夠的空間來在其上形成觸點，同時將階梯結構的總尺寸保持為小尺寸。
另外，階梯的相對位置被設計為落在位置範圍內，以便在其上精確地形成觸點。隨著重複次數的增加，與目標階梯寬度或位置之間的任何偏差可能會因為一種材料中的誤差被轉移到下層材料而加劇。對於階梯結構中的較大數目的階梯（例如，64、96、128等），針對蝕刻速率控制所要實現的誤差幅度可能非常小（例如，小於0.5％）。使用傳統方法來實現小誤差幅度是困難和昂貴的。
此外，因為遮罩被反復修整，所以常規方法可以以高厚度的遮罩開始，這可能難以以對階梯寬度進行必要控制所需的精度來重複地進行圖案化和修整。可替代地，常規方法可以針對每個蝕刻動作使用唯一的遮罩來形成階梯，這需要大量成本，因為用於形成遮罩的大量微影遮罩板是昂貴的，並且大量遮罩的製造是耗時的。
所公開的用於形成3D記憶體設備的階梯結構的方法（包括階梯區域整體劃分，硬遮罩多晶矽沉積（poly deposition），以及多迴圈修整和蝕刻製程）可以顯著降低製造成本並通過減少迴圈時間和遮罩數量來提高產品生產量。在一些實施例中，階梯區域的階梯劃分圖案（SDP）可以利用修整-蝕刻製程施加到不同的方向和不同的層（deck）上。
參考第11圖，例示了根據本公開的一些實施例的用於形成3D記憶體設備的階梯結構的示例性方法的流程圖。第1圖至第10圖例示了在第11圖中所示的方法的某些製造階段處的示例性3D記憶體設備的階梯區域的示意性截面圖。
如第11圖所示，該方法從操作S2開始，其中在襯底上形成交替堆疊結構。在一些實施例中，襯底可以是具有任何合適結構的任何合適的半導體襯底，比如單晶單層襯底、多晶質矽（多晶矽）單層襯底、多晶矽和金屬多層襯底等等。
如第1圖所示，可以在襯底100上形成交替堆疊結構110。交替堆疊結構110可以是交替介電質疊置體或交替導體/介電質疊置體。注意到，為了便於在隨後的過程中進行描述，示出了X方向、Y方向和Z方向。
在一些實施例中，交替介電質疊置體可以包括沿著與襯底的表面垂直的垂直方向佈置的複數個介電層對。每個介電層對可以包括第一介電層110a和不同於第一介電層的第二介電層110b。複數個第一介電層110a和第二介電層110b沿著與襯底100的表面平行的橫向方向延伸。在一些實施例中，在交替介電質疊置體中存在比介電層對更多的由不同材料製成並具有不同厚度的層。交替介電質疊置體可以由一個或複數個薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，交替介電質疊置體可以包括複數個氧化物層/氮化物層對。每個介電層對包括氧化物層（例如，氧化矽層）和氮化物層（例如，氮化矽層）。複數個氧化物層/氮化物層對在本文中也被稱為“交替氧化物/氮化物疊置體”。也就是說，在交替介電質疊置體中，複數個氧化物層和複數個氮化物層在垂直方向上交替。換言之，除了給定的交替氧化物/氮化物疊置體的頂層和底層之外，其他氧化物層中的每一個可以被兩個相鄰的氮化物層夾在中間，並且每個氮化物層可以被兩個相鄰的氧化物層夾在中間。
氧化物層可以各自具有相同的厚度或具有不同的厚度。例如，每個氧化物層的厚度可以在從90nm到160nm的範圍內，優選約150nm。類似地，氮化物層可以各自具有相同的厚度或具有不同的厚度。例如，每個氮化物層的厚度可以在80nm至110nm的範圍內，優選約100nm。
注意到，在本公開中，氧化物層和/或氮化物層可以包括任何合適的氧化物材料和/或氮化物材料。例如，氧化物層可以是氧化矽層，以及氮化物層可以是氮化矽層。交替介電質疊置體可以包括任何合適層數的氧化物層和氮化物層。在一些實施例中，交替介電質疊置體中的氧化物層和氮化物層的總層數T 等於或大於64。例如，數量T 可以是64、96、128等。也就是說，氧化物層/氮化物層對的數量可以等於或大於32。在一些實施例中，交替氧化物/氮化物疊置體包括比氧化物層/氮化物層對更多的氧化物層或更多的氮化物層，該更多的氧化物層或更多的氮化物層具有不同的材料和/或厚度。
在一些實施例中，可以執行閘極替換製程以利用導電層替換交替介電質疊置體中的第二介電層110b（例如，氮化矽）。在一些實施例中，導電層的元素可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。結果，在閘極替換製程之後，交替介電質疊置體變成交替導體/介電質疊置體。可以通過對第一介電層110a（例如氧化矽）選擇性地濕式蝕刻第二介電層110b（例如，氮化矽）並且利用導電層（例如W）填充該結構，來執行利用導電層替換第二介電層110b。可以通過PVD、CVD、ALD、任何其他合適的製程或其任何組合來填充導電層。導電層可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。如此，所形成的交替導體/介電質疊置體可以包括複數個導體層/介電層對。
如第11圖所示，該方法進行到操作S4，其中可以在交替堆疊結構的階梯區域中形成兩個或更多臺階平臺。在一些實施例中，可以在交替堆疊結構的階梯區域中形成x 個臺階平臺。該x 個臺階平臺可以具有基本相等的寬度。也就是說，當交替堆疊結構的階梯區域的總寬度是W 時，x 個臺階平臺中的每個臺階平臺的寬度可以基本上等於W/x 。在以下對本公開和對應附圖的描述中，為了描述目的，作為最簡單的示例，將數量x選擇為兩個。要注意的是，數量x 可以是任何合適的整數，其可以由交替堆疊結構中的總層數T 和每個階梯中要形成的層數n 確定。
如第2圖中所示，交替堆疊結構110的階梯區域可以在橫向方向上被劃分成兩個或甚至更多個子區域，例如，在交替堆疊結構110的邊緣處的第一子區域112和連接到3D記憶體設備的核心陣列區域（圖中未示出）的第二子區域114。第一子區域112的寬度和第二子區域114的寬度可以彼此基本上相等，即，基本上等於交替堆疊結構110的階梯區域的總寬度W 的一半。
在操作S4中，第一子區域112在垂直方向上的一半深度可以被去除。例如，當交替堆疊結構110具有層數T （T 是如上所述的偶數）時，可以在第一子區域112中去除T /2層，如第2圖所示。在一些實施例中，可以使用一個或複數個濕式蝕刻製程、乾式蝕刻製程或其組合來去除第一子區域112的一半深度。這樣，在交替堆疊結構110的階梯區域中形成兩個臺階平臺和，每個都具有寬度W /2。
如第11圖所示，該方法進行到操作S6，其中可以形成硬遮罩層以覆蓋交替堆疊結構的所暴露的表面。如第3圖所示，硬遮罩層120可以被形成為覆蓋交替堆疊結構110的兩個臺階平臺的頂表面以及在該兩個臺階平臺的邊界處的交替堆疊結構110的側壁。在一些實施例中，硬遮罩層可以是利用任何合適的沉積製程（比如CVD、PVD、ALD等）形成的多晶矽層。
如第11圖所示，該方法進行到操作S8，其中可以在硬遮罩層中形成兩個或更多開口以暴露出交替堆疊結構的兩個或更多臺階平臺中的每個臺階平臺的一部分。如第4圖所示，仍然使用兩個開口作為示例。第一開口122可以形成在交替堆疊結構110的邊緣處的第一臺階平臺中，以及第二開口124可以與第一臺階平臺和第二臺階平臺之間的邊界相鄰地形成在第二臺階平臺中。
第一開口122和第二開口124可以通過使用任何合適的去除製程去除硬遮罩層120的一部分來形成，所述去除製程包括但不限於圖案化製程、蝕刻製程、清洗製程等。第一開口122的寬度W122 和第二開口124的寬度W124 可以彼此基本相等。在一些實施例中，第一開口122的寬度W122和第二開口124的寬度W124 可以基本上等於n×m×W/T ，其中，W 是交替堆疊結構110的階梯區域的總寬度，T 是交替堆疊結構110的總層數，n 是每個階梯中要形成的層數，m 是第一開口122或第二開口124中要形成的階梯的數量。
如第11圖所示，該方法進行到操作S10，其中可以形成光阻層以覆蓋硬遮罩層和交替堆疊結構的頂表面。如第5圖所示，可以通過使用旋轉塗覆製程來形成光阻層130以覆蓋硬遮罩層120和交替堆疊結構110的頂表面。光阻層130的頂表面可以在橫向方向上基本是平坦的。光阻層130的材料可以包括任何合適的感光材料，比如光聚合材料、光分解材料、光交聯材料等。
如第11圖所示，該方法進行到操作S12，其中可以重複執行複數個蝕刻-修整製程以在兩個或更多開口中的每個開口中形成一組階梯。在一些實施例中，蝕刻-修整製程可以包括一組相同或不同（在必要時）的重複蝕刻-修整製程以在交替堆疊結構的兩個或更多臺階平臺（例如如第6圖所示的由第一開口122露出的第一臺階平臺以及由第二開口124露出的第二臺階平臺）中形成兩組階梯。例如，“一組相同”的蝕刻-修整製程可以包括用於同時在第一區域和第二區域中形成第一階梯的第一蝕刻-修整製程，用於同時在第一區域和第二區域中形成第二階梯的第二蝕刻-修整製程，等等。
在一些實施例中，應注意的是，隨著從交替薄膜疊置體的頂部向下到底部襯底100形成越來越多的階梯，不僅利用階梯劃分圖案（SDP）沿著X方向執行複數個蝕刻-修整過程（如第5圖所示），而且可以在Y方向上執行由另一階梯劃分圖案劃分的多路製程（multi-lane process）。
具體而言，如第6圖所示，光阻層130可以用作要被圖案化以暴露第一開口122和第二開口124中的每個開口中的交替堆疊結構100的頂表面的一部分的遮罩。第一臺階平臺的所暴露的頂表面的寬度和/或第二臺階平臺的所暴露的頂表面的寬度（所謂階梯結構的一個“臺階寬度”）可以基本上等於n×W/T ，其中，W 是交替堆疊結構110的階梯區域的總寬度，T是交替堆疊結構110的總層數，n 是每個階梯中要形成的層數。
在一些實施例中，可以執行比如反應離子蝕刻（RIE）製程或其他合適的乾式/濕式蝕刻製程的非等向性蝕刻製程以去除第一臺階平臺和第二臺階平臺中的通過遮罩（即，光阻層130）暴露的暴露層（例如，第二介電層110b）。然後，將遮罩（即，光阻層130）中的圖案轉移到已經被蝕刻的層（例如，第二介電層110b）。可以通過一個在下一較低層（例如，第一介電層110a）上停止的乾式蝕刻製程去除第一臺階平臺和第二臺階平臺中的暴露層（例如，第二介電層110b），然後可以通過在下一較低層（例如，第二介電層110b）上停止的另一乾式蝕刻製程來去除所暴露的下一較低層（例如，第一介電層110a）。該兩步蝕刻製程可以重複n /2次，其中，n 是代表每個階梯中的層數的偶數。這樣，可以同時形成兩個階梯，其中，一個階梯在第一開口122中，以及另一個階梯在第二開口124中。
接下來，通過比如利用各向同性蝕刻製程去除在第一臺階平臺和第二臺階平臺之上的遮罩的一部分（也稱為“修整”）以暴露第一臺階平臺的另一臺階寬度和第二臺階平臺的另一臺階寬度，可以減小遮罩（即，光阻層130）的尺寸。可以通過對該結構執行非等向性蝕刻製程來重複該方法，該製程包括去除第一臺階平臺和第二臺階平臺的兩個暴露層（例如，第二介電層110b）的暴露部分，並且隨後去除兩個所暴露的下一較低層（例如，第二介電層110b）的暴露部分。該兩步蝕刻製程可以重複n /2次，使得兩個階梯可以形成在第一開口122中，而兩個階梯可以形成在第二開口124中。
在一些實施例中，遮罩（即，光阻層130）尺寸的連續減小和重複的蝕刻製程可以重複m 次，直到暴露出硬遮罩層120。這樣，可以在第一開口122和第二開口124兩者中形成相同數量的階梯200。在一些實施例中，可以在第一開口122中形成m 個階梯，並且可以在第二開口124中形成m 個階梯。每個階梯可以包括n 層，並且每個階梯具有基本上等於n×W/T 的臺階寬度，其中，W 是交替堆疊結構110的階梯區域的總寬度，T是交替堆疊結構110的總層數。例如，第6圖示出了形成在第一開口122中的四個階梯200和形成在第二開口124中的四個階梯200。每個階梯包括兩層，即，位於底部的第一介電層110a（例如，氧化矽層）和位於頂部的第二介電層110b（氮化矽層），或位於底部的介電層（例如，氧化矽層）以及位於頂部的導體層（例如，鎢層）。
如第11圖所示，該方法進行到操作S14，其中光阻層和硬遮罩層可以被去除。在一些實施例中，去除製程可以包括任何合適的蝕刻製程和清洗製程。如第7圖所示，可以去除光阻層130和硬遮罩層120。交替堆疊結構110的剩餘部分可以在第一子區域112和第二子區域114中包括相同數量的階梯200。
如第11圖所示，該方法返回到操作S6，其中可以形成另一硬遮罩層220以覆蓋交替堆疊結構110的所暴露的表面，如第8圖所示。然後在操作S8中，可以在硬遮罩層220中形成兩個較大的開口222和224，以暴露交替堆疊結構110的兩個子區域中的每個子區域的較大部分，如第9圖所示。接著，該方法可以進一步依次進行上述操作S10、S12和S14。該方法可以重複上述操作S6-S14，直到第一子區域112中的所形成的階梯連接到第二子區域114中的所形成的階梯，如第10圖所示。這樣，交替堆疊結構110的階梯結構可以全部形成。
通過使用所公開的方法形成3D記憶體設備中的階梯結構，可以顯著減少所需的光罩的數量，從而降低了製造成本和製造週期。要注意的是，由於在所公開的方法中交替堆疊結構被分成兩個或更多個子區域，所以該方法適用於雙層或多層交替堆疊結構結構。上層階梯結構和下層階梯結構可以在同一修整-蝕刻迴圈內一起形成。因此，可以減少處理時間，並且可以增加產品生產量。此外，如上所述，通過在操作S4中在交替堆疊結構的階梯區域中形成複數個臺階平臺，該方法可以應用於多層交替堆疊結構結構。如此，可以在同一修整-蝕刻迴圈內，在交替堆疊結構的多層的每層中一起形成階梯結構。
因此，在本公開的一些實施例中提供了一種用於形成三維（3D）記憶體設備中的階梯結構的方法。該方法可以包括：（i）形成交替堆疊結構，所述交替堆疊結構包括沿著垂直方向佈置在襯底上的複數個層；（ii）去除所述交替堆疊結構的一部分以在所述交替堆疊結構的階梯區域中形成複數個臺階平臺；（iii）形成硬遮罩層（例如，多晶矽層）以覆蓋所述臺階平臺的頂表面；（iv）在所述硬遮罩層中形成複數個開口以暴露所述臺階平臺中的每個臺階平臺的一部分；（v）形成光阻層以覆蓋所述硬遮罩層和所述臺階平臺的頂表面；（vi）使用一組相同的修整-蝕刻製程來圖案化所述光阻層以在所述臺階平臺中的每個臺階平臺上形成一組階梯；（vii）去除所述光阻層和所述硬遮罩層；以及（viii）依次重複（iii），（iv），（v），（vi）和（vii）。
在一些實施例中，所述交替堆疊結構包括複數個介電層對，每個介電層對包括第一介電層和第二介電層，比如氧化矽層和氮化矽層。在一些其他實施例中，所述交替堆疊結構包括垂直方向上的複數個介電層/導體層對，每個介電層/導體層對包括介電層和金屬層，比如氧化矽層和鎢層。
在一些實施例中，所述交替堆疊結構在垂直方向上包括T 層，T 等於或大於64。所述交替堆疊結構包括在橫向方向上具有寬度W 的階梯區域。通過去除所述交替堆疊結構的一部分，可以在所述階梯區域中形成x 個臺階平臺。每個臺階平臺可以在垂直方向上具有T / x 層，並且在橫向方向上具有寬度W / x 。
在一些實施例中，可以在所述硬遮罩層中形成x 個開口以暴露所述臺階平臺中的每個臺階平臺的一部分。每個開口的寬度基本上等於n×m×W/T ，n 是每個階梯中要形成的層數，以及m 是每個開口中要形成的階梯的數量。
在一些實施例中，操作（vi）（修整-蝕刻製程）還包括圖案化所述光阻層以暴露所述臺階平臺中的每個臺階平臺的頂表面的一部分。該部分的寬度基本上等於n×W/T 。操作（vi）還包括通過使用所述光阻層作為遮罩，在所述臺階平臺中的每個臺階平臺上去除所述交替堆疊結構的第一層，並且通過使用所述第一層作為遮罩，去除在所述臺階平臺中的每個臺階平臺上的所述交替堆疊結構的第二層。在一些實施例中，操作（vi）還包括修整所述光阻層以暴露所述臺階平臺中的每個臺階平臺的頂表面的較大部分。該較大部分的寬度基本上等於2n×W/T 。
在一些實施例中，重複操作（viii）還包括：形成第二硬遮罩層以覆蓋剩餘交替堆疊結構的頂表面；在所述硬遮罩層中形成複數個第二開口以暴露所述臺階平臺中的每個臺階平臺的較大部分；形成第二光阻層以覆蓋所述第二硬遮罩層和所述臺階平臺的所暴露的表面；使用一組相同的修整-蝕刻製程來圖案化所述光阻層以在所述臺階平臺中的每個臺階平臺上形成另一組階梯；以及去除所述第二光阻層和所述第二硬遮罩層。在一些實施例中，可以在所述第二硬遮罩層中形成x 個第二開口以暴露所述臺階平臺中的每個臺階平臺的較大部分。每個第二開口的寬度基本上等於2n×m×W/T 。
以上對特定實施例的描述將充分揭示本公開的一般性質，使得他人可以在不偏離本公開的一般概念的情況下通過應用本領域技術範圍內的知識容易地修改這些特定實施例和/或使得這些特定實施例適應于各種應用，而無需過度實驗。因此，基於這裡給出的教導和指導，這樣的適應和修改意在落入所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是用於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上已經借助於示出了具體功能的實現及其關係的功能構建塊描述了本公開的實施例。為了描述的方便，在本文中已經任意定義了這些功能構建塊的邊界。只要適當地執行了所指定的功能及其關係，就可以定義替代邊界。
發明內容和摘要部分可以闡述由發明人設想的本公開的一個或複數個而非全部的示例性實施例，並且因此不旨在以任何方式限制本公開和所附申請專利範圍。
本公開的寬度和範圍不應受任何上述示例性實施例的限制，而應僅根據以下申請專利範圍及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧襯底
110‧‧‧交替堆疊結構
110a‧‧‧第一介電層
110b‧‧‧第二介電層
112‧‧‧第一子區域
114‧‧‧第二子區域
120‧‧‧硬遮罩層
122‧‧‧第一開口
124‧‧‧第二開口
W122‧‧‧寬度
W124‧‧‧寬度
130‧‧‧光阻層
200‧‧‧階梯
220‧‧‧硬遮罩層
222‧‧‧開口
224‧‧‧開口
S2‧‧‧操作
S4‧‧‧操作
S6‧‧‧操作
S8‧‧‧操作
S10‧‧‧操作
S12‧‧‧操作
S14‧‧‧操作
併入本文並形成說明書的一部分的圖式例示了本公開的實施例，並且圖式與說明書一起進一步用於解釋本公開的原理以及使得所屬領域技術人員能夠製作和使用本公開。 第1圖至第10圖例示了根據本公開的一些實施例的在某些製造階段的示例性3D記憶體設備的階梯區域的示意性截面圖；以及 第11圖例示了根據本公開的一些實施例的用於形成3D記憶體設備的階梯結構的示例性方法的流程圖。 將參照圖式描述本公開的實施例。

Claims (15)

  1. 一種用於形成三維（3D）記憶體設備中的階梯結構的方法，包括： （i）形成交替堆疊結構，該交替堆疊結構包括沿著垂直方向佈置在襯底上的複數個層； （ii）去除該交替堆疊結構的一部分以在該交替堆疊結構的階梯區域中形成複數個臺階平臺； （iii）形成硬遮罩層以覆蓋該等臺階平臺的頂表面； （iv）在該硬遮罩層中形成複數個開口以暴露該等臺階平臺中的各該臺階平臺的一部分； （v）形成光阻層以覆蓋該硬遮罩層和該等臺階平臺的頂表面； （vi）使用一組相同的修整-蝕刻製程來圖案化該光阻層以在該等臺階平臺中的各該臺階平臺上形成一組階梯； （vii）去除該光阻層和該硬遮罩層；以及 （viii）依次重複（iii），（iv），（v），（vi）和（vii）。
  2. 如請求項1所述的方法，其中，（i）還包括： 形成在該垂直方向上包括複數個介電層對的交替堆疊結構，各該介電層對包括第一介電層和第二介電層。
  3. 如請求項2所述的方法，其中，各該介電層對包括氧化矽層和氮化矽層。
  4. 如請求項1所述的方法，其中，（i）還包括： 形成在該垂直方向上包括複數個介電層/導體層對的交替堆疊結構。
  5. 如請求項4所述的方法，其中，各該介電層/導體層對包括氧化矽層和鎢層。
  6. 如請求項1所述的方法，其中，（i）還包括： 形成在該垂直方向上包括T 層的交替堆疊結構，其中，T 等於或大於64，並且該交替堆疊結構包括在橫向方向上具有寬度W 的階梯區域。
  7. 如請求項6所述的方法，其中，（ii）還包括： 去除該交替堆疊結構的一部分以在該交替堆疊結構的該階梯區域中形成x 個臺階平臺，各該臺階平臺在該垂直方向上具有T/x 層並且在該橫向方向上具有寬度W/x 。
  8. 如請求項7所述的方法，其中，（iv）包括： 在該硬遮罩層中形成x 個開口以暴露該等臺階平臺中的各該臺階平臺的一部分； 其中，各該開口的寬度等於n×m×W/T ，n 是各該階梯中要形成的層數，以及m 是各該開口中要形成的階梯的數量。
  9. 如請求項8所述的方法，其中，（iii）包括： 形成多晶矽層以作為該硬遮罩層覆蓋該等臺階平臺的頂表面。
  10. 如請求項8所述的方法，其中，（vi）包括： 圖案化該光阻層以暴露各該臺階平臺的頂表面的一部分； 去除各該臺階平臺上的由該光阻層暴露的該交替堆疊結構的至少兩個頂層；以及 修整該光阻層以暴露各該臺階平臺的頂表面的較大部分。
  11. 如請求項10所述的方法，其中，各該臺階平臺的頂表面的該部分的寬度等於n×W/T 。
  12. 如請求項10所述的方法，其中，去除各該臺階平臺上的由該光阻層暴露的該交替堆疊結構的至少兩個頂層包括： 通過使用該光阻層作為遮罩，去除各該臺階平臺上的該交替堆疊結構的第一層；以及 通過使用該第一層作為遮罩，去除各該臺階平臺上的該交替堆疊結構的第二層。
  13. 如請求項10所述的方法，其中，各該臺階平臺的頂表面的該較大部分的寬度等於2n×W/T 。
  14. 如請求項8所述的方法，其中，（viii）包括： 形成第二硬遮罩層以覆蓋剩餘交替堆疊結構的頂表面； 在該第二硬遮罩層中形成複數個第二開口以暴露該等臺階平臺中的各該臺階平臺的較大部分； 形成第二光阻層以覆蓋該第二硬遮罩層和該等臺階平臺的所暴露的表面； 使用第二組相同的修整-蝕刻製程來圖案化該光阻層以在該等臺階平臺中的各該臺階平臺上形成另一組階梯；以及 去除該等第二光阻層和該第二硬遮罩層。
  15. 如請求項14所述的方法，其中，形成該等第二開口包括： 在該第二硬遮罩層中形成x 個第二開口以暴露該等臺階平臺中的各該臺階平臺的較大部分； 其中，各該第二開口的寬度等於2n×m×W/T 。
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