KR20180100699A - 메모리 핀 패턴을 형성하기 위한 방법 및 시스템 - Google Patents

메모리 핀 패턴을 형성하기 위한 방법 및 시스템 Download PDF

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Abstract

여기에 개시된 기술은 고분해능 피처를 생성하기 위해 피처 밀도를 정확하게 증가시키기 위한 그리고 또한 분해능이하 피처의 피치 상의 컷팅을 위한 방법 및 제조 구조물을 제공한다. 기술은, 피처를 선택적으로 에칭하고 지정된 곳에 컷 또는 블록을 생성하도록 상이한 에칭 특성을 갖는 복수의 재료를 사용하는 것을 포함한다. 상이한 에칭 특성을 제공하는 셋 이상의 상이한 재료로 복수의 층이 형성된다. 선택된 노출된 재료 내에 컷을 선택적으로 에칭하도록, 섞여있는(interwoven) 에칭 마스크를 포함하는 에칭 마스크가 사용될 수 있다. 그 다음, 구조물이 컷팅되고 형성될 수 있다. 구조물 및 컷을 형성하는 것은 기억 층에 기록될 수 있으며, 이 또한 에칭 마스크로서 사용될 수 있다.

Description

메모리 핀 패턴을 형성하기 위한 방법 및 시스템
본 출원은, 2016년 1월 29일 출원되어 발명의 명칭이 “METHOD AND SYSTEM FOR FORMING MEMORY FIN PATTERNS”인 미국 가특허 출원 번호 제62/288,846호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
본 개시는 기판 프로세싱에 관한 것으로, 보다 상세하게는 반도체 웨이퍼의 패터닝을 포함하여 기판을 패터닝하는 기술에 관한 것이다.
리소그래피 프로세스에 있어서 선폭을 축소시키는 방법은 역사적으로 더 큰 NA(numerical aperture) 광학기기, 더 짧은 노출 파장, 또는 공기가 아닌 다른 계면 매체(예컨대, 수침)를 사용하는 것을 수반하여 왔다. 종래의 리소그래피 프로세스의 분해능이 이론 한계에 다다름에 따라, 제조자들은 광학 한계를 극복하기 위해 이중 패터닝(DP; double-patterning) 방법으로 전환하기 시작하였다.
(포토리소그래피와 같은) 재료 프로세싱 방법에서, 패터닝된 층을 생성하는 것은, 기판의 상면에 포토레지스트와 같은 방사선 감응 재료의 얇은 층을 도포하는 것을 포함한다. 이 방사선 감응 재료는, 기판 상의 하부층(underlying layer)으로 패턴을 전사하도록 에칭 마스크로서 사용될 수 있는 릴리프 패턴(relief pattern)으로 변형된다. 방사선 감응 재료의 패터닝은 일반적으로, 예를 들어 포토리소그래피 시스템을 사용하여, 방사선 감응 재료에 레티클(및 관련 광학기기)을 통한 화학 방사선에의 노출을 수반한다. 이 노출 다음에는 현상 용매를 사용하여 방사선 감응 재료의 조사된 영역(포지티브 포토레지스트의 경우) 또는 조사되지 않은 영역(네가티브 레지스트의 경우)의 제거가 이어질 수 있다. 이 마스크 층은 복수의 부층을 포함할 수 있다.
기판에 방사선 또는 광의 패턴을 노출시키는 종래의 리소그래피 기술은, 노출되는 피처(feature)의 크기를 한정하고 노출된 피처들 간의 간격 또는 피치(pitch)를 한정하는 다양한 난제를 갖고 있다. 노출 한계를 완화시키기 위한 하나의 종래의 기술은, 종래의 리소그래피 기술로 현재 가능한 것보다 더 작은 피치로 더 작은 피처의 패터닝을 가능하게 하도록 이중 패터닝 접근을 사용하는 것이다.
반도체 기술은 14 나노미터, 7 nm, 5 nm 및 그 이하의 피처 크기를 포함하는 더 작은 피처 크기로 계속해서 발전하고 있다. 다양한 소자들이 제조되는 피처의 이 계속되는 크기 감소로 피처를 형성하는 데에 사용되는 기술에 대한 요구가 점점 더 커지고 있다. 이들 피처의 사이징을 기술하는 데에 “피치”의 개념이 사용될 수 있다. 피치는 2개의 인접한 반복 피처의 2개의 동일 포인트 간의 간격이다. 이어서, 하프피치(half-pitch)는 어레이의 동일 피처 간의 간격의 절반이다.
종종 다소 잘못된 것이긴 하지만 일상적으로, “피치 2배화(pitch doubling)” 등에 의해 예시되는 바와 같이 “피치 증식(pitch multiplication)”으로 칭해지는 피치 감소 기술은, 피처 크기 한계(광학 분해능 한계)를 넘어 포토리소그래피의 능력을 확대할 수 있다. 즉, 피치의 특정 팩터만큼의 종래의 증식은(보다 정확하게는 피치 감소, 또는 피치 밀도의 증배) 지정된 팩터만큼 목표 피치를 감소시키는 것을 수반한다. 193 nm 액침 리소그래피와 함께 사용되는 이중 패터닝 기술은 종래에 22 nm 노드 및 그 이하 노드를 패터닝하는 데에 가장 유망한 기술 중의 하나로서 간주된다. 주목할만한 것은, 자가 정렬된 이중 패터닝(SADP; self-aligned double patterning)이 이미 피치 밀도 2배화 프로세스로서 확립되었고 NAND 플래시 메모리 디바이스의 고용적 제조에 적응되었다는 것이다. 또한, SADP 단계를 반복하여 피치 4배화(quadrupling)가 되며, 초미세 분해능이 얻어질 수 있다.
패턴 밀도 또는 피치 밀도를 증가시키기 위한 여러 가지 패터닝 기술이 존재하지만, 종래의 패터닝 기술은 에칭된 피처의 거친 표면 또는 열악한 분해능의 단점을 갖는다. 따라서, 종래의 기술은 매우 작은 치수(20 nm 이하)에 대해 바람직한 충실도(fidelity) 및 균일도 수준을 제공할 수 없다. 신뢰성있는 리소그래피 기술은 약 80 nm의 피치를 갖는 피처를 생성할 수 있다. 그러나, 종래의 그리고 신흥 설계 사양은 약 20 nm 또는 10 nm보다 더 작은 임계 치수를 갖는 피처를 제조하기를 원한다. 또한, 피치 밀도 2배화 및 4배화 기술로, 분해능이하(sub-resolution) 라인이 생성될 수는 있지만, 이들 라인 사이의 연결이나 컷(cut)을 형성하는 것이 난제인데, 특히 이러한 컷에 필요한 피치 및 치수가 종래의 포토리소그래피 시스템의 능력의 훨씬 아래이기 때문이다.
여기에 개시된 기술은, 예를 들어 메모리 어레이를 위한 구조물을 생성하는 것과 같은, 고분해능 피처를 생성하기 위해 피치 감소(피치/피처 밀도 증가)를 위한 그리고 또한 분해능이하 피처의 피치 상의 컷팅을 위한 방법을 제공한다. 여기에서의 기술은 상이한 내에칭성(etch resistivity)의 재료들의 멀티라인(multi-line) 층을 형성하는 것을 포함한다. 먼저 컷을 형성하고 핀, 라인 세그먼트, 또는 다른 구조물들을 생성하는 것이 이어지도록 에칭 마스크 조합이 사용될 수 있다. 컷과 핀이 포토마스크 단독으로만 정의되는 대신 복수의 상이한 재료 타입에 의해 정의되면서, 컷은 핀 어레이 또는 다른 구조적 어레이를 생성하도록 핀에 자가 정렬(self-align)될 수 있으며, 이는 핀을 형성하기 위한 종래의 기술에 비교하여 볼 때 보다 양호한 프로세스 마진을 갖는다.
하나의 실시예는 메모리 어레이를 위한 핀을 제조하는 것과 같이 기판을 패터닝하기 위한 방법을 포함한다. 기판 상의 기억(memorization) 층 위에 멀티라인 층이 형성된다. 멀티라인 층은 서로에 비해 상이한 내에칭성을 가짐으로써 서로 화학적으로 상이한 3가지 재료의 교대하는 라인들의 패턴을 갖는 영역을 포함한다. 3가지 상이한 재료는 재료 A, 재료 B, 및 재료 C를 포함한다. 3가지 재료의 교대하는 라인들의 패턴은 재료들이 기판의 작업 표면에 평행한 방향에서 교대하는 A-B-C-B-A-B-C-B의 반복 순서를 포함하며, 재료의 각 라인은 멀티라인 층의 상부 표면으로부터 멀티라인 층의 하부 표면으로 연장한다.
제1 에칭 마스크가 멀티라인 층 위에 형성된다. 제1 에칭 마스크는 멀티라인 층의 제1 부분을 덮지 않는 제1 트렌치를 정의하며, 이렇게 정의된 제1 트렌치는 입면으로(elevationally) 교대하는 라인들의 패턴으로부터 복수의 라인들과 교차한다. 제1 에칭 마스크를 사용하여, 재료 A의 덮이지 않은 부분 및 재료 A의 덮이지 않은 부분 바로 아래의 기억 층의 부분이 에칭된다. 제2 에칭 마스크가 멀티라인 층 위에 형성된다. 제2 에칭 마스크는 멀티라인 층의 제2 부분을 덮지 않는 제2 트렌치를 정의하며, 이렇게 정의된 제2 트렌치는 입면으로 교대하는 라인들의 패턴으로부터 복수의 라인들과 교차한다. 제2 에칭 마스크를 사용하여, 재료 C의 덮이지 않은 부분 및 재료 C의 덮이지 않은 부분 바로 아래의 기억 층의 부분이 에칭된다. 멀티라인 층이 덮이지 않은 채로, 재료 B 및 재료 B 바로 아래의 기억 층의 부분이 에칭된다.
따라서, 핀은, 정확한 포토리소그래피 레지스트레이션(registration)에 의존하지 않으며 자가 정렬되는 컷으로 생성될 수 있다. 포토리소그래피 정렬에 의존하는 대신, 컷 배치는 퇴적된 재료 두께 및 차등 내에칭성에 기초할 수 있다.
물론, 명확하게 하기 위해 여기에 기재된 바와 다른 단계의 설명 순서가 제시되었다. 일반적으로, 이들 단계는 임의의 적합한 순서로 수행될 수 있다. 또한, 여기에서의 다양한 특징, 기술, 구성 등의 각각이 본 개시의 상이한 곳에 설명되어 있을 수 있지만, 개념의 각각은 서로 독립적으로 또는 서로 결합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식들로 구현되고 보여질 수 있다.
이 요약 부분이 본 개시 또는 청구하는 발명의 모든 실시예 및/또는 점증적인 신규의 양상을 명시한 것은 아님을 유의하자. 대신, 이 요약은 단지 다양한 실시예들의 예비 설명 및 종래 기술 이상의 신규성의 대응점을 제공하는 것이다. 본 발명 및 실시예의 추가적인 세부사항 및/또는 가능한 관점에 대하여, 아래에 더 설명되는 바와 같은 본 개시의 상세한 설명 및 대응하는 도면을 참조한다.
첨부 도면과 함께 고려되는 다음의 상세한 설명을 참조하여 본 발명의 다양한 실시예 및 이의 많은 동반 이점의 보다 완전한 인식이 용이하게 명백하게 될 것이다. 도면은 반드시 실축척대로 도시된 것이 아니며, 대신에 특징, 원리 및 개념을 예시하는 데에 중점을 둔다.
도 1a 내지 도 10a는 여기에 개시된 실시예에 따른 프로세스 흐름을 보여주는 예시적인 기판 세그먼트의 개략 단면도들이다.
도 1b 내지 도 10b는 여기에 개시된 실시예에 따른 프로세스 흐름을 보여주는 예시적인 기판 세그먼트의 개략 평면도들이다.
도 3c 및 도 6c는 여기에 개시된 실시예에 따른 프로세스 흐름을 보여주는 예시적인 기판 세그먼트의 상면도들이다.
도 10c는 여기에 개시된 실시예에 따른 프로세스 흐름을 보여주는 예시적인 기판 세그먼트의 예시적인 사시도이다.
도 11a 내지 도 20a는 여기에 개시된 실시예에 따른 프로세스 흐름을 보여주는 예시적인 기판 세그먼트의 개략 단면도들이다.
도 11b 내지 도 20b는 여기에 개시된 실시예에 따른 프로세스 흐름을 보여주는 예시적인 기판 세그먼트의 개략 평면도들이다.
여기에 개시된 기술은 고분해능 피처를 생성하기 위해 피처 밀도를 정확하게 증가시키기 위한 그리고 또한 분해능이하 피처의 피치 상의 컷팅을 위한 방법 및 제조 구조물을 제공한다. 기술은, 피처를 선택적으로 에칭하고 지정된 곳에 컷 또는 블록을 생성하도록 상이한 에칭 특성을 갖는 복수의 재료를 사용하는 것을 포함한다. 일반적으로, 상이한 에칭 특성을 제공하는 셋 이상의 상이한 재료로 복수의 층이 형성된다. 그 다음, 선택된 노출된 재료 내에 컷을 선택적으로 에칭하도록, 섞여있는(interwoven) 에칭 마스크를 포함하는 에칭 마스크가 사용될 수 있다. 그 다음, 구조물이 컷팅되고 형성될 수 있다. 구조물 및 컷을 형성하는 것은 기억 층에 기록될 수 있으며, 이는 (컴포넌트 패턴이 기록되었을 때) 하부 층에 구조물을 형성하기 위한 에칭 마스크로서 사용될 수 있다.
여기에서의 기술로 형성될 수 있는 다양한 유형의 구조물이 존재한다. 실시예를 기재하는 데 있어서 편의를 위해, 주로 메모리 핀 패턴 또는 핀 어레이를 형성하는 것을 기재하는 데에 중점을 둘 것이다. 여기에서의 기술은 예를 들어, 보다 나은 프로세스 마진으로 DRAM(dynamic random-access memory) 핀 패턴을 생성하는 것을 가능하게 할 수 있다. DRAM 핀 패터닝에 있어서, 라인 컷팅이 매우 난제이다. 예를 들어, 피처 스케일링 또는 크기 감소의 진전으로, 이러한 핀 패턴을 위한 라인들은, 예를 들어 맨드릴(mandrel) 및 라인을 형성하도록 자가 정렬 쿼드(quad) 패터닝 기술을 사용함으로써, 분해능이하 치수로 형성되고 있다. 종래의 핀 제조 흐름에서, 핀 또는 라인은 하드마스크 층과 같은 기억 층에 형성된다. 그 다음, 이 하드마스크 층은 하나 이상의 재료와 함께 평탄화되고, 그 다음 포토리소그래피 패터닝 기술에 의해 상부에 에칭 마스크가 형성된다. 컷의 포토마스크에 노출된 포토레지스트 층을 현상한 후에, 결과는 포토레지스트 층이 비교적 작은 홀들의 어레이처럼 보이는 것이다. 이들 홀은 분해능이하로 형성된 라인 바로 위에 정렬하도록 설계되어, 지정된 위치에서 하드마스크 층의 매립 라인들을 컷팅하도록 여러 층들을 통해 그 패턴이 전사(에칭)됨에 따라 이들 라인에 컷을 형성한다. 난제는, 오버레이 또는 포토리소그래피 오정렬로, 컷이 2개의 인접한 라인들 사이에 놓이는 경우 라인이 부분적으로만 컷팅되거나 전혀 컷팅되지 않을 수 있으며, 이는 디바이스 고장을 초래하거나 야기한다는 것이다. 분해능이하 컷의 경우, 원하는 위치에 매립 라인을 컷팅하도록 2개의 상이한 컷 마스크가 존재할 수 있다.
따라서, 여기에서의 실시예는 기판을 패터닝하기 위해 사용될 수 있다. 이는 핀 어레이와 같은 분해능이하 패턴을 전사하기 위해 복합 에칭 마스크를 형성하는 것을 포함한다. 이제 도 1a 및 도 1b를 참조하면, 멀티라인 층(150)이 기판 상의 기억 층(140) 위에 형성된다. 하부 층(135)이 기억 층(140) 아래에 위치될 수 있다. 이 기판 스택은 제조를 돕기 위한 추가의 중간 층 또는 막을 포함할 수 있다는 것을 유의하자. 도 1a는 예시적인 기판 세그먼트의 측단면도를 도시하며, 도 1b는 대응하는 기판 세그먼트의 평면도를 도시한다. 이 도면 넘버링은 여기에서 후속 도면들에 대하여 반복하며, 문자 “A”를 갖는 도면 번호는 단면도를 나타내고 문자 "B”를 갖는 도면 번호는 평면도를 나타낸다는 것을 유의하자. 멀티라인 층(150)은 서로에 대해 상이한 내에칭성을 가짐으로써 서로 화학적으로 상이한 셋 이상의 재료의 교대하는 라인들의 패턴을 갖는 영역을 포함한다. 3가지 상이한 재료는 재료 A, 재료 B, 및 재료 C를 포함한다. 멀티라인 층의 하나 이상의 라인은 자가 정렬 이중 패터닝 또는 자가 정렬 4중 패터닝 또는 다른 피치 증배 기술에 의해 형성될 수 있다.
3가지 재료의 교대하는 라인들의 패턴은 재료들이 기판의 작업 표면에 평행한 방향에서 교대하는 A-B-C-B-A-B-C-B의 반복 순서를 포함한다. 다르게 말하자면, 기판의 작업 표면이 수평으로 배향된다고 가정하여, 3가지 재료의 교대하는 라인들의 패턴은 기판에 걸쳐 수평으로 교대한다. 괄호 151은 예시적인 반복 순서를 보여준다. 하나의 실시예에서, 반복 패턴의 가장 짧은 세그먼트는 A-B-C-B이며, 이는 이어서 반복한다. 도 1a 및 도 1b는 각각의 라인 또는 재료 유형 위에 문자 A, B 및 C를 도시한다. 재료의 각 라인은 멀티라인 층의 상부 표면으로부터 멀티라인 층의 하부 표면으로 연장한다. 다르게 말하자면, 재료의 각 라인은 위로부터 에천트에 접근 가능하며, 기억 층(140) 및 임의의 중간 막에 접근하도록 멀티라인 층(150)을 완전히 관통하여 에칭될 수 있다.
서로 상이한 내에칭성을 갖는 것은, 여기에서 사용될 때, 주어진 하나의 재료를 다른 재료(들)보다 더 빠른 속도로 에칭하는 적어도 하나의 에천트(또는 에천트 조합)가 있음을 의미한다. 둘 이상의 주어진 재료를 동일한 속도로 에칭하는 특정 에천트가 존재할 수 있지만, 다른 재료(들)에 비해 더 빠르게 포함된 재료를 에칭하는 적어도 하나의 에천트가 존재한다는 것을 유의하자. 다른 재료에 비해 하나의 재료를 에칭하는 것은, 다른 것을 실질적으로 에칭하지 않고서 하나의 재료를 에칭하는 것, 또는 3:1, 4:1, 10:1 등의 에칭 속도 비를 갖는 것과 같이 다른 재료에 비교하여 실질적으로 더 큰 속도로 하나의 재료를 에칭하는 것을 포함할 수 있다. 2개의 재료가 상이한 내에칭성을 갖는 것에 대해, 이는 통상적으로, 포함된 특정 원자 요소에 의한 것과 같이, 2개의 재료가 서로 화학적으로 상이함을 의미한다. 2개의 재료 중의 하나가 도펀트를 포함한다는 것을 제외하고는 거의 동일한 2개의 재료는, 그럼에도 상이한 내에칭성을 가질 수 있다. 또한, 동일한 원자 요소를 갖지만 상이한 분자 또는 결정 구조를 갖는 재료도 또한 내에칭성 차이를 제공할 수 있다.
이제 도 2a 및 도 2b를 참조하면, 제1 에칭 마스크(161)가 멀티라인 층(150) 위에 형성된다. 제1 에칭 마스크는 멀티라인 층의 제1 부분을 덮지 않는 제1 트렌치를 정의하며, 이렇게 정의된 제1 트렌치는 입면으로(elevationally) 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차한다. 다르게 말하자면, 제1 에칭 마스크(161)에 의해 정의된 트렌치는, 예를 들어 방향성 에칭의 시점으로부터 또는 기판의 작업 표면에 수직으로부터, 교대하는 라인들의 하부 패턴 위에 교차한다. 도 2b에서, 라인 세그먼트 및 반복 패턴을 보는 것이 가능하다(정의된 트렌치 사이를 보면). 라인들의 교차 또는 교차점이 수직이어야 하는 것은 아니며, 예각/경사각으로도 교차할 수 있다는 것을 유의하자. 설명의 편의상, 제1 에칭 마스크(161)가 멀티라인 층(150) 바로 위에 위치된 단층으로서 예시되어 있는 것을 유의하자. 제1 에칭 마스크(161)는 종래의 포토리소그래피 기술을 통해 형성될 수 있으며, 이는 먼저 기판 상에 평탄화 층을 퇴적한 다음, 반사 방지 코팅, 그리고 그 다음 포토레지스트와 같은 방사선 감응 재료의 층을 퇴적하고, 이어서 노출 그리고 용해성이거나 용해성이 되는 부분의 현상을 포함할 수 있다. 대안의 실시예에서, 하드마스크 층이 평탄화 층 전에 멀티라인 층(150) 상에 퇴적되거나, 또는 평탄화 층 상에 퇴적될 수 있다. 일부 프로세스 흐름에서 하드마스크 층을 멀티라인 층(150) 위에 그리고 제1 에칭 마스크(161) 아래에 퇴적되게 하는 것이 이로울 수 있다.
이제 도 3a 및 도 3b를 참조하면, 제1 에칭 마스크(161)를 사용하여 재료 A의 덮이지 않은 부분 및 그 다음 재료 A의 덮이지 않은 부분 바로 아래의 기억 층(140)의 덮이지 않은 부분을 통해 에칭하는 에칭 동작이 실행된다. 하드마스크가 멀티라인 층(150) 상에 퇴적되었다면, 하드마스크는 제1 에칭 마스크(161)에 대응하여 에칭된다. 도 3b에서, 재료 A는 더 이상 트렌치를 통해 보이지 않으며, 이제 하부 층(135)의 부분이 보인다. 보다 나은 이해를 위해, 도 3c는 기억 층(140)으로부터 위의 층들이 제거된 경우 프로세스의 이 단계에서 기억 층(140)이 무엇처럼 보이는지의 상부도를 도시한다.
이제 도 4a 및 도 4b를 참조하면, 그 다음 멀티라인 층(150) 및 기억 층(140)에서의 공간이 특정 재료로 충전된다. 예를 들어, 재료 C가 개구를 충전하도록 기판 상에 퇴적될 수 있다. 이러한 충전은 초기에 재료 C의 과퇴적물(overburden)이 될 수 있으며, 그러면 기판은 도 4b에 도시된 바와 같이 멀티라인 층(150)의 상부까지 평탄화될 수 있다. 이러한 충전 전에, 제1 에칭 마스크(161) 및 동반 층들이 제거될 수 있다. 하드마스크 층이 멀티라인 층(150)의 상부에 통합되면, 이 하드마스크 층은 기판 상에 남을 수 있다. 멀티라인 층(150)의 상부 표면까지 평탄화하는 것도 필요하지 않다는 것을 유의하자. 대신에, 하나의 옵션은, 후속 에칭 마스크를 퇴적하기 위한 평탄화 층으로서 재료 C(또는 다른 재료)의 충전 층을 사용하는 것이다.
이제 도 5a 및 도 5b를 참조하면, 제2 에칭 마스크(162)가 멀티라인 층(150) 위에 형성된다. 제2 에칭 마스크는 멀티라인 층의 제2 부분을 덮지 않는 제2 트렌치를 정의하며, 이렇게 정의된 제2 트렌치는 입면으로 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차한다. 도 5b에서, 정의된 제2 트렌치들 사이에, 라인 세그먼트 및 반복 패턴을 보는 것이 가능하다. 제2 에칭 마스크(162)는 종래의 포토리소그래피 기술을 통해 형성될 수 있으며, 이는 먼저 기판 상에 평탄화 층을 퇴적한 다음, 반사 방지 코팅, 그리고 그 다음 포토레지스트의 층을 퇴적하는 것을 포함할 수 있다. 트렌치 위치가 제1 에칭 마스크(161)로부터의 트렌치의 위치 사이에 위치되도록 시프트된다는 것을 제외하고는, 제2 에칭 마스크(162)는 제1 에칭 마스크(161)와 유사하다는 것을 유의하자.
이제 도 6a 및 도 6b를 참조하면, 제2 에칭 마스크(162)를 사용하여 재료 C의 덮이지 않은 부분 및 그 다음 재료 C의 덮이지 않은 부분 바로 아래의 기억 층(140)의 덮이지 않은 부분을 통해 에칭하는 에칭 동작이 실행된다. 하드마스크 층이 멀티라인 층(150) 위에서 사용되는 경우, 하드마스크 층은 제2 에칭 마스크(162)에 대응하여 에칭된다. 도 6b에서, 재료 C는 더 이상 트렌치들 사이에 보이지 않으며, 이제 하부 층(135)의 부분이 보인다. 보다 나은 시각화를 위해, 도 6c는 기억 층(140)으로부터 위의 층들이 제거된 경우 프로세스의 이 단계에서 기억 층(140)이 무엇처럼 보이는지의 상부도를 도시한다.
이 시점에서, 제2 에칭 마스크(162)(및 관련 층들)가 제거될 수 있다. 이제 도 7a 및 도 7b를 참조하면, 그 다음 멀티라인 층(150) 및 기억 층(140)에서의 공간이 특정 재료로 충전된다. 예를 들어, 재료 C가 이들 개구를 채우도록 기판 상에 퇴적될 수 있다. 이러한 충전은 초기에 재료 C의 과퇴적물이 될 수 있다. 이 과퇴적물은, 도 7b에 도시된 바와 같이, 기판이 멀티라인 층(150)의 상부까지 평탄화될 때에 제거될 수 있다. 하드마스크 층이 선택적으로 멀티라인 층(150)의 상부에 통합되면, 이 하드마스크 층은, 공간을 충전하고 모든 재료 B(재료 B의 라인들)가 덮이지 않도록 멀티라인 층(150)의 상부 표면까지 평탄화하기 전이나 후에 제거된다.
이제 도 8a 및 도 8b를 참조하면, 재료 B의 덮이지 않은 부분 및 재료 B의 덮이지 않은 부분 바로 아래의 기억 층(140)의 덮이지 않은 부분을 통해 에칭하는 에칭 동작이 실행된다. 재료 B를 에칭하기 위한 별도의 에칭 마스크가 필요하지 않다는 것을 유의하자. 대신에, 재료 A 및 C(및 공간을 충전하도록 사용된 재료)가 재료 B에 비교하여 특정 에천트에 대해 상이한 내에칭성을 갖는 에칭 마스크로서 기능한다. 도 8b에서, 재료 B는 더 이상 보이지 않고 트렌치가 기억 층(140) 안으로 에칭되었으며, 그리하여 이제 하부 층(135)의 부분이 보인다.
이제 도 9a 및 도 9b를 참조하면, 재료 A, 재료 B, 및 재료 C를 통한 에칭에 기초하여 에칭 전사를 완료한 후에 기억 층 위의 남은 재료가 제거될 수 있다. 기억 층은 평행한 라인 세그먼트들의 어레이를 갖는 릴리프 패턴이 된다. 일부 실시예에서, 라인 세그먼트들의 어레이의 평행한 라인 세그먼트들은 40 나노미터보다 작은 피치를 갖는다. 예를 들어, 재료 B의 인접한 라인들 사이의 피치는 40 나노미터보다 작고, 재료 A 및 재료 C의 인접한 라인들 사이의 피치는 40 나노미터보다 작다. 도 10a 및 도 10b에 도시된 바와 같이, 그 다음 기억 층(140)(티타늄 질화물과 같은 하드마스크 재료로 구성될 수 있음)은 핀의 어레이를 생성하도록 라인 세그먼트들의 패턴을 하부 층(135)으로 전사하기 위한 에칭 마스크로서 사용될 수 있다. 도 10c는 여전히 기판 상에 기억 층(140)을 가지며 제조된 라인 세그먼트들을 도시하는 기판 세그먼트의 사시도이다. 추가의 프로세싱은 기억 층(140)을 제거하는 것 그리고/또는 부가의 블록킹, 컷팅, 도핑 등을 포함할 수 있다.
이 실시예에서, 컷은 컷팅될 라인을 생성하기 전에 생성된다는 것을 유의하자. 예를 들어, 재료 B를 통한 에칭은 재료 A를 통한 에칭 및 재료 C를 통한 에칭에 이어서 일어난다. 따라서, 기억 층(140)으로부터의 컷(제거된 재료)은 컷팅될 기억 층(140)에서의 라인들을 생성하기 전에 생성될 수 있다. 그러나, 다른 실시예에서, 재료 B를 통한 에칭은 재료 A를 통한 에칭 및 재료 C를 통한 에칭 전에 일어날 수 있다.
도 11 내지 도 20은 멀티라인 층에 접근할 에칭 마스크를 형성하기 위해 이중층(bilayer) 맨드릴을 사용하는 또다른 예시적인 프로세스 흐름을 예시한다. 도 11a 및 도 11b는 도 1a 및 도 1b와 유사하며, 멀티라인 층(150) 위의 마스킹 층의 단면을 보다 잘 도시하도록 기판 세그먼트가 90도 회전되었다는 차이를 갖는다.
이제 도 12a 및 도 12b를 참조하면, 제1 에칭 마스크(161)를 형성하는 것은, 상부 재료(166) 및 하부 재료(167)를 갖는 이중층 맨드릴(165)을 형성하는 것을 포함한다. 상부 재료(166)는 하부 재료(167)에 비교하여 상이한 내에칭성을 갖는다. 측벽 스페이서(171)가 이중층 맨드릴 상에 형성된다. 도 12a는 형성된 상태의 측벽 스페이서(171)를 도시하지만, 형성하는 것은, 이중층 맨드릴 위에 컨포멀(conformal) 막을 퇴적하고, 그 다음 이중층 맨드릴 위로부터 그리고 측벽 스페이서(171) 사이의 멀티라인 층(150) 위로부터 컨포멀 재료를 제거하도록 스페이서 개방 에칭을 실행하는 것을 수반할 수 있다. 제1 에칭 마스크(161)는 복수의 이중층 맨드릴(165) 및 측벽 스페이서(171)를 포함하며, 인접한 측벽 스페이서의 노출된 측벽 사이에 트렌치를 정의한다.
도 13a 및 도 13b는 도 3a 및 도 3b와 유사하다. 제1 에칭 마스크(161)를 사용하여 재료 C의 덮이지 않은 부분 및 그 다음 재료 C의 덮이지 않은 부분 바로 아래의 기억 층(140)의 덮이지 않은 부분을 통해 에칭하는 에칭 동작이 실행된다. 이 에칭 동작 후에, 도 14a 및 도 14b에 도시된 바와 같이 충전 층(168)이 기판 상에 퇴적된다. 이는 제1 에칭 마스크의 인접한 측벽 스페이서 사이의 정의된 트렌치를 충전하는 것을 포함한다. 충전 층(168)은 상부 재료(166)와 동일한 재료일 수 있다. 그 다음, 기판은 이중층 맨드릴(165)의 하부 재료(167)의 상부 표면까지 하향 평탄화된다. 따라서, 이중층 맨드릴(165)의 하부 부분은 화학 기계적 연마에서와 같이 평탄화 정지 재료로서 기능할 수 있다. 이러한 평탄화 단계의 결과가 도 15a 및 도 15b에 도시된다.
이중층 맨드릴(165)의 하부 재료(167)가 노출되며, 도 16a에 도시된 바와 같이, 이중층 맨드릴(165)은 제2 에칭 마스크(162)가 되도록 완전히 제거될 수 있다. 제2 에칭 마스크는 멀티라인 층의 제2 부분을 덮지 않는 제2 트렌치를 정의하며, 이렇게 정의된 제2 트렌치는 입면으로 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차한다. 제2 에칭 마스크(162)를 사용하여 재료 A의 덮이지 않은 부분 및 재료 A의 덮이지 않은 부분 바로 아래의 기억 층(140)의 덮이지 않은 부분을 통해 에칭하는 에칭 동작이 실행된다. 도 16b에서 이제 하부 층(135)이 평면도로부터 보임에 따라, 이러한 에칭 전사의 결과가 도 16a 및 도 16b에 도시되어 있다.
제2 에칭 마스크(162)(및 관련 막들)가 제거될 수 있다. 이제 도 17a 및 도 17b를 참조하면, 멀티라인 층(150) 및 기억 층(140)에서의 공간이 특정 재료로 충전될 수 있다. 예를 들어, 재료 C가 개구를 충전하도록 기판 상에 퇴적될 수 있다. 이러한 충전은 초기에 재료 C의 과퇴적물이 될 수 있으며, 그러면 기판은 도 17b에 도시된 바와 같이 멀티라인 층(150)의 상부까지 평탄화될 수 있다. 하드마스크 층이 멀티라인 층(150)의 상부에 통합되면, 이 하드마스크 층은, 공간을 충전하고 모든 재료 B(재료 B의 라인들)가 덮이지 않도록 멀티라인 층(150)의 상부 표면까지 하향 평탄화하기 전이나 후에 제거될 수 있다.
이제 도 18a 및 도 18b를 참조하면, 재료 B의 덮이지 않은 부분 및 그 다음 재료 B의 덮이지 않은 부분 바로 아래의 기억 층(140)의 덮이지 않은 부분을 통해 에칭하는 에칭 동작이 실행된다. 재료 B를 에칭하기 위한 별도의 에칭 마스크가 필요하지 않다는 것을 유의하자. 대신에, 재료 A 및 C와 충전 재료가 재료 B에 비교하여 특정 에천트에 대해 상이한 내에칭성을 갖는 에칭 마스크로서 기능한다. 도 18b에서, 재료 B는 더 이상 보이지 않고 트렌치가 기억 층(140) 안으로 에칭되었으며, 그리하여 이제 하부 층(135)의 부분이 보인다.
이제 도 19a 및 도 19b를 참조하면, 재료 A, 재료 B, 및 재료 C를 통한 에칭에 기초하여 에칭 전사를 완료한 후에 기억 층(140) 위의 남은 재료가 제거될 수 있고, 기억 층은 평행한 라인 세그먼트들의 어레이를 갖는 릴리프 패턴이 된다. 도 20a 및 도 20b에 도시된 바와 같이, 기억 층(140)(하드마스크 재료 또는 금속 하드마스크 재료로 구성될 수 있음)은 그 다음, 핀의 어레이를 생성하도록, 라인 세그먼트들의 패턴을 하부 층(135)으로 전사하기 위한 에칭 마스크로서 사용될 수 있다. 추가의 프로세싱은 기억 층(140)을 제거하는 것, 부가의 블록킹, 컷팅, 도핑 등을 포함할 수 있다.
멀티라인 층(150)은 다양한 기술로 형성될 수 있다. 하나의 기술은 도 15a의 제2 에칭 마스크(162)가 형성되는 방식과 유사하다. 예를 들어, 멀티라인 층을 형성하는 것은 재료 A를 사용하여 맨드릴을 형성하는 것을 포함할 수 있다. 맨드릴은 자가 정렬 4중 패터닝 또는 다른 피치 증배 패터닝의 결과일 수 있다. 그 다음, 재료 B를 사용하여 맨드릴의 측벽 상에 측벽 스페이서가 형성된다. 이어서, 재료 C를 사용하여 충전 구조물이 형성되며, 충전 구조물은 인접한 스페이서 사이의 트렌치를 충전한다. 따라서, 상이한 재료의 라인들의 교대하는 패턴이 생성되며, 각각의 재료가 다른 재료에 관련하여 에칭을 위해 선택적으로 접근될 수 있다.
또다른 실시예에서, 마스크를 패터닝하는 방법은, 기판 상의 기억 층 위에 멀티라인 층을 형성하는 것을 포함한다. 멀티라인 층은 서로에 대해 상이한 내에칭성을 가짐으로써 서로 화학적으로 상이한 3가지 재료의 교대하는 라인들의 패턴을 갖는 영역을 포함한다. 전체 멀티라인 층이 교대하는 라인들의 패턴을 가져야 하는 것은 아니며 적어도 일부인 것을 유의하자. 교대하는 라인들은 맨드릴, 측벽 스페이서, 및 충전 구조물을 포함한다. 3가지 재료의 교대하는 라인들의 패턴은, 맨드릴의 교대하는 라인들 및 충전 구조물의 라인들을 포함하며, 측벽 스페이서가 맨드릴의 라인들과 충전 구조물의 라인들 사이에 위치되고 맨드릴의 각 라인은 멀티라인 층의 상부 표면으로부터 멀티라인 층의 하부 표면으로 연장한다.
제1 에칭 마스크가 멀티라인 층 위에 형성된다. 제1 에칭 마스크는 멀티라인 층의 제1 부분을 덮지 않는 제1 트렌치를 정의하며, 이렇게 정의된 제1 트렌치는 입면으로 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차한다(크로스 오버). 제1 에칭 마스크를 사용하여 맨드릴의 덮이지 않은 부분 및 맨드릴의 덮이지 않은 부분 바로 아래의 기억층의 부분을 에칭하는 에칭 동작이 실행된다.
제2 에칭 마스크가 멀티라인 층 위에 형성된다. 제2 에칭 마스크는 멀티라인 층의 제2 부분을 덮지 않는 제2 트렌치를 정의하며, 이렇게 정의된 제2 트렌치는 입면으로 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차한다. 제2 에칭 마스크를 사용하여 충전 구조물의 덮이지 않은 부분 및 충전 구조물의 덮이지 않은 부분 바로 아래의 기억층의 부분을 에칭하는 또다른 에칭 동작이 실행된다. 그러면 멀티라인 층이 덮이지 않고, 이 패턴을 기억 층으로 전사하기 위해 측벽 스페이서 및 측벽 스페이서 바로 아래의 기억 층의 부분이 에칭 제거되고, 그에 의해 자가 정렬되는, 기억 층에서의 라인 세그먼트들의 어레이를 생성한다.
앞의 설명에서, 프로세싱 시스템의 특정 기하학 및 여기에 사용된 다양한 컴포넌트 및 프로세스의 기재와 같은 구체적인 세부사항들이 설명되었다. 그러나, 여기에서의 기술은 이들 구체적인 세부사항에서 벗어난 다른 실시예에서 실시될 수 있고, 이러한 세부사항은 설명을 위한 목적인 것이며 한정하는 것이 아님을 이해하여야 한다. 여기에 개시된 실시예는 첨부 도면을 참조하여 기재되었다. 마찬가지로, 설명을 위한 목적으로, 완전한 이해를 제공하기 위해 특정 수치, 재료 및 구성이 서술되었다. 그러나, 실시예는 이러한 구체적인 세부사항 없이도 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 컴포넌트는 유사한 참조 문자로 표시되고, 따라서 임의의 중복 기재는 생략되었을 수 있다.
다양한 실시예를 이해하는 것을 돕도록 다양한 기술들이 복수의 개별 동작들로서 기재되었다. 기재의 순서는 이 동작들이 반드시 순서에 따라야 함을 의미하는 것으로 해석되어서는 안 된다. 실제로, 이들 동작은 제시된 순서대로 수행될 필요가 없다. 기재된 동작들은 기재된 실시예와 상이한 순서로 수행될 수 있다. 추가의 실시예에서 다양한 추가의 동작이 수행될 수 있고 그리고/또는 기재된 동작들이 생략될 수도 있다.
여기에서 사용될 때에 “기판” 또는 “타겟 기판”은 일반적으로 본 발명에 따라 처리되고 있는 객체를 지칭한다. 기판은 디바이스, 구체적으로 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물이거나 박막과 같이 베이스 기판 위에 있거나 이를 덮는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 하부층 또는 상부층, 패터닝된 또는 패터닝되지 않은 것에 한정되지 않으며, 오히려 임의의 이러한 층 또는 베이스 구조물 그리고 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것을 고려할 수 있다. 기재는 기판의 특정 유형을 참조할 수 있지만, 이는 단지 설명을 위한 목적인 것이다.
당해 기술 분야에서의 숙련자는 또한, 본 발명의 동일 목적을 여전히 달성하면서 상기에 설명된 기술의 동작에 많은 변형이 행해질 수 있다는 것을 이해할 것이다. 이러한 변형은 본 개시의 범위 내에 포함되는 것으로 의도된다. 그리하여, 본 발명의 실시예의 전술한 기재는 한정하는 것으로 의도되지 않는다. 오히려 본 발명의 실시예에 대한 임의의 한정은 다음 청구항에서 제시된다.

Claims (19)

  1. 기판을 패터닝하는 방법에 있어서,
    기판 상의 기억(memorization) 층 위에 멀티라인(multi-line) 층을 형성하는 단계로서, 상기 멀티라인 층은 서로에 대해 상이한 내에칭성(etch resistivity)을 가짐으로써 서로 화학적으로 상이한 3가지 재료의 교대하는 라인들의 패턴을 갖는 영역을 포함하고, 상기 3가지 재료는 재료 A, 재료 B, 및 재료 C를 포함하고, 상기 3가지 재료의 교대하는 라인들의 패턴은 재료들이 상기 기판의 작업 표면에 평행한 방향에서 교대하는 A-B-C-B-A-B-C-B의 반복 순서를 포함하고, 재료의 각 라인은 상기 멀티라인 층의 상부 표면으로부터 상기 멀티라인 층의 하부 표면으로 연장하는 것인, 상기 멀티라인 층을 형성하는 단계;
    상기 멀티라인 층 위에 제1 에칭 마스크를 형성하는 단계로서, 상기 제1 에칭 마스크는 상기 멀티라인 층의 제1 부분을 덮지 않는 제1 트렌치를 정의하며, 이렇게 정의된 제1 트렌치는 입면으로(elevationally) 상기 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차하는 것인, 상기 제1 에칭 마스크를 형성하는 단계;
    상기 제1 에칭 마스크를 사용하여, 재료 A의 덮이지 않은 부분 및 상기 재료 A의 덮이지 않은 부분 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계;
    상기 멀티라인 층 위에 제2 에칭 마스크를 형성하는 단계로서, 상기 제2 에칭 마스크는 상기 멀티라인 층의 제2 부분을 덮지 않는 제2 트렌치를 정의하며, 이렇게 정의된 제2 트렌치는 입면으로 상기 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차하는 것인, 상기 제2 에칭 마스크를 형성하는 단계;
    상기 제2 에칭 마스크를 사용하여, 재료 C의 덮이지 않은 부분 및 상기 재료 C의 덮이지 않은 부분 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계; 및
    상기 멀티라인 층이 덮이지 않으면서 재료 B 및 상기 재료 B 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계
    를 포함하는 기판 패터닝 방법.
  2. 청구항 1에 있어서,
    재료 A, 재료 B, 및 재료 C를 통한 에칭에 기초하여 에칭 전사를 완료한 후에, 상기 기억 층 위의 남은 재료들을 제거하는 단계를 더 포함하고, 그 결과 상기 기억 층은 평행한 라인 세그먼트들의 어레이를 갖는 릴리프(relief) 패턴이 되는 것인 기판 패터닝 방법.
  3. 청구항 2에 있어서, 상기 평행한 라인 세그먼트들의 어레이의 평행한 라인 세그먼트들은 40 나노미터보다 작은 피치(pitch)를 갖는 것인 기판 패터닝 방법.
  4. 청구항 2에 있어서, 상기 기억 층에 라인들을 생성하기 전에 상기 기억 층에 라인 컷(line cut)이 생성되고, 상기 기억 층은 하드마스크 재료를 포함하는 것인 기판 패터닝 방법.
  5. 청구항 2에 있어서, 상기 멀티라인 층의 하나 이상의 라인들은 자가 정렬(self-aligned) 이중(double) 패터닝 또는 자가 정렬 4중(quadruple) 패터닝에 의해 형성되는 것인 기판 패터닝 방법.
  6. 청구항 2에 있어서,
    하부 층에 핀 어레이가 생성되도록 상기 평행한 라인 세그먼트들의 어레이를 갖는 릴리프 패턴을 상기 하부 층으로 전사하는 단계를 더 포함하는 기판 패터닝 방법.
  7. 청구항 1에 있어서, 재료 B를 통한 에칭은 재료 A를 통한 에칭 및 재료 C를 통한 에칭 다음에 일어나는 것인 기판 패터닝 방법.
  8. 청구항 1에 있어서, 재료 B를 통한 에칭은 재료 A를 통한 에칭 및 재료 C를 통한 에칭 전에 일어나는 것인 기판 패터닝 방법.
  9. 청구항 1에 있어서,
    상기 제1 에칭 마스크를 형성하는 단계 및 상기 제2 에칭 마스크를 형성하는 단계 전에 상기 멀티라인 층 위에 하드마스크 층을 형성하는 단계; 및
    상기 제1 에칭 마스크 및 상기 제2 에칭 마스크를 사용하여 상기 하드마스크 층의 대응하는 부분을 통해 에칭하는 단계를 더 포함하는 기판 패터닝 방법.
  10. 청구항 1에 있어서, 상기 제1 에칭 마스크를 형성하는 단계는, 상기 기판 상에 방사선 감응 재료를 퇴적하는 단계, 및 포토리소그래피 노광 후에 상기 방사선 감응 재료를 현상하는 단계를 포함하는 것인 기판 패터닝 방법.
  11. 청구항 10에 있어서, 상기 제2 에칭 마스크를 형성하는 단계는, 상기 기판 상에 제2 방사선 감응 재료를 퇴적하는 단계, 및 포토리소그래피 노광 후에 상기 제2 방사선 감응 재료를 현상하는 단계를 포함하고,
    상기 방법은, 상기 제2 방사선 감응 재료를 퇴적하는 단계 전에 그리고 상기 재료 A의 덮이지 않은 부분 및 상기 재료 A의 덮이지 않은 부분 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계 후에, 상기 기억 층 및 상기 멀티라인 층 내의 개구를 재료 C로 충전하는(fill) 단계를 더 포함하는 기판 패터닝 방법.
  12. 청구항 11에 있어서, 재료 B 및 상기 재료 B 바로 아래의 상기 기억 층의 부분을 에칭하는 단계 전에, 상기 기억 층 및 상기 멀티라인 층 내의 개구를 충전하는 단계를 더 포함하는 기판 패터닝 방법.
  13. 청구항 1에 있어서, 상기 제1 에칭 마스크를 형성하는 단계는,
    상부 재료 및 하부 재료를 갖는 이중층 맨드릴(mandrel)을 형성하는 단계로서, 상기 상부 재료는 상기 하부 재료와 비교하여 상이한 내에칭성을 갖는 것인, 상기 이중층 맨드릴을 형성하는 단계; 및
    상기 이중층 맨드릴 상에 측벽 스페이서를 형성하는 단계를 포함하고, 상기 이중층 맨드릴 및 상기 측벽 스페이서의 어레이는 인접한 측벽 스페이서의 노출된 측벽 사이에 트렌치를 정의하는 것인 기판 패터닝 방법.
  14. 청구항 13에 있어서, 상기 제2 에칭 마스크를 형성하는 단계는,
    상기 제1 에칭 마스크의 인접한 측벽 스페이서 사이의 상기 정의된 트렌치를 충전하는 단계;
    상기 하부 재료가 덮이지 않도록 상기 이중층 맨드릴의 상부 재료를 제거하는 단계; 및
    상기 이중층 맨드릴의 하부 재료를 제거하는 단계를 포함하는 것인 기판 패터닝 방법.
  15. 청구항 1에 있어서, 상기 기억 층 위에 멀티라인 층을 형성하는 단계는,
    재료 A를 사용하여 맨드릴을 형성하는 단계;
    재료 B를 사용하여 맨드릴의 측벽 상에 측벽 스페이서를 형성하는 단계; 및
    재료 C를 사용하여, 인접한 스페이서 사이의 트렌치를 채우는 충전 구조물을 형성하는 단계를 포함하는 것인 기판 패터닝 방법.
  16. 청구항 15에 있어서, 상기 재료 B의 라인들 사이의 제1 피치는 40 나노미터보다 작고, 상기 맨드릴과 상기 충전 구조물 사이의 제2 피치는 40 나노미터보다 작은 것인 기판 패터닝 방법.
  17. 청구항 1에 있어서, 상기 재료 A는 맨드릴 재료이고, 상기 재료 B는 스페이서 재료이고, 상기 재료 C는 충전재 재료인 것인 기판 패터닝 방법.
  18. 기판을 패터닝하는 방법에 있어서,
    기판 상의 기억 층 위에 멀티라인 층을 형성하는 단계로서, 상기 멀티라인 층은 서로에 대해 상이한 내에칭성을 가짐으로써 서로 화학적으로 상이한 3가지 재료의 교대하는 라인들의 패턴을 갖는 영역을 포함하고, 상기 교대하는 라인들은 맨드릴, 측벽 스페이서, 및 충전 구조물을 포함하고, 상기 3가지 재료의 교대하는 라인들의 패턴은 상기 맨드릴의 교대하는 라인들 및 상기 충전 구조물의 라인들을 포함하며 측벽 스페이서가 상기 맨드릴의 라인들과 상기 충전 구조물의 라인들 사이에 위치되고, 재료의 각 라인은 상기 멀티라인 층의 상부 표면으로부터 상기 멀티라인 층의 하부 표면으로 연장하는 것인, 상기 멀티라인 층을 형성하는 단계;
    상기 멀티라인 층 위에 제1 에칭 마스크를 형성하는 단계로서, 상기 제1 에칭 마스크는 상기 멀티라인 층의 제1 부분을 덮지 않는 제1 트렌치를 정의하며, 이렇게 정의된 제1 트렌치는 입면으로 상기 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차하는 것인, 상기 제1 에칭 마스크를 형성하는 단계;
    상기 제1 에칭 마스크를 사용하여, 맨드릴의 덮이지 않은 부분 및 상기 맨드릴의 덮이지 않은 부분 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계;
    상기 멀티라인 층 위에 제2 에칭 마스크를 형성하는 단계로서, 상기 제2 에칭 마스크는 상기 멀티라인 층의 제2 부분을 덮지 않는 제2 트렌치를 정의하며, 이렇게 정의된 제2 트렌치는 입면으로 상기 교대하는 라인들의 패턴으로부터의 복수의 라인들과 교차하는 것인, 상기 제2 에칭 마스크를 형성하는 단계;
    상기 제2 에칭 마스크를 사용하여, 상기 충전 구조물의 덮이지 않은 부분 및 상기 충전 구조물의 덮이지 않은 부분 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계; 및
    상기 멀티라인 층이 덮이지 않은 채로 상기 측벽 스페이서 및 상기 측벽 스페이서 바로 아래의 상기 기억 층의 부분을 통해 에칭하는 단계
    를 포함하는 기판 패터닝 방법.
  19. 청구항 18에 있어서,
    상기 맨드릴, 상기 충전 구조물, 및 상기 측벽 스페이서를 통한 에칭에 기초하여 에칭 전사를 완료한 후에 상기 기억 층 위의 남은 재료들을 제거하는 단계로서, 상기 기억 층은 평행한 라인 세그먼트들의 어레이를 갖는 릴리프 패턴이 되는 것인, 상기 제거하는 단계; 및
    하부 층에 핀 어레이가 생성되도록 상기 평행한 라인 세그먼트들의 어레이를 갖는 릴리프 패턴을 상기 하부 층으로 전사하는 단계를 더 포함하는 기판 패터닝 방법.
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