KR20100075205A - 반도체 소자 및 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자 및 반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 공정 및 이 공정을 용이하게 적용할 수 있는 구조를 가지는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 제1 방향으로 상호 평행하게 연장되어 있는 복수의 라인 패턴을 포함한다. 복수의 라인 패턴중에서 선택되는 복수의 제1 라인 패턴은 제2 방향을 따라 교호적으로 선택되고 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 소자 영역의 제1 끝 부분에 더 가까운 각 단부에 비해 제1 끝 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가진다. 복수의 라인 패턴중에서 선택되는 복수의 제2 라인 패턴은 제2 방향을 따라 교호적으로 선택되고 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 제1 끝 부분에 더 가까운 각 단부보다 제1 끝 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가진다.
라인 패턴, 트렌치, 활성 영역, 도전 라인, 스페이서, 더블 패터닝

Description

반도체 소자 및 반도체 소자의 패턴 형성 방법{Semiconductor device and method of forming patterns for semiconductor device}
반도체 소자 및 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 다양한 폭을 가지는 패턴들을 동시에 형성하기 위한 고밀도 패턴 형성용 협폭 (narrow-width) 라인 패턴과 그에 연결되어 있는 광폭 (wide-width) 패턴을 이용함으로써 얻어지는 구조를 가지는 반도체 소자와, 상기 협폭 라인 패턴 및 광폭 패턴을 포함하는 패턴들을 이용하여 반도체 소자에 필요한 다양한 패턴들을 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 미세한 폭을 가지고 미세한 피치로 반복 형성되는 미세 패턴들과 비교적 큰 폭을 가지는 패턴들을 동시에 이용하여 반도체 소자의 미세 패턴을 형성하기 위하여, 포토리소그래피 공정의 적용 횟수를 줄이면서 다양한 패턴들을 동시에 형성할 수 있는 기술이 필요하다. 또한, 이와 같은 기술을 적용할 수 있는 새로운 배치 구조를 가지는 반도체 소자가 필요하다.
본 발명의 목적은 서로 다른 폭을 가지는 패턴들을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 패턴을 형성하는 데 있어서, 패턴의 폭 차이로 인한 포토리소그래피 공정을 추가하지 않고 구현할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 서로 다른 폭을 가지는 패턴들을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 패턴들을 더블 패터닝 (double patterning) 공정에 의해 구현하는 데 있어서, 패턴의 폭 차이로 인한 포토리소그래피 공정 추가가 필요 없는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 기판상의 소자 영역의 제1 끝 부분으로부터 이격되어 있는 상기 소자 영역 내의 센터 부분에서 서로 이격된 상태로 제1 방향을 따라 상호 평행하게 연장되어 있는 복수의 라인 패턴과, 상기 복수의 라인 패턴중에서 상기 제1 방향에 직교하는 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 제1 끝 부분에 더 가까운 각 단부에 비해 상기 제1 끝 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가지는 복수의 제1 라인 패턴과, 상기 복수의 라인 패턴중에서 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 제1 끝 부분에 더 가까운 각 단부보다 상기 제1 끝 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가지는 복수의 제2 라인 패턴을 포함한다.
본 발명에 따른 반도체 소자에서, 상기 복수의 라인 패턴에서 상기 제1 라인 패턴 및 제2 라인 패턴이 1 개씩 교대로 배치될 수 있다.
상기 복수의 제1 라인 패턴의 제1 단부는 각각 상기 소자 영역의 제1 끝 부분으로부터 제1 거리에 위치되고, 상기 복수의 제2 라인 패턴의 제2 단부는 각각 상기 소자 영역의 제1 끝 부분으로부터 상기 제1 거리보다 더 가까운 제2 거리에 위치될 수 있다.
상기 복수의 라인 패턴은 최외측에 위치되는 최외측 라인 패턴을 더 포함할 수 있다. 상기 최외측 라인 패턴은 그에 이웃하는 라인 패턴의 양 단부중 상기 제1 끝 부분에 더 가까운 단부보다 상기 제1 끝 부분으로부터 더 먼 거리에 위치되는 최외측 단부를 가질 수 있다.
상기 소자 영역은 상기 센터 부분을 사이에 두고 상기 제1 끝 부분의 반대측에 위치되는 제2 끝 부분을 포함할 수 있다. 그리고, 상기 복수의 제1 라인 패턴은 상기 제1 단부의 반대측에 위치되는 제3 단부를 가지고, 상기 제3 단부는 상기 제1 라인 패턴의 양 측에서 각각 이웃하고 있는 2 개의 제2 라인 패턴의 양 단부들중 상기 제2 끝 부분에 더 가까운 각 단부보다 상기 제2 끝 부분으로부터 더 먼 거리에 위치될 수 있다. 또한, 상기 복수의 제2 라인 패턴은 상기 제2 단부의 반대측에 위치되는 제4 단부를 가지고, 상기 제4 단부는 상기 제2 라인 패턴의 양 측에서 각각 이웃하고 있는 2 개의 제1 라인 패턴의 양 단부들중 상기 제2 끝 부분에 더 가 까운 각 단부보다 상기 제2 끝 부분으로부터 더 가까운 거리에 위치될 수 있다.
본 발명에 따른 반도체 소자는 상기 소자 영역의 센터 영역에서 상기 복수의 제1 라인 패턴중에서 선택된 제1 라인 패턴으로부터 상기 제1 방향을 따라 제1 거리 만큼 이격된 상태로 상기 선택된 제1 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제3 라인 패턴과, 상기 소자 영역의 센터 영역에서 상기 복수의 제2 라인 패턴중에서 선택된 제2 라인 패턴으로부터 상기 제1 방향을 따라 제2 거리 만큼 이격된 상태로 상기 선택된 제2 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제4 라인 패턴을 더 포함할 수 있다. 상기 제1 거리는 상기 제2 거리보다 더 클 수 있다. 또한, 상기 제1 거리 및 제2 거리는 각각 상기 복수의 라인 패턴에서 상기 제2 방향을 따르는 각각의 폭 보다 더 클 수 있다.
상기 소자 영역의 센터 부분에는 상기 복수의 라인 패턴에서 상기 제2 방향을 따르는 각각의 폭 보다 더 긴 길이 만큼 상기 제1 방향을 따라 연장되고 상기 라인 패턴이 없는 비패턴 영역을 포함할 수 있다. 상기 비패턴 영역은 상기 선택된 제1 라인 패턴 및 상기 제3 라인 패턴과, 상기 선택된 제2 라인 패턴 및 상기 제4 라인 패턴에 의해 상기 제1 방향을 따르는 폭이 한정되고, 상기 복수의 라인 패턴중에서 선택된 2 개의 라인 패턴에 의해 상기 제2 방향을 따르는 폭이 한정될 수 있다. 상기 선택된 2 개의 라인 패턴 사이에는 상기 제3 라인 패턴 및 제4 라인 패턴 중에서 선택되는 적어도 1개의 라인 패턴이 복수개 존재할 수 있다.
본 발명에 따른 반도체 소자에서, 상기 제1 라인 패턴 및 제2 라인 패턴은 상기 제2 방향을 따라 상호 등간격으로 배치될 수 있다.
상기 복수의 라인 패턴은 각각 상기 소자 영역에 활성 영역을 정의하기 위한 소자분리막일 수 있다. 상기 소자 영역의 센터 부분에서는 상기 복수의 라인 패턴에 의해 상기 복수의 라인 패턴 각각의 사이에 위치되는 복수의 라인타입 활성 영역이 정의될 수 있다. 그리고, 상기 소자 영역의 센터 영역에서 상기 복수의 제1 라인 패턴중에서 선택된 제1 라인 패턴으로부터 상기 제1 방향을 따라 제1 거리 만큼 이격된 상태로 상기 선택된 제1 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제3 라인 패턴과, 상기 소자 영역의 센터 영역에서 상기 복수의 제2 라인 패턴중에서 선택된 제2 라인 패턴으로부터 상기 제1 방향을 따라 제2 거리 만큼 이격된 상태로 상기 선택된 제2 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제4 라인 패턴을 더 포함할 수 있다. 상기 소자 영역의 센터 부분에서 상기 제1 라인 패턴, 제2 라인 패턴, 제3 라인 패턴 및 제4 라인 패턴에 의해 아일랜드형 활성 영역의 일부가 정의될 수 있다. 상기 아일랜드형 활성 영역은 상기 제1 방향을 따르는 폭이 서로 다른 부분들을 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는, 센터 부분과 상기 센터 부분을 둘러싸는 에지 부분을 가지는 소자 영역을 포함하는 기판상에 제1 층을 형성한다. 상기 제1 층 위에 듀얼 마스크층을 형성한다. 상기 듀얼 마스크층을 패터닝하여, 상기 센터 부분에서 제1 방향을 따라 상호 평행하게 연장되고 상기 제1 방향에 수직인 제2 방향에서 제1 간격을 사이에 두고 서로 이격되어 있고 상기 제2 방향에서 제1 폭을 각각 가지고 상기 에지 부분에 대면하는 제1 마스크 단부를 각각 가지는 복수의 제1 마스크 패턴과, 상기 에지 부분에 위치되고 상기 제1 방향에서 상기 제1 폭 보다 더 큰 제2 폭을 가지고 상기 복수의 제1 마스크 패턴의 제1 마스크 단부에 각각 연결되어 있는 제2 마스크 패턴을 포함하는 마스크 패턴을 형성한다. 상기 복수의 제1 마스크 패턴의 양 측벽들을 덮는 복수의 제1 스페이서와, 상기 제2 마스크 패턴의 측벽들을 덮는 복수의 제2 스페이서를 포함하는 스페이서를 형성한다. 상기 제1 마스크 패턴을 제거한다. 상기 제2 마스크 패턴, 상기 복수의 제1 스페이서, 및 상기 복수의 제2 스페이서를 식각 마스크로 이용하여 상기 소자 영역에서 상기 제1 층을 식각한다.
상기 복수의 제1 마스크 패턴중에서 선택되는 서로 이웃하는 2 개의 제1 마스크 패턴 사이에는 서로 이웃하는 2 개의 제1 스페이서와 1 개의 제2 스페이서가 형성되고, 상기 서로 이웃하는 2 개의 제1 스페이서는 상기 1 개의 제2 스페이서를 통해 서로 연결될 수 있다. 상기 스페이서를 형성한 후, 상기 서로 이웃하는 2 개의 제1 마스크 패턴 사이의 공간을 통하여 상기 제1 층의 노출 상면이 노출될 수 있다. 상기 제1 층의 노출 상면은 상기 제2 방향에서 상기 제1 폭과 동일한 폭을 가질 수 있다.
상기 마스크 패턴을 형성하는 단계에서, 상기 마스크 패턴이 상기 복수의 제1 마스크 패턴과, 상기 제2 마스크 패턴과, 상기 센터 부분중 일부 영역에 위치되고 상기 제2 방향에서 상기 제1 폭 보다 더 큰 제3 폭을 가지고 상기 복수의 제1 마스크 패턴중에서 선택된 일부 제1 마스크 패턴과 상호 연결되어 있는 제3 마스크 패턴을 포함하도록 상기 듀얼 마스크층을 패터닝할 수 있다. 여기서, 상기 제3 마스크 패턴은 상기 에지 부분에 대면하는 제3 마스크 단부를 가지고, 상기 제3 마스 크 패턴은 상기 제3 마스크 단부에서 상기 복수의 제1 마스크 패턴중에서 선택되는 1 개의 제1 마스크 패턴과 상호 연결될 수 있다. 또는, 상기 제3 마스크 패턴은 상기 에지 부분에 대면하는 제3 마스크 단부를 가지고, 상기 제3 마스크 패턴은 상기 제3 마스크 단부에서 상기 복수의 제1 마스크 패턴중에서 선택되는 복수의 제1 마스크 패턴과 상호 연결될 수 있다.
본 발명에 따른 반도체 소자의 패턴 형성 방법에서, 상기 제1 층의 식각에 의해 상기 제1 층에는 상기 센터 부분에서 상기 제2 방향에서 상기 제1 간격보다 더 작은 제2 간격을 사이에 두고 서로 이격된 상태로 상기 제1 방향을 따라 상호 평행하게 연장되어 있는 복수의 라인 패턴이 전사되고, 상기 복수의 라인 패턴은 상기 복수의 라인 패턴중에서 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 에지 부분에 더 가까운 각 단부에 비해 상기 에지 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가지는 복수의 제1 라인 패턴과, 상기 복수의 라인 패턴중에서 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 에지 부분에 더 가까운 각 단부보다 상기 에지 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가지는 복수의 제2 라인 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자는 서로 다른 폭을 가지는 복수의 패턴을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인해 요구되는 포토리소그래피 공정을 추가하지 않고도 상기 패턴들을 용이하게 구현할 수 있는 구조를 가진다.
본 발명에 따른 패턴 형성 방법에 의하면, 다양한 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 별도의 포토리소그래피 공정을 추가할 필요가 없다. 따라서, 서로 다른 폭 및 서로 다른 패턴 밀도를 가지는 다양한 패턴들을 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면들에서, 층들 및 영역들 각각의 두께 및 폭은 명세서의 명확성을 위해 과장된 것이다. 첨부 도면에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명에 따른 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템(100)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(100)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비한다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(22)를 포함한다. 도시하지는 았았으나, 상기 메모 리 콘트롤러(20)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트 라인 선택 회로(38), 데이터 버퍼(42), 및 제어 유니트(44)를 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령 (write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령 (read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ..., WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1 개의 워드 라인(WL0, WL1, ..., WLn)을 선택하거나, 비트 라인(BL0, BL1, ..., BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ..., BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 구현하는 데 이용될 수 있는 공정들을 설명하기 위한 반도체 소자(200)의 일부 구성의 레이아웃이다.
도 2에서, 제1 영역(A)은 단위 기억 소자들이 형성되는 셀 어레이 영역의 센 터 부분일 수 있다. 예를 들면, 제1 영역(A)에는 도 1에 예시된 셀 어레이(32)가 형성될 수 있다. 제2 영역(B)은 셀 어레이 영역의 에지 부분이 될 수 있다. 또는 제2 영역(B)은 제1 영역(A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 또는, 제2 영역(B)은 셀 어레이 영역의 일부로서 비교적 큰 폭을 가지는 패턴이 형성되는 부분일 수 있다.
도 2에서, 제1 영역(A)은 비교적 작은 치수의 제1 폭(W1)을 가지는 2 개의 제1 패턴(210)이 비교적 작은 치수의 제1 간격(D)을 사이에 두고 서로 인접해 있는 패턴들을 포함한다. 상기 제1 영역(A)에서, 형성하고자 하는 단위 소자의 종류 및 원하는 특성에 따라 제1 폭(W1) 및 제1 간격(D)은 임의로 설계될 수 있다. 예를 들면, 상기 제1 폭(W1) 및 제1 간격(D)은 동일할 수 있다. 또는, 상기 제1 폭(W1)이 상기 제1 간격(D) 보다 더 크거나 더 작을 수 있다.
상기 제2 영역(B)에는 비교적 큰 치수의 제2 폭(W2)을 가지는 제2 패턴(220)이 포함되어 있다.
예를 들면, 상기 제1 패턴(210)은 셀 어레이 영역의 센터 부분의 활성 영역 또는 도전층을 구성할 수 있다. 상기 제2 패턴(220)은 셀 어레이 영역의 에지 부분의 활성 영역, 또는 주변회로 영역의 활성 영역을 구성할 수 있다. 또는, 제2 패턴(220)은 주변회로 영역 또는 셀 어레이 영역의 도전 패턴을 구성할 수 있다. 또는, 상기 제2 패턴(220)은 얼라인 키 (align key)를 구성할 수 있다. 상기 제1 패턴(210) 및 제2 패턴(220)은 도 2에 예시된 바와 같이 상호 분리된 형상을 가질 수 있다. 또는, 도시하지는 않았으나, 상기 제1 패턴(210) 및 제2 패턴(220)이 이들 사이에 위치되는 연결부(도시 생략)를 통해 상호 연결되어 일체형 구조를 이룰 수도 있다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자들을 제조하는 데 이용될 수 있는 공정들 중 하나인 제1 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3h에서, 제1 영역(A)에는 도 2의 IIIA - IIIA' 선 단면에 대응하는 부분이 도시되어 있고, 제2 영역(B)에는 도 2의 IIIB - IIIB' 선 단면에 대응하는 부분이 도시되어 있다.
도 3a를 참조하면, 기판(300)상의 제1 영역(A) 및 제2 영역(B)에 피식각막(310), 듀얼 마스크층(320), 및 식각 마스크층(330)을 차례로 형성한다. 그 후, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다. 상기 마스크 패턴(340)은 상기 제1 영역(A)에서 최종적으로 형성하고자 하는 복수의 패턴(210)(도 2 참조) 중 상호 인접한 2 개의 패턴 사이의 제1 간격(D)에 대응하는 미세 폭(WD1)을 가지는 제1 마스크 부분(340A)과, 상기 제2 영역(B)에서 최종적으로 형성하고자 하는 제2 패턴(220)의 제2 폭(W2) 보다 작은 제3 폭(W3)을 가지는 제2 마스크 부분(340B)을 포함한다. 상기 제1 마스크 부분(340A) 및 제2 마스크 부분(340B)은 1 개의 포토마스크를 이용하는 1 회의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
여기서, 상기 제3 폭(W3)과 상기 미세 폭(WD1)과의 차이는 도 3d를 참조하여 후술하는 바와 같은 결과가 얻어질 수 있는 정도이면 충분하다. 상기 제3 폭(W3)과 상기 미세 폭(WD1)과의 차이가 클수록 도 3d를 참조하여 후술하는 바와 같은 결과를 얻는 데 유리하다.
상기 기판(300)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 피식각막(310)은 도전막 또는 절연막일 수 있으며, 예를 들면 금속, 반도체, 또는 절연 물질로 이루어질 수 있다. 도 2에서 상기 제1 패턴(210) 및 제2 패턴(220)이 각각 기판(300)에 형성되는 활성 영역 패턴인 경우, 상기 피식각막(310)은 생략될 수 있다.
상기 듀얼 마스크층(320)은 상기 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 역할을 하게 된다. 상기 듀얼 마스크층(320) 중 제1 영역(A)에 형성되는 부분은 제1 영역(A)에서 패턴 밀도가 배가된 복수의 식각 마스크 패턴을 형성하기 위한 희생막으로 이용된다. 상기 듀얼 마스크층(320) 중 제2 영역(B)에 형성되는 부분은 제2 영역(B)에서 원하는 패턴을 형성하는 데 필요한 식각 마스크의 일부를 형성하게 된다.
상기 듀얼 마스크층(320)은 피식각막(310)의 종류에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 상기 듀얼 마스크층(320)은 ACL (amorphous carbon layer) 또는 탄소함유막으로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(320)은 SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
상기 듀얼 마스크층(320)을 형성하기 위하여 스핀 코팅 (spin coating) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(320)을 탄소함유막으로 형성하기 위한 공정을 예시하면 다음과 같다. 먼저, 상기 피식각막(310) 위에 약 1000 ∼ 5000 Å의 두께의 유기 화합물층을 형성한다. 이 때, 필요에 따라 스핀 코팅 공정 또는 다른 증착 공정을 이용할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
상기 식각 마스크층(330)은 비교적 큰 폭을 가지는 패턴이 형성되는 제2 영역(B)에서만 식각 마스크 역할을 하기 위하여 형성하는 것이다. 상기 식각 마스크층(330)은 상기 제1 영역(A) 및 제2 영역(B)에서 서로 동일한 두께를 가지도록 형성될 수 있다. 또는, 도시하지는 않았으나, 필요에 따라 상기 식각 마스크층(330)의 두께가 제2 영역(B)에서보다 제1 영역(A)에서 더 작게 되도록 상기 식각 마스크 층(330)을 형성할 수도 있다. 상기 식각 마스크층(330)의 두께는 상기 식각 마스크층(330)을 구성하는 재료, 도 3c를 참조하여 후술하는 후속의 듀얼 마스크층(320) 식각 공정시의 식각 조건, 상기 제1 마스크 부분(340A)의 폭(WD1), 및 상기 제2 마스크 부분(340B)의 제3 폭(W3)을 고려하여, 도 3d를 참조하여 후술하는 바와 같은 등방성 식각 공정의 결과가 얻어지기에 충분한 조건으로 설정할 수 있다. 이에 대한 보다 상세한 설명은 도 3c 및 도 3d를 참조하여 후술한다.
상기 식각 마스크층(330)은 상기 듀얼 마스크층(320)에 대하여 식각 마스크로 이용될 수 있도록 상기 듀얼 마스크층(320)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 식각 마스크층(330)은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또는, 상기 식각 마스크층(330)은 금속 또는 유기물로 이루어질 수 있다. 예를 들면, 상기 듀얼 마스크층(320)은 폴리실리콘으로 이루어지고 상기 식각 마스크층(330)은 SiO2로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(320)은 탄소함유막으로 이루어지고 상기 식각 마스크층(330)은 SiO2로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(320)은 탄소함유막으로 이루어지고 상기 식각 마스크층(330)은 SiON으로 이루어질 수 있다.
상기 마스크 패턴(340)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 상기 마스크 패턴(340)은 포토레지스트막으로 이루어질 수 있다. 또는, 상기 마스크 패턴(340)은 유기물 또는 무기물로 이루어지는 반사방지막과 포토레지스막의 적 층 구조로 이루어질 수 있다.
상기 마스크 패턴(340)에서, 제1 영역(A)에 형성되는 제1 마스크 부분(340A)의 폭(WD1)은 형성하고자 하는 반도체 소자의 최소 피쳐사이즈 (feature size: 1F)에 대응하고, 제2 영역(B)에 형성되는 제2 마스크 부분(340B)의 제3 폭(W3)은 상기 최소 피쳐사이즈 보다 더 큰 폭을 가질 수 있다. 예를 들면, 상기 제1 마스크 부분(340A)의 폭(WD1)은 수 nm 내지 수 십 nm의 치수를 가질 수 있다.
도 3b를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 마스크 패턴(340)을 식각 마스크로 이용하여 상기 식각 마스크층(330)을 식각하여, 제1 영역(A)에는 희생막 식각 마스크 패턴(330A)을 형성하고, 상기 제2 영역(B)에는 상기 광폭 식각 마스크 패턴(330B)을 형성한다. 그 결과, 상기 식각 마스크층(330)에 상기 마스크 패턴(340)의 폭이 전사되어, 제1 영역(A)에 형성되는 희생막 식각 마스크 패턴(330A)은 상기 제1 마스크 패턴(340A)의 폭(WD1)에 대응하는 폭을 가지고, 제2 영역(B)에 형성되는 광폭 식각 마스크 패턴(330B)은 제2 마스크 부분(340B)의 제3 폭(W3)에 대응하는 폭을 가지게 된다.
상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 형성을 위한 식각 마스크층(330)의 식각이 이루어지는 동안, 상기 마스크 패턴(340)의 두께가 감소될 수 있다.
도 3c를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 마스크 패턴(340), 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)을 식각 마스크로 이용하여 피식각막(310)이 노출될 때까지 듀얼 마스크층(320)을 식각하여, 제1 영 역(A)에는 제1 마스크 부분(340A)의 미세 폭(WD1)에 대응하는 폭을 가지는 제1 마스크 패턴(320A)을 형성하고, 제2 영역(B)에는 제2 마스크 부분(340B)의 제3 폭(W3)에 대응하는 폭을 가지는 제2 마스크 패턴(320B)을 형성한다.
상기 듀얼 마스크층(320)이 식각되는 동안, 상기 마스크 패턴(340)은 소모되어 제거될 수 있다. 도시하지는 않았으나, 상기 듀얼 마스크층(320)이 식각된 후 제2 영역(B)에서는 상기 광폭 식각 마스크 패턴(330B) 위에 상기 제2 마스크 부분(340B)의 일부가 잔류할 수도 있다.
제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A) 및 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)은 상기 듀얼 마스크층(320)이 식각되는 동안 도 3c에서 화살표들 a1, b1, c1, a2, b2, c2로 표시한 바와 같이 기판(300) 주면 (main surface)의 연장 방향에 대하여 수직인 방향으로부터 수평인 방향까지 다양한 방향에서 식각 분위기에 의한 영향을 받게 된다. 그 결과, 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)에서는 각각 화살표 c1 및 c2로 표시한 바와 같은 기판(300)에 대하여 수직 방향 뿐 만 아니라, 화살표 a1 및 b1, a2 및 b2로 표시한 바와 같은 경사 방향에서도 식각 분위기에 의한 영향을 받게 되어, 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 각각의 측벽에는 도 3c에 도시된 바와 같이 경사진 식각면(S1, S2)이 형성된다. 이 때, 희생막 식각 마스크 패턴(330A)은 그 미세 폭(WD1)이 광폭 식각 마스크 패턴(330B)의 제3 폭(W3) 보다 더 작기 때문에, 상기 경사진 식각면(S1)이 형성된 후, 상기 경사진 식각면(S1)에서 화살표 a1 및 b1 방향 또는 그에 근접한 경사 방향으로의 소모가 계속 진행됨에 따라 상기 희생막 식각 마스크 패턴(330A)의 양 측벽의 경사진 식각면(S1)이 상기 희생막 식각 마스크 패턴(330A)의 상면에서 짧은 시간 내에 서로 만나면서 상기 희생막 식각 마스크 패턴(330A)의 양 측벽에서의 소모량이 증가되면서 상면에서 화살표 c1 방향으로의 소모량 증가가 가속되는 효과 (이하, "3차원 식각 효과"라 함)가 얻어진다. 반면, 광폭 식각 마스크 패턴(330B)은 그 제3 폭(W3)이 상기 희생막 식각 마스크 패턴(330A)의 미세 폭(WD1) 보다 더 크기 때문에, 상기 경사진 식각면(S2)이 형성된 후 상기 경사진 식각면(S2)에서 화살표 a2 및 b2 방향 또는 그에 근접한 경사 방향으로의 소모가 계속 진행되어도 상기 듀얼 마스크층(320)의 식각이 완료되기까지의 상기 광폭 식각 마스크 패턴(330B)의 상면으로부터 화살표 c2 방향으로의 소모량은 상기 희생막 식각 마스크 패턴(330A)에서의 3차원 식각 효과에 의한 c1 방향으로의 소모량에 비해 훨씬 적다.
따라서, 제1 영역(A) 및 제2 영역(B)에서 서로 동일한 두께를 가지는 식각 마스크층(330)을 형성한 경우에도, 제1 영역(A) 및 제2 영역(B)에 각각 제1 마스크 패턴(320A) 및 제2 마스크 패턴(320B)이 형성된 후에는 상기 제1 마스크 패턴(320A) 위에 남아 있는 희생막 식각 마스크 패턴(330A)의 두께(TA1)가 상기 제2 마스크 패턴(320B) 위에 남아 있는 광폭 식각 마스크 패턴(330B)의 두께(TB1)에 비해 작아지는 결과가 얻어지게 된다. 상기 제3 폭(W3)과 상기 미세 폭(WD1)과의 차이가 클수록 상기 희생막 식각 마스크 패턴(330A)의 두께(TA1)와 광폭 식각 마스크 패턴(330B)의 두께(TB1)와의 차이는 더 커질 수 있다.
도 3c에서 상기 듀얼 마스크층(320)을 식각하기 위하여 건식 식각 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(320)이 도 3a를 참조하여 설명한 탄소함유막으로 이루어지는 경우, 상기 듀얼 마스크층(320)을 식각하기 위하여 O2 및 Ar의 혼합 가스를 이용하는 플라즈마 식각 공정을 행할 수 있다.
상기 제1 마스크 패턴(320A)은 제1 영역(A)에서 미세 패턴 형성용 더블 패터닝을 위한 희생막으로 이용되고, 상기 제2 마스크 패턴(320B)은 제2 영역(B)에서 비교적 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 공정시 식각 마스크의 일부로 이용된다.
도 3c에서, 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)의 제1 두께(TB1)는 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A)의 폭(WD1)의 1/2 (즉, (WD1)/2)보다 더 크게 되도록 하기 위하여, 도 3a를 참조하여 설명한 공정에서 상기 식각 마스크층(330)의 두께를 결정할 수 있다.
도 3d를 참조하면, 상기 제1 마스크 패턴(320A) 위에는 희생막 식각 마스크 패턴(330A)이 남아 있고 상기 제2 마스크 패턴(320B) 위에는 광폭 식각 마스크 패턴(330B)이 남아 있는 상태에서, 제1 영역(A)에 있는 상기 희생막 식각 마스크 패턴(330A)을 제거한다. 이를 위하여, 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거될 때까지 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 만을 선택적으로 등방성 식각할 수 있다. 상기 등방성 식각은 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)이 이들 주변의 다른 막들에 대하여 높은 식각 선택비를 가지고 선택적으로 식각될 수 있는 조건하에서 행한다. 상기 등방성 식각을 위하여 습식 또는 건식 식각을 이용할 수 있다. 예를 들면, 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)이 SiO2 또는 SiON으로 이루어진 경우, 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 만을 선택적으로 등방성 식각하기 위하여 HF 세정액을 사용할 수 있다.
제1 영역(A)에 있는 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거될 때까지 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)을 등방성 식각한 결과, 도 3d에서 점선들 및 화살표 R로 표시한 바와 같이, 제1 영역(A) 및 제2 영역(B)에서 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 각각의 상면 및 측벽으로부터 균일한 두께만큼 식각된다. 즉, 제1 영역(A)에 있는 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거된 시점에서 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)은 그 노출 표면으로부터 소정 두께, 예를 들면 적어도 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A)의 폭(WD1)의 1/2 (즉, (WD1)/2)에 해당하는 두께만큼 소모된다. 그 결과, 제1 영역(A)에서는 희생막 식각 마스크 패턴(330A)이 완전히 제거되어 그 아래에 있던 제1 마스크 패턴(320A)의 상면이 노출되고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B) 위에 광폭 식각 마스크 패턴(330B)중 등방성 식각에 의해 소모되고 남은 부분으로 이루어지는 잔류 식각 마스크 패턴(330C)이 남아 있게 된다. 상기 잔류 식각 마스크 패턴(330C)은 상기 광폭 식각 마스크 패턴(330B)의 제1 두께(TB1)보다 작은 제2 두께(TB2)를 가지게 된다.
도 3e를 참조하면, 제1 영역(A)에 있는 제1 마스크 패턴(320A)의 노출된 표면과, 제2 영역에 있는 제2 마스크 패턴(320B) 및 잔류 식각 마스크 패턴(330C)의 노출된 표면과, 상기 피식각막(310)의 노출된 표면을 덮는 스페이서 마스크층(350)을 형성한다. 상기 스페이서 마스크층(350)은 제1 영역(A) 및 제2 영역(B)에서 균일한 두께를 가질 수 있다.
상기 스페이서 마스크층(350)의 두께는 제1 영역(A)에서 형성하고자 하는 제1 패턴(210) (도 2 참조)의 제1 폭(W1)에 따라 결정될 수 있다. 경우에 따라, 상기 스페이서 마스크층(350)의 두께는 상기 제1 폭(W1)과 동일한 두께로 형성될 수 있다. 또는, 상기 스페이서 마스크층(350)의 두께는 상기 제1 폭(W1) 보다 작거나 크게 형성될 수 있다.
상기 스페이서 마스크층(350)은 잔류 식각 마스크 패턴(330C), 제1 마스크 패턴(320A) 및 제2 마스크 패턴(320B), 그리고 피식각막(310)에 대하여 각각 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 스페이서 마스크층(350)은 산화막으로 이루어질 수 있다. 상기 기판(300)상에 상기 스페이서 마스크층(350)이 균일한 두께로 형성되도록 하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 3f를 참조하면, 제1 영역(A)에서 상기 제1 마스크 패턴(320A)의 상면과 상기 피식각막(310)의 상면이 노출될 때까지 상기 스페이서 마스크층(350)을 식각 하여, 제1 영역(A)에는 상기 제1 마스크 패턴(320A)의 측벽들을 덮는 제1 스페이서(350A)를 형성하고, 제2 영역(B)에는 상기 제2 마스크 패턴(320B)의 측벽들을 덮는 제2 스페이서(350B)를 형성한다. 도 3f에 도시된 바와 같이, 상기 잔류 식각 마스크 패턴(330C)의 측벽에도 제3 스페이서(350C)가 형성될 수 있다.
상기 제1 스페이서(350A)는 제1 영역(A)에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용되고, 상기 제2 스페이서(350B)는 제2 영역(B)에 상기 제1 영역(A)에서의 패턴의 폭 보다 더 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 마스크의 일부로 사용될 수 있다.
도 3f의 공정에서, 상기 스페이서 마스크층(350)을 식각하기 위하여, 예를 들면 메인 식각 가스로서 CxFy 가스 (x 및 y는 각각 1 내지 10의 정수) 또는 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 사용할 수 있다. 또는, 상기 메인 식각 가스에 O2 가스 및 Ar 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서 예를 들면 CHF3 또는 CH2F2 를 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다. 상기 스페이서 마스크층(350)을 식각하는 데 있어서, 식각 챔버 내에서 상기 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시켜 상 기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예를 들면, 상기 스페이서 마스크층(350)을 식각하기 위하여 C4F6, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6 : CHF3 : O2 : Ar의 부피비가 약 1:6:2:14로 되도록 각각의 가스를 공급하면서 약 30 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
도 3g를 참조하면, 제1 영역(A)에서 노출되어 있는 상기 제1 마스크 패턴(320A)을 제거하여, 제1 영역(A)에서 상호 인접한 2 개의 제1 스페이서(350A) 사이의 공간을 통해 피식각막(310)을 노출시킨다.
제2 영역(B)에서, 상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮혀 있고, 그 상면은 잔류 식각 마스크 패턴(330C) 및 제3 스페이서(350C)에 의해 덮여 있으므로, 제1 영역(A)에서 상기 제1 마스크 패턴(320A)을 제거하기 위한 식각 공정이 이루어지는 동안 제2 영역(B)에 있는 제2 마스크 패턴(320B)은 상기 잔류 식각 마스크 패턴(330C), 제2 스페이서(350B) 및 제3 스페이서(350B)에 의해 보호되어 식각 분위기에 의해 소모되는 것을 억제할 수 있다. 상기 제3 스페이서(350B)가 형성되지 않고 상기 제2 마스크 패턴(320B)의 측벽 및 상면이 제2 스페이서(350B) 및 잔류 식각 마스크 패턴(330C) 만으로 덮인 경우라도, 상기 제1 마스크 패턴(320A)의 등방성 식각 후 상기 제2 마스크 패턴(320B)은 후속 공정에서 하부 막 식각시 식각 마스크로 사용하기에 충분한 두께를 유지할 수 있다.
상기 제1 마스크 패턴(320A)의 제거 공정은 제1 영역(A)에 있는 상기 제1 스페이서(350A)와, 제2 영역(B)에 있는 상기 잔류 식각 마스크 패턴(330C) 및 제2 스페이서(350B)와, 상기 피식각막(310)의 식각이 억제되는 조건하에서 행할 수 있다.
상기 제1 마스크 패턴(320A)이 도 3a를 참조하여 설명한 탄소 함유막으로 이루어진 경우, 상기 제1 마스크 패턴(320A)을 제거하기 위하여, 예를 들면 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다. 또는, 상기 제1 마스크 패턴(320A)의 구성 재료에 따라 상기 제1 마스크 패턴(320A)을 건식 또는 습식 식각 공정으로 제거할 수도 있다. 예를 들면, 상기 제1 마스크 패턴(320A)을 건식 식각 공정으로 제거하기 위하여, O2 및 Ar의 혼합 가스를 식각 가스로 이용할 수 있다. 일 예로서, O2 : Ar의 부피비가 약 1 : 4 ∼ 8로 되도록 O2 및 Ar을 공급하면서 약 1 ∼ 30 mT의 압력 및 약 -10 ∼ 40 ℃의 온도하에서 수 초 내지 수 십 초 동안 플라즈마 방식의 건식 식각 공정을 행할 수 있다. 이 경우, 약 400 W의 소스 파워 및 약 150 W의 바이어스 파워를 이용할 수 있다.
도 3h를 참조하면, 제1 영역(A)에서는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 제2 스페이서(350B)를 식각 마스크로 이용하여 상기 피식각막(310)을 식각하여, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 제1 패 턴(310A) 및 제2 패턴(310B)을 형성한다. 필요에 따라, 상기 제1 패턴(310A) 및 제2 패턴(310B) 위에 남아 있는 불필요한 막들을 제거한다. 상기 제1 패턴(310A) 및 제2 패턴(310B)은 각각 도 2의 레이아웃에 예시된 제1 패턴(210) 및 제2 패턴(220)을 구성할 수 있다.
도 3a 내지 도 3h를 참조하여 설명한 제1 공정에 의하면, 패턴의 폭이 비교적 작은 영역인 제1 영역(A)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도를 배가(倍加)시켜 협폭의 제1 패턴(310A)을 형성하는 것이 가능하다. 또한, 제2 영역(B)에서는 제1 영역(A)에 형성되는 패턴들에 비해 큰 폭을 가지는 광폭의 패턴들을 형성하는 데 있어서, 상기 제1 마스크 패턴(320A)과 동시에 형성되는 제2 마스크 패턴(320B)과, 상기 제1 스페이서(350A)와 동시에 형성되는 제2 스페이서(350B)를 식각 마스크로 이용하여 광폭의 제2 패턴(310B)을 형성한다. 이 때, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 제1 영역(A)에서는 불필요한 희생막 식각 마스크 패턴(330A)을 제거하고 제2 영역(B)에서는 식각 마스크로 이용될 제2 마스크 패턴(320A)을 보호하기 위한 잔류 마스크 패턴(330C)을 남기기 위하여 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)을 등방식 식각하는 공정을 이용한다. 따라서, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않는다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자들을 제조하는 데 이용될 수 있는 공정들 중 다른 하나인 제2 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4d에서, 제1 영역(A)에는 도 2의 IIIA - IIIA' 선 단면에 대응하는 부분이 도시되어 있고, 제2 영역(B)에는 도 2의 IIIB - IIIB' 선 단면에 대응하는 부분이 도시되어 있다.
도 4a를 참조하면, 도 3a 내지 도 3c를 참조하여 설명한 바와 같은 일련의 공정들을 행한 후, 도 3e를 참조하여 설명한 바와 같은 방법으로 스페이서 마스크층(350)을 형성한다. 단, 본 공정에서는 상기 스페이서 마스크층(350) 형성 공정은 상기 제1 마스크 패턴(320A) 위에는 희생막 식각 마스크 패턴(330A)이 남아 있고 상기 제2 마스크 패턴(320B) 위에는 광폭 식각 마스크 패턴(330B)이 남아 있는 상태에서 행해지며, 상기 스페이서 마스크층(350)은 상기 제1 마스크 패턴(320A), 희생막 식각 마스크 패턴(330A), 제2 마스크 패턴(320B), 및 광폭 식각 마스크 패턴(330B)의 노출된 표면과, 상기 피식각막(310)의 노출된 표면을 균일한 두께로 덮도록 형성된다.
도 4b를 참조하면, 상기 피식각막(310)의 상면이 노출될 때까지 상기 스페이서 마스크층(350)을 식각하여, 제1 영역(A)에는 상기 제1 마스크 패턴(320A)의 측벽들을 덮는 제1 스페이서(350A)를 형성하고, 제2 영역(B)에는 상기 제2 마스크 패턴(320B)의 측벽들을 덮는 제2 스페이서(350B)를 형성한다.
상기 제1 스페이서(350A)는 제1 영역(A)에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용되고, 상기 제2 스페이서(350B)는 제2 영역(B)에 상기 제1 영역(A)에서의 패턴의 폭 보다 더 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 마스크의 일부로 사용될 수 있다.
상기 스페이서 마스크층(350)을 에치백하는 동안, 제1 영역(A)에서는 상기 스페이서 마스크층(350)의 경사면(350S)으로 인해 스페이서 마스크층(350)의 식각 속도가 가속되어 제1 영역(A)에서의 스페이서 마스크층(350)의 식각율이 제2 영역(B)에서의 스페이서 마스크층(350)의 식각율보다 커질 수 있다. 그리고, 상기 제1 스페이서(350A) 및 제2 스페이서(350B)가 형성된 후, 상기 제1 마스크 패턴(320A) 위에 남아 있는 희생막 식각 마스크 패턴(330A)의 두께 감소율이 상기 제2 마스크 패턴(320B) 위에 남아 있는 광폭 식각 마스크 패턴(330B)의 두께 감소율 보다 더 커져서 상기 광폭 식각 마스크 패턴(330B)의 두께(TB2)와 희생막 식각 마스크 패턴(330A)의 두께(TA2)와의 차이가 더욱 커질 수 있다. 또한, 제1 영역(A)에서 피식각막(310) 위에 형성된 제1 스페이서(350A)의 높이(H1)는 제2 영역(B)에 형성된 제2 스페이서(350B)의 높이(H2) 보다 더 낮아질 수 있다. 이로 인해, 제1 영역(A)에서는 희생막 식각 마스크 패턴(330A)과 제1 스페이서(350A)와의 사이에 이격 거리(DA1)가 존재하고, 상기 이격 거리(DA1)를 통하여 상기 희생막 식각 마스크 패턴(330A)과 제1 스페이서(350A)와의 사이에서 상기 제1 마스크 패턴(320A)이 노출될 수 있다.
반면, 제2 영역(B)에서는 상기 광폭 식각 마스크 패턴(330B)의 측벽 부근에서의 상기 스페이서 마스크층(350)의 식각 속도가 제1 영역(A)에서의 경사면(350S) 부분에 비해 느리므로, 제2 영역(A)에서 피식각막(310)의 상면으로부터 제2 스페이서(350B)의 높이(H2)는 피식각막(310)의 상면으로부터 광폭 식각 마스크 패 턴(330B)의 저면까지의 거리(DM) 보다 더 커지게 되어, 도 3e에서 점선 "C2"로 표시한 바와 같이, 상기 제2 스페이서(350B)와 광폭 식각 마스크 패턴(330B)이 서로 접하고 있는 부분이 존재할 수 있다. 이로 인해, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)이 제2 스페이서(350B)와 광폭 식각 마스크 패턴(330B)에 의해 완전히 덮여 외부로 노출되지 않게 될 수 있다.
도 4b의 공정에서 상기 스페이서 마스크층(350)을 식각하기 위하여, 예를 들면 도 3f를 참조하여 설명한 바와 같은 식각 조건을 적용할 수 있다.
도 4c를 참조하면, 제1 영역(A)에 있는 제1 마스크 패턴(320A) 및 제2 영역(B)에 있는 제2 마스크 패턴(320B) 중 상기 제1 마스크 패턴(320A) 만 그 상면이 외부로 노출되도록 하기 위하여, 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 중 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A) 만을 선택적으로 제거한다.
상기 희생막 식각 마스크 패턴(330A)을 제거할 때, 상기 제1 마스크 패턴(320A) 및 제2 마스크 패턴(320B)과, 상기 제1 스페이서(350A) 및 제2 스페이서(350B)와, 상기 피식각막(310) 각각에 대한 상기 희생막 식각 마스크 패턴(330A)의 식각 선택비 차이를 이용한다.
상기 희생막 식각 마스크 패턴(330A)은 상기 광폭 식각 마스크 패턴(330B)에 비해 그 패턴 사이즈가 더 작고 두께도 더 작으므로, 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)이 동일한 물질로 이루어졌어도 상기 희생막 식각 마스크 패턴(330A)의 식각율이 상기 광폭 식각 마스크 패턴(330B)의 식 각율 보다 더 크다. 따라서, 제1 영역(A)에서 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거된 시점에서 제2 영역(B)에서 광폭 식각 마스크 패턴(330B)은 큰 두께 감소 없이 상기 제2 마스크 패턴(320B)의 상면 위에 남아 있게 된다.
본 공정에서, 상기 희생막 식각 마스크 패턴(330A)을 제거하기 위하여 건식 또는 습식 식각 공정을 이용할 수 있다. 예를 들면, 상기 희생막 식각 마스크 패턴(330A)이 SiON 또는 Si3N4로 이루어진 경우, 상기 희생막 식각 마스크 패턴(330A)을 제거하기 위하여 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 메인 식각 가스로 사용할 수 있다. 또는, CxFy 가스 (x 및 y는 각각 1 내지 10의 정수)와 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)의 혼합 가스를 메인 식각 가스로 사용할 수 있다. 필요에 따라, O2, Ar, 또는 할로겐족 화합물을 더 포함할 수도 있다. 예를 들면, 상기 희생막 식각 마스크 패턴(330A)을 제거하기 위하여, CH2F2, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로서 사용할 수 있다. 이 경우, CH2F2 : CHF3 : O2 : Ar의 부피비가 약 4:1:5:9로 되도록 각각의 가스를 공급하면서 약 40 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
상기 희생막 식각 마스크 패턴(330A)을 제거하기 위하여, 도 3e를 참조하여 설명한 제1 스페이서(350A) 및 제2 스페이서(350B) 형성을 위한 스페이서 마스크층(350)의 식각 공정에 이어서 연속적으로 상기 희생막 식각 마스크 패턴(330A)를 제거할 수 있다. 이 때, 스페이서 마스크층(350)의 식각 공정시의 식각 조건과 동일한 식각 조건 하에서 동일 챔버 내에서 인시튜 (in-situ)로 상기 희생막 식각 마 스크 패턴(330A)를 제거할 수도 있다. 이 경우에도 도 3f를 참조하여 설명한 바와 같은 효과를 얻을 수 있다.
도 4d를 참조하면, 제1 영역(A)에서 노출되어 있는 상기 제1 마스크 패턴(320A)을 제거하여, 제1 영역(A)에서 상호 인접한 2 개의 제1 스페이서(350A) 사이의 공간을 통해 피식각막(310)을 노출시킨다.
도 3g에서 점선 "C3"로 표시한 바와 같이, 제2 영역(B)에서는 상기 제2 스페이서(350B)와 광폭 식각 마스크 패턴(330B)이 서로 접하고 있는 부분이 있으므로, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)이 제2 스페이서(350B)와 광폭 식각 마스크 패턴(330B)에 의해 완전히 덮여 외부로 노출되지 않는다. 따라서, 제1 영역(A)에서 상기 제1 마스크 패턴(320A)이 제거되는 동안, 제2 영역(B)에 있는 제2 마스크 패턴(320B)은 그 상면 및 측벽들이 각각 상기 광폭 식각 마스크 패턴(330B) 및 제2 스페이서(350B)에 의해 보호될 수 있다.
상기 제1 마스크 패턴(320A)의 제거 공정은 제1 영역(A)에 있는 상기 제1 스페이서(350A)와, 제2 영역(B)에 있는 상기 광폭 식각 마스크 패턴(330B) 및 제2 스페이서(350B)와, 상기 피식각막(310) 각각의 식각이 억제되는 조건하에서 행할 수 있다.
상기 제1 마스크 패턴(320A)이 도 3a를 참조하여 설명한 탄소 함유막으로 이루어진 경우, 상기 제1 마스크 패턴(320A)을 제거하기 위하여, 예를 들면 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다. 또는, 상기 제1 마스크 패턴(320A)의 구성 재료에 따라 상기 제1 마스크 패턴(320A)을 건식 또는 습식 식각 공정으로 제거할 수도 있다. 예를 들면, 상기 제1 마스크 패턴(320A)을 건식 식각 공정으로 제거하기 위하여, O2 및 Ar의 혼합 가스를 식각 가스로 이용할 수 있다. 일 예로서, O2 : Ar의 부피비가 약 1 : 4 ∼ 8로 되도록 O2 및 Ar을 공급하면서 약 1 ∼ 30 mT의 압력 및 약 -10 ∼ 40 ℃의 온도하에서 수 초 내지 수 십 초 동안 플라즈마 방식의 건식 식각 공정을 행할 수 있다. 이 경우, 약 400 W의 소스 파워 및 약 150 W의 바이어스 파워를 이용할 수 있다.
그 후, 도 3h를 참조하여 설명한 바와 같이, 제1 영역(A)에서는 상기 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 제2 스페이서(350B)를 식각 마스크로 이용하여 상기 피식각막(310)을 식각하여, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 제1 패턴(310A) 및 제2 패턴(310B)을 형성한다.
도 4a 내지 도 4d를 참조하여 설명한 제2 공정에 의하면, 패턴의 폭이 비교적 작은 영역인 제1 영역(A)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도를 배가시켜 협폭의 제1 패턴(310A)을 형성하는 것이 가능하다. 또한, 제2 영역(B)에서는 제1 영역(A)에 형성되는 패턴들에 비해 큰 폭을 가지는 광폭의 패턴들을 형성하는 데 있어서, 상기 제1 마스크 패턴(320A)과 동시에 형성되는 제2 마스크 패턴(320B)과, 상기 제1 스페이서(350A)와 동시에 형성되는 제2 스페이서(350B)를 식각 마스크로 이용하여 광폭의 제2 패턴(310B)을 형성한다. 이 때, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 비교적 협폭인 제1 패턴(310A)이 형성되는 제1 영역(A)에서는 패턴의 좁은 폭으로 인한 3차원 식각 효과의 영향을 쉽게 받고, 비교적 큰 폭을 가지는 제2 패턴(310B)이 형성되는 제2 영역(B)에서는 3차원 식각 효과의 영향을 거의 받지 않는 차이를 이용한다. 따라서, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않는다.
도 5a는 본 발명의 제1 실시예에 따른 반도체 소자(500)의 일부 구성을 보여주는 레이아웃이다.
도 5a에는 도 1에 예시한 메모리 시스템(100)의 셀 어레이(30)가 형성되는 셀 어레이 영역(530)중 일부 영역에서 소자분리막(540)에 의해 정의되는 활성 영역(532)의 레이아웃이 예시되어 있다.
도 5a에서, 셀 어레이 영역(530)은 상기 셀 어레이 영역(530)의 끝 부분에서 상기 셀 어레이 영역(530)을 포위하는 에지 부분(530E)과, 상기 에지 부분(530E)에 의해 둘러싸이는 센터 부분(530C)을 포함한다. 여기서, 상기 셀 어레이 영역(530)의 끝은 도 5a에서 셀 어레이 영역(530)의 외곽선에 해당할 수 있다. 도 5a에는 상기 셀 어레이 영역(530)의 상하부 양 끝 부분과 도 5a의 우측에서 볼 수 있는 우측방향 끝 부분을 포함하는 상기 셀 어레이 영역(530)의 일부가 도시되어 있다.
셀 어레이 영역(530)의 센터 부분(530C) 및 에지 부분(530E)에서는 각각 활성 영역(532)이 복수의 소자분리막(540)에 의해 정의되어 있다.
상기 복수의 소자분리막(540)은 일정 방향, 예를 들면 도 5a에서 y 방향으로 상호 평행하게 연장되는 복수의 라인 패턴 형상으로 이루어질 수 있다. 상기 복수의 소자분리막(540)은 각각 상기 라인타입 활성 영역(532L)의 폭(AD1)과 동일한 폭(ID1, ID2)을 가질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 원하는 배치 설계에 따라 상기 라인타입 활성 영역(532L)의 폭 및 상기 복수의 소자분리막(540)의 폭을 다양하게 설계할 수 있다.
상기 복수의 소자분리막(540)은 상기 셀 어레이 영역(530)의 에지 부분(530E)에서 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 먼 거리(D1) 만큼 이격되어 있는 제1 단부(542E)를 가지는 복수의 제1 소자분리막(542)과, 상기 제1 소자분리막(542)의 제1 단부(542E)에 비해 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 가까운 거리(D2) 만큼 이격되어 있는 제2 단부(544E)를 가지는 복수의 제2 소자분리막(544)을 포함한다. 셀 어레이 영역(530)에서 상기 제1 소자분리막(542) 및 제2 소자분리막(544)은 1 개씩 교호적으로 배치되면서 상호 평행하게 연장되어 있다.
상기 복수의 제1 소자분리막(542)은 일정 방향, 예를 들면 도 5a에서 y 방향으로 일직선상에 배치되고 소정 거리 (AY1) 만큼 이격된 상태로 이웃하고 있는 2 개의 제1 소자분리막(542)을 포함할 수 있다. 상기 복수의 제2 소자분리막(544)은 일정 방향, 예를 들면 도 5a에서 y 방향으로 일직선상에 배치되고 소정 거리 (AY2) 만큼 이격된 상태로 이웃하고 있는 2 개의 제2 소자분리막(544)을 포함할 수 있다. 상기 복수의 제1 소자분리막(542)의 사이 및 복수의 제2 소자분리막(544) 사이에서 이격된 소정 거리 (AY1, AY2)에 해당하는 영역은 상기 소자분리막(540)이 형성되지 않는 비패턴 영역이 될 수 있다. 여기서, 상기 거리(AY2)는 상기 거리(AY1)보다 더작을 수 있다.
상기 셀 어레이 영역(530)의 에지 부분(530E)에는 에지 활성 영역(532E)이 정의될 수 있다.
상기 셀 어레이 영역(530)의 센터 부분(530C)중 적어도 일부 영역에는 상기 복수의 소자분리막(540)에 의해 각각 정의되고, 이들 사이에서 라인 형상으로 y 방향으로 선형으로 연장되는 복수의 라인타입 활성 영역(532L)이 정의될 수 있다. 상기 복수의 라인타입 활성 영역(532L)은 서로 등간격으로 배치될 수 있다. 상기 복수의 라인타입 활성 영역(532L)은 셀 어레이 영역(530)의 센터 부분(530C)에서 소자분리막(540)을 사이에 두고 균일한 폭(AD1, AD2)을 가지고 미세 피치(P)로 반복 형성될 수 있다.
상기 복수의 라인타입 활성 영역(532L) 위에는 복수의 워드 라인(도시 생략)이 연장되어 있을 수 있다. 상기 복수의 워드 라인(도시 생략)은 상기 라인타입 활성 영역(532L)의 연장 방향과 직교하는 방향 (도 5a에서 x 방향)으로 연장될 수 있다. 상기 복수의 라인타입 활성 영역(532L)은 각각 그 위에 위치되는 복수의 워드 라인(도시 생략)에 의해 복수의 셀 스트링을 형성할 수 있다.
또한, 상기 셀 어레이 영역(530)의 다른 일부 영역, 예들 들면 상기 복수의 제1 소자분리막(542)의 사이 및 복수의 제2 소자분리막(544) 사이에서 이격된 소정 거리 (AY1, AY2)에 해당하는 비패턴 영역에서, 서로 이웃하는 복수의 제1 소자분리 막(542) 및 복수의 제2 소자분리막(544)에 의해 아일랜드형 활성 영역(532I)이 정의될 수 있다. 상기 아일랜드형 활성 영역(532I)은 상기 복수의 라인타입 활성 영역(532L)의 일부와 상호 연결될 수 있다. 상기 아일랜드형 활성 영역(532I)은 상기 복수의 제1 소자분리막(542)중 y 방향에서 일직선상에 소정 거리(AY1)를 사이에 두고 서로 이웃하여 배치된 2 개의 제1 소자분리막(542)의 각각의 서로 대향하는 단부들에 의해 그 폭 (도 5a에서 AY1)이 제한될 수 있다. 또한, 상기 아일랜드형 활성 영역(532I)은 상기 복수의 제2 소자분리막(544)중 y 방향에서 일직선상에 소정 거리(AY2)를 사이에 두고 서로 이웃하여 배치된 2 개의 제2 소자분리막(544)의 각각의 서로 대향하는 단부들에 의해 그 폭 (도 5a에서 AY2)이 제한될 수 있다. 따라서, 상기 아일랜드형 활성 영역(532I)은 소정 방향 (도 5a에서는 y 방향)을 따라 서로 다른 폭(AY1, AY2)을 가지는 부분들을 포함할 수 있다.
상기 아일랜드형 활성 영역(532I)에는 셀 어레이 영역(530) 내에서 복수의 셀 스트링이 형성되는 웰(well)의 전위를 제어하기 위하여 전위 제어용 웰(도시 생략)이 형성될 수 있다. 상기 아일랜드형 활성 영역(532I)에 형성되는 전위 제어용 웰(도시 생략)에는 전위 제어선(도시 생략)에 연결되는 콘택(도시 생략)이 형성될 수 있다. 도 5a에 따른 레이아웃을 가지는 활성 영역(532)을 정의하는 데 있어서, 도 6a, 도 6b 및 도 6c 내지 도 11a, 11b 및 11c를 참조하여 후술하는 바와 같은 공정, 또는 도 12a, 도 12b 및 도 12c 내지 도 14a, 14b 및 14c를 참조하여 후술하는 바와 같은 공정에 상기 활성 영역(532)을 정의함으로써, 복잡한 트리밍 공정을 행하지 않고도 전위 제어용 웰을 형성하기 위한 아일랜드형 활성 영역(532I)을 간 단한 공정에 의해 용이하게 정의할 수 있다.
도 5b는 본 발명의 방법들에 따라 도 5a의 레이아웃을 가지는 활성 영역(532)을 셀 어레이 영역(530)에 정의하는 데 있어서, 셀 어레이 영역(530)의 센터 부분(530C)에서 더블 패터닝 공정을 이용하여 패턴 밀도가 배가된 활성 영역(532)을 정의하기 위하여 포토리소그래피 공정에 의해 1차적으로 형성할 수 있는 마스크 패턴(340)의 형상을 예시한 평면도이다.
도 5b에는 본 발명의 이해를 돕기 위하여 도 5a에 예시한 최종적으로 형성하고자 하는 소자분리막(540)이 함께 도시되어 있다.
셀 어레이 영역(530)의 센터 부분(530C)에서, 메모리 셀에서의 최소 피쳐사이즈 (minimum feature size)인 1F의 폭을 각각 가지는 복수의 라인타입 활성 영역(532L)을 정의하기 위하여, 상기 셀 어레이 영역(530)의 센터 부분(530C)에서 1F의 폭을 가지고 상기 미세 피치(P)의 2 배인 피치(2P)로 반복 형성되는 복수의 제1 마스크 부분(340A)을 포함하는 마스크 패턴(340)을 형성할 수 있다. 또한, 상기 마스크 패턴(340)은 상기 셀 어레이 영역(530)의 에지 부분(530E)과 상기 아일랜드형 활성 영역(532I)이 정의될 부분에 위치되고 비교적 큰 폭을 가지는 제2 마스크 부분(340B)을 포함할 수 있다.
도 5b에 예시한 마스크 패턴(340)의 구성은 도 3a 내지 도 3h를 참조하여 설명한 제1 공정에 따른 방법과 도 4a 내지 도 4d를 참조하여 설명한 제2 공정에 따른 방법에서 각각 동일하게 적용할 수 있다.
도 6a, 도 6b 및 도 6c 내지 도 11a, 11b 및 11c는 도 3a 내지 도 3h를 참조 하여 설명한 제1 공정을 이용하여 도 5a의 반도체 소자(500)를 제조하는 방법을 설명하기 위한 도면들이다. 특히, 도 6a, 도 7a, ..., 도 11a는 도 5a에 도시한 반도체 소자(500)의 일부 영역을 보여주는 평면도들이고, 도 6b, 도 7b, ..., 도 11b는 각각 도 6a, 도 7a, ..., 도 11a의 X1 - X1'선 단면도이고, 도 6c, 도 7c, ..., 도 11c는 각각 도 6a, 도 7a, ..., 도 11a의 Y1 - Y1'선 단면도 및 Y2 - Y2'선 단면도이다. 도 6a, 도 6b 및 도 6c 내지 도 11a, 11b 및 11c에 있어서, 도 3a 내지 도 3h에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 6a, 도 6b 및 도 6c를 참조하면, 소자 영역을 가지는 기판(500)을 준비한다. 본 예에서, 상기 소자 영역은 도 5a에 예시된 셀 어레이 영역(530)에 대응될 수 있다. 상기 셀 어레이 영역(530)은 에지 부분(530E)과, 상기 에지 부분(530E)에 의해 포위되는 센터 부분(530C)을 포함한다.
상기 기판(500)의 셀 어레이 영역(530)(도 5a 참조) 위에 패드 산화막(602)을 형성한다. 그리고, 상기 패드 산화막(602) 위에 제1 하드마스크층(604), 제2 하드마스크층(606) 및 버퍼 마스크층(610)을 차례로 형성한다.
상기 기판(600)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 제1 하드마스크층(604) 및 제2 하드마스크층(606)은 각각 단일층으로 이루어질 수 있다. 또는, 상기 제1 하드마스크층(604) 및 제2 하드마스크층(606)은 각각 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 예를 들면, 상기 제1 하드마스크층(604)은 실리콘 질화막으로 이루어지고, 상기 제2 하드마스크층(606)은 실리콘 산화막으로 이루어질 수 있다. 경우에 따라, 상기 버퍼 마스크층(610)은 생략 가능하다. 상기 버퍼 마스크층(610)을 형성하는 경우, 상기 버퍼 마스크층(610)은 실리콘 질화막 또는 폴리실리콘막으로 이루어질 수 있다.
그 후, 도 3a를 참조하여 설명한 바와 같은 방법으로, 상기 버퍼 마스크층(610) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성하고, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다.
예를 들면, 상기 버퍼 마스크층(610)이 실리콘 질화막으로 이루어진 경우, 상기 듀얼 마스크층(320)은 폴리실리콘막으로 이루어지고, 상기 식각 마스크층(330)은 실리콘 산화막으로 이루어질 수 있다. 또는, 상기 버퍼 마스크층(610)이 폴리실리콘막으로 이루어진 경우, 상기 듀얼 마스크층(620)은 도 3a를 참조하여 설명한 바와 같은 탄소함유막으로 이루어지고, 상기 식각 마스크층(330)은 실리콘 산화막으로 이루어질 수 있다.
본 발명의 범위 내에서, 상기 제1 하드마스크층(604), 제2 하드마스크층(606) 버퍼 마스크층(610), 듀얼 마스크층(320) 및 식각 마스크층(330) 각각의 구성 재료는 상기 예시된 바에 한정되는 것은 아니다. 각각의 막들에서 상호 인접한 막 끼리 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 가지는 물질로 이루어지면 충분하다.
상기 마스크 패턴(340)은 도 5b에 예시한 마스크 패턴(340)의 구조를 가질 수 있다. 상기 마스크 패턴(340)은 복수의 제1 마스크 부분(340A) 및 복수의 제2 마스크 부분(340B)을 포함한다. 상기 복수의 제1 마스크 부분(340A)은 셀 어레이 영역(530)의 센터 부분에서 기판(600)에 최종적으로 형성하고자 하는 소자분리용 트렌치들의 피치(P) 보다 2 배 큰 피치(2P)를 가지도록 형성될 수 있다. 그리고, 복수의 제2 마스크 부분(340B)은 셀 어레이 영역(530)의 에지 부분(530E)과, 셀 어레이 영역(530)의 센터 부분(530C)중 아일랜드형 활성 영역(532I)이 정의될 부분을 덮도록 형성될 수 있다.
또한, 복수의 제1 마스크 부분(340A) 각각의 폭(WD1)은 기판(600)에 형성하고자 하는 소자분리막(540)의 x 방향에서의 폭(ID1, ID2) (도 5a 참조)과 동일하게 형성될 수 있다. 또는, 필요에 따라 복수의 제1 마스크 부분(340A) 각각의 폭(WD1)은 기판(600)에 형성하고자 하는 소자분리막(540)의 폭(ID1, ID2) (도 5a 참조) 보다 더 크거나 작게 형성될 수도 있다. 제2 마스크 부분(340B)은 x 방향 및 y 방향에서 각각 그 형성 위치에 따라 셀 어레이 영역(530)의 에지 부분(530E)에 형성되는 에지 활성 영역(532E)의 폭(EW1, EW2) 보다 작은 폭(WD2, WD3)을 가지도록 형성될 수 있다. 그리고, 상기 아일랜드형 활성 영역(532I)의 폭(AY1) 보다 작은 폭(WD4)을 가지도록 형성될 수 있다.
여기서, 상기 제1 마스크 부분(340A)의 폭(WD1)과 상기 제2 마스크 부분(340B)의 폭(WD2, WD3, WD4)과의 차이는, 도 3d를 참조하여 설명한 바와 같이 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A)이 등방성 식각 공정에 의해 완전히 제거되어도 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)은 그 노출 표면으 로부터 일부 두께만 소모되어 제2 영역(B)에서 제2 마스크 패턴(320B) 위에 잔류 식각 마스크 패턴(330C)이 남게 되는 결과가 얻어질 수 있는 정도이면 충분하다. 상기 제1 마스크 부분(340A)의 폭과 상기 제2 마스크 부분(340B)의 폭과의 차이가 클수록 도 3d를 참조하여 설명하는 바와 같이 패턴 폭 차이에 따른 식각 결과를 얻는 데 유리하다.
도 7a, 도 8a, ..., 도 11a에는 도 6a에서 "LOCAL 1" 및 "LOCAL 2"로 표시한 영역에 대응되는 부분들의 평면도를 나타내었다.
도 7a, 도 7b 및 도 7c를 참조하면, 도 3b 내지 도 3f를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 제1 마스크 패턴(320A)의 측벽들을 덮는 복수의 제1 스페이서(350A)와, 상기 복수의 제2 마스크 패턴(320B)의 측벽들을 덮는 복수의 제2 스페이서(350B)를 형성한다.
이 때, 도 3f에 도시한 바와 같이, 상기 잔류 식각 마스크 패턴(330C)의 측벽들에도 제3 스페이서(350C)가 형성될 수 있다. 도 3d를 참조하여 설명한 바와 같은 희생막 식각 마스크 패턴(330A)의 등방성 식각시 광폭 식각 마스크 패턴(330B)의 측벽으로부터 제거되는 양, 즉 측방향 제거 두께(ET)는 도 3d를 참조하여 설명하는 등방성 식각 공정에서의 목표 식각량 (etch target)에 의해 결정될 수 있다. 따라서, 상기 제2 마스크 패턴(320B)의 상면 위에서 잔류 식각 마스크 패턴(330C)의 측벽을 덮는 제3 스페이서(350C)의 폭은 상기 목표 식각량에 따른 측방향 제거 두께(ET)에 의존하게 된다.
상기 제1 스페이서(350A) 및 제2 스페이서(350B)는 각각 상기 버퍼 마스크 층(610)을 폭(SP1) 만큼 덮도록 형성될 수 있다.
셀 어레이 영역(530)에 형성되는 복수의 제1 스페이서(350A)는 상기 제1 피치(2P)(도 6a 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮여 있고, 그 상면은 잔류 식각 마스크 패턴(330C) 및 제3 스페이서(350C)에 의해 덮여 있다.
셀 어레이 영역(530)의 에지 부분(530E)에 의해 포위되는 센터 부분(530C)에서 상기 복수의 제1 스페이서(350A) 사이의 갭(gap)과 제1 스페이서(350A) 및 제2 스페이서(350B) 사이의 갭을 통해 복수의 제1 마스크 패턴(320A) 각각의 상면과 상기 버퍼 마스크층(610)의 상면이 교대로 노출된다. 상기 복수의 제1 스페이서(350A) 사이의 갭을 통해 교대로 노출되는 복수의 제1 마스크 패턴(320A)의 노출부 및 버퍼 마스크층(610)의 노출부는 일정 방향, 즉 도 7a에서 y 방향으로 상호 평행하게 연장되는 형태를 갖는다. 그리고, 복수의 제1 마스크 패턴(320A)의 노출부의 y 방향에서의 단부와 버퍼 마스크층(610)의 노출부의 y 방향에서의 단부와의 수직 거리(dL)는 상기 버퍼 마스크층(610)을 덮는 제1 스페이서(350A) 및 제2 스페이서(350B)의 폭(SP1)과 동일하게 될 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 도 3g를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 제1 마스크 패턴(320A)을 제거하여, 상호 인접한 2 개의 제1 스페이서(350A) 사이의 공간을 통해 버퍼 마스크층(610)을 노출시킨다.
셀 어레이 영역(530)의 에지 부분(530E)에 의해 포위되는 센터 부분에서 상 기 복수의 제1 스페이서(350A) 사이의 갭과 제1 스페이서(350A) 및 제2 스페이서(350B) 사이의 갭을 통해 버퍼 마스크층(610)의 상면이 노출된다. 상기 버퍼 마스크층(610)의 복수의 노출부는 일정 방향, 즉 도 8a에서 y 방향으로 상호 평행하게 연장되는 형태를 갖는다. 또한, 상기 버퍼 마스크층(610)의 복수의 노출부는 각각의 y 방향에서의 길이가 교호적으로 다르게 된다. 그리고, y 방향에서 버퍼 마스크층(610)의 복수의 노출부중 서로 이웃하는 2 개의 노출부의 각 단부의 수직 거리(dL)가 제1 스페이서(350A) 및 제2 스페이서(350B)의 폭(SP1)과 동일하게 될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 셀 어레이 영역(530)의 에지 부분(530E)에서 에지 활성 영역(532E)이 형성될 영역의 주위와, 셀 어레이 영역(530)의 센터 부분에서 아일랜드형 활성 영역(532I)이 형성될 영역의 주위에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 식각 마스크로 이용하고, 셀 어레이 영역(530)의 센터 부분에서 복수의 라인타입 활성 영역(532L)이 형성될 영역의 주위에는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하여, 상기 버퍼 마스크층(610)을 식각한다. 그 결과, 상기 제2 하드마스크층(606)을 노출시키는 복수의 개구를 가지는 버퍼 마스크 패턴(610A)이 형성된다.
도시하지는 않았으나, 상기 버퍼 마스크 패턴(610A)이 형성된 후, 버퍼 마스크 패턴(610A)의 위에는 상기 복수의 제1 스페이서(350A)의 잔류층과, 상기 제2 마스크 패턴(320B) 및 제2 스페이서(350B)의 잔류층들이 남아 있을 수 있다.
상기 버퍼 마스크 패턴(610A)의 개구를 통해 노출되는 상기 제2 하드마스크 층(606)의 복수의 노출부는 상기 상기 버퍼 마스크 패턴(610A)의 복수의 개구의 형상과 동일하게, 일정 방향, 즉 도 9a에서 y 방향으로 상호 평행하게 연장되는 형태를 갖는다. 또한, 상기 제2 하드마스크층(606)의 복수의 노출부는 각각의 y 방향에서의 길이가 교호적으로 다르게 된다. 그리고, y 방향에서 제2 하드마스크층(606)의 복수의 노출부중 상호 이웃하는 2 개의 노출부의 각 단부의 수직 거리(dL)가 제1 스페이서(350A) 및 제2 스페이서(350B)의 폭(SP1)과 동일하게 될 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 버퍼 마스크 패턴(610A)을 식각 마스크로 이용하여 상기 제2 하드마스크층(606) 및 제1 하드마스크층(604)을 차례로 식각하여, 제1 하드마스크 패턴(604A) 및 제2 하드마스크 패턴(606A)을 형성한다. 여기서, 상기 제1 하드마스크층(604)을 식각할 때, 상기 제2 하드마스크 패턴(606A)이 식각 마스크 역할을 할 수 있다. 상기 제1 하드마스크층(604)의 식각시 상기 패드 산화막(602)도 식각되어 패드 산화막 패턴(602A)이 형성되고, 상기 제1 하드마스크 패턴(604A) 및 제2 하드마스크 패턴(606A)을 통해 기판(600)이 노출될 수 있다.
도시하지는 않았으나, 상기 제1 하드마스크 패턴(604A) 및 제2 하드마스크 패턴(606A)이 형성된 후, 상기 제2 하드마스크 패턴(606A)의 위에는 버퍼 마스크 패턴(610A)의 잔류층들이 남아 있을 수 있다.
상기 제2 하드마스크 패턴(606A)을 통해 노출되는 상기 기판(600)의 복수의 노출부는 일정 방향, 즉 도 10a에서 y 방향으로 상호 평행하게 연장되는 형태를 갖는다. 또한, 상기 기판(600)의 복수의 노출부는 각각의 y 방향에서의 길이가 교호 적으로 다르게 된다. 그리고, y 방향에서 제2 하드마스크층(606)의 복수의 노출부중 상호 이웃하는 2 개의 노출부의 각 단부의 수직 거리(dL)가 제1 스페이서(350A) 및 제2 스페이서(350B)의 폭(SP1)과 동일하게 될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 제1 하드마스크 패턴(604A) 및 제2 하드마스크 패턴(606A)을 식각 마스크로 사용하여 노출된 기판(600)을 식각하여 상기 기판(600)에 복수의 트렌치(670)를 형성한다.
그 후, 상기 복수의 트렌치(670) 내부가 완전히 채워지기에 충분한 두께로 상기 기판(600)상에 절연 물질을 증착한 후, CMP (chemical mechanical polishing) 공정에 의해 평탄화하는 공정을 이용하여 상기 복수의 트렌치(670) 내에 소자분리막(540)을 형성한다. 그 후, 상기 기판(600)의 상면이 노출되도록 기판(600)상에 남아 있는 불필요한 막들은 제거한다.
상기 소자분리막(540)은 일정 방향, 즉 도 11a에서 y 방향으로 상호 평행하게 연장되는 복수의 라인 패턴 형상으로 이루어진다. 또한, 상기 소자분리막(540)은 상기 셀 어레이 영역(530)의 에지 부분(530E)에서 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 먼 제1 단부(542E)를 가지는 제1 소자분리막(542)과, 상기 제1 소자분리막(542)의 제1 단부(542E)에 비해 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 가까운 거리에 위치되는 제2 단부(544E)를 가지는 제2 소자분리막(544)을 포함한다. 셀 어레이 영역(530)에서 상기 제1 소자분리막(542) 및 제2 소자분리막(544)은 1 개씩 교호적으로 배치된다.
상기 셀 어레이 영역(530)의 센터 부분(530C)에서 서로 이웃하는 제1 소자분 리막(542) 및 제2 소자분리막(544)에 의해 복수의 라인타입 활성 영역(532L) (도 5a 참조)이 정의된다. 또한, 상기 셀 어레이 영역(530)의 센터 부분(530C)에서 서로 이웃하는 복수의 제1 소자분리막(542) 및 복수의 제2 소자분리막(544)에 의해 아일랜드형 활성 영역(532I) (도 5a 참조)이 정의될 수 있다. 상기 아일랜드형 활성 영역(532I)은 상기 복수의 라인타입 활성 영역(532L)중 일부의 라인타입 활성 영역(532L)과 상호 연결되어 있다.
상기 제1 소자분리막(542) 및 제2 소자분리막(544)은 y 방향에서 이들 각각의 길이가 교호적으로 다르게 된다. 그리고, y 방향에서 상기 제1 소자분리막(542)의 제1 단부(542E)와 제2 소자분리막(544)의 제2 단부(544E)와의 수직 거리(dL)가 제1 스페이서(350A) 및 제2 스페이서(350B)의 폭(SP1)과 동일하게 될 수 있다.
도 12a, 도 12b 및 도 12c 내지 도 14a, 14b 및 14c는 도 4a 내지 도 4d를 참조하여 설명한 제2 공정을 이용하여 도 5a의 반도체 소자(500)를 제조하는 방법을 설명하기 위한 도면들이다. 특히, 도 12a, 도 13a 및 도 14a는 도 5a에 도시한 반도체 소자(500)의 일부 영역에 대응하는 부분을 보여주는 도면들로서, 도 6a에서 "LOCAL 1" 및 "LOCAL 2"로 표시한 영역에 대응되는 부분들의 평면도들이다. 도 12b, 도 13b 및 도 14b는 각각 도 12a, 도 13a 및 도 14a의 X1 - X1'선 단면도이고, 도 12c, 도 13c 및 도 14c는 각각 도 12a, 도 13a 및 도 14a의 Y1 - Y1'선 단면도 및 Y2 - Y2'선 단면도이다. 도 12a, 도 12b 및 도 12c 내지 도 14a, 14b 및 14c에 있어서, 도 3a 내지 도 3h 및 도 4a 내지 도 4d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명 을 생략한다.
도 12a, 도 12b 및 도 12c를 참조하면, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 바와 같은 방법으로 기판(500)의 셀 어레이 영역(530) 위에 패드 산화막(602), 제1 하드마스크층(604), 제2 하드마스크층(606) 및 버퍼 마스크층(610)을 차례로 형성한 후, 상기 버퍼 마스크층(610) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성한다.
그 후, 도 7a, 도 7b 및 도 7c를 참조하여 설명한 바와 유사하게, 복수의 제1 스페이서(350A) 및 복수의 제2 스페이서(350B)를 형성한다. 단, 본 예에서는 상기 복수의 제1 스페이서(350A) 및 복수의 제2 스페이서(350B)를 형성하기 위하여 도 4a 내지 도 4c를 참조하여 설명한 바와 같은 제2 공정을 이용한다. 그 결과, 제1 공정을 이용하는 도 7a, 도 7b 및 도 7c의 결과물과는 달리 제2 마스크 패턴(320B) 위에는 상기 제2 마스크 패턴(320B)과 대략 동일한 폭을 가지는 광폭 식각 마스크 패턴(330B)이 남아 있게 된다. 그리고, 상기 제1 마스크 패턴(320A)의 상면중 셀 어레이 영역(530)의 에지 부분(530E)에 인접한 영역에서는 상기 광폭 식각 마스크 패턴(330B)의 측벽에 제4 스페이서(350D)가 형성될 수 있다. 따라서, 복수의 제1 마스크 패턴(320A)의 노출부의 y 방향에서의 단부와 버퍼 마스크층(610)의 노출부의 y 방향에서의 단부와의 수직 거리는(dL2)는 도 7a, 도 7b 및 도 7c에 예시한 수직 거리(dL)에 비해 상기 제4 스페이서(350D)의 폭(SP4) 만큼 더 작아지게 된다.
도 13a, 도 13b 및 도 13c를 참조하면, 도 8a, 도 8b 및 도 8c를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 제1 마스크 패턴(320A)을 제거하여, 상호 인접한 2 개의 제1 스페이서(350A) 사이의 공간을 통해 버퍼 마스크층(610)을 노출시킨다.
그 결과, 셀 어레이 영역(530)의 센터 부분(530C)에서 상기 복수의 제1 스페이서(350A) 사이의 갭과 제1 스페이서(350A) 및 제2 스페이서(350B) 사이의 갭을 통해 버퍼 마스크층(610)의 상면이 노출된다. 상기 버퍼 마스크층(610)의 복수의 노출부는 일정 방향, 즉 도 13a에서 y 방향으로 상호 평행하게 연장되는 형태를 갖는다. 또한, 상기 버퍼 마스크층(610)의 복수의 노출부는 각각의 y 방향에서의 길이가 교호적으로 다르게 된다. 그리고, y 방향에서 버퍼 마스크층(610)의 복수의 노출부중 상호 이웃하는 2 개의 노출부의 각 단부의 수직 거리(dL2)는 도 8a, 도 8b 및 도 8c에 예시한 수직 거리(dL)에 비해 상기 제4 스페이서(350D)의 폭(SP4) 만큼 더 작아지게 된다.
도 14a, 도 14b 및 도 14c를 참조하면, 도 13a, 도 13b 및 도 13c의 결과물에 대하여 도 9a, 도 9b 및 도 9c 내지 도 11a, 도 11b 및 도 11c를 참조하여 설명한 바와 같은 일련의 공정들을 행하여 기판(600)에 복수의 소자분리막(540')을 형성한다.
도 14a, 도 14b 및 도 14c에서의 소자분리막(540')은 일정 방향, 즉 도 14a에서 y 방향으로 상호 평행하게 연장되는 복수의 라인 패턴 형상으로 이루어진다. 또한, 상기 소자분리막(540')은 상기 셀 어레이 영역(530)의 에지 부분(530E)에서 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 먼 제1 단부(542E)를 가지는 제1 소자분리막(542)과, 상기 제1 소자분리막(542)의 제1 단부(542E)에 비해 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 가까운 제2 단부(544E')를 가지는 제2 소자분리막(544')을 포함한다. 셀 어레이 영역(530)에서 상기 제1 소자분리막(542) 및 제2 소자분리막(544')은 1 개씩 교호적으로 배치된다.
도 14a, 도 14b 및 도 14c에서의 소자분리막(540')은 도 11a, 도 11b 및 도 11c를 참조하여 설명한 소자분리막(540)과 대체로 유사한 구성을 가진다. 단, 제2 단부(544E')를 가지는 제2 소자분리막(544')은 y 방향에서의 양 단부에서 도 11a, 도 11b 및 도 11c에서의 제2 소자분리막(544)에 비해 상기 제4 스페이서(350D)의 폭(SP4) 만큼 더 짧은 길이를 가진다. 따라서, 상기 제1 소자분리막(542) 및 제2 소자분리막(544')은 y 방향에서 이들 각각의 길이가 교호적으로 다르게 되고, y 방향에서 상기 제1 소자분리막(542)의 제1 단부(542E)와 제2 소자분리막(544)의 제2 단부(544E)와의 수직 거리(dL2)가 도 11a에 예시한 수직 거리(dL)에 비해 상기 제4 스페이서(350D)의 폭(SP4) 만큼 더 작아지게 된다.
도 15는 본 발명의 제2 실시예에 따른 반도체 소자(700)의 일부 구성을 보여주는 레이아웃이다.
도 15에는 도 1에 예시한 메모리 시스템(100)의 셀 어레이(30)가 형성되는 셀 어레이 영역(530)중 일부 영역에 형성되는 복수의 도전 라인(740)의 레이아웃이 예시되어 있다. 예를 들면, 상기 복수의 도전 라인(740)은 셀 어레이(30)를 구성하는 복수의 비트 라인일 수 있다.
도 15에서, 셀 어레이 영역(530)은 상기 셀 어레이 영역(530)의 끝 부분에서 상기 셀 어레이 영역(530)을 포위하는 에지 부분(530E)과, 상기 에지 부분(530E)에 의해 둘러싸이는 센터 부분(530C)을 포함한다.
셀 어레이 영역(530)의 센터 부분(530C)에는 복수의 도전 라인(740)이 형성되어 있다.
상기 복수의 도전 라인(740)은 일정 방향, 예를 들면 도 15에서 y 방향으로 상호 평행하게 연장되어 있는 복수의 라인 패턴으로 이루어질 수 있다. 상기 복수의 도전 라인(740)은 각각 동일한 폭(M1)을 가질 수 있다. 상기 복수의 도전 라인(740)은 상호 일정한 길이의 간격(G1)을 사이에 두고 상호 이격되어 있을 수 있다. 그러나, 본 발명은 도 15에 도시된 바에 한정되는 것은 아니며, 원하는 배치 설계에 따라 상기 도전 라인(740)의 폭 및 이들 사이의 간격을 다양하게 설계할 수 있다.
상기 복수의 도전 라인(740)은 상기 셀 어레이 영역(530)의 에지 부분(530E)에서 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 먼 거리(MD1) 만큼 이격되어 있는 제1 단부(742E)를 가지는 제1 도전 라인(742)과, 상기 제1 도전 라인(742)의 제1 단부(742E)에 비해 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 가까운 거리(MD2) 만큼 이격되어 있는 제2 단부(744E)를 가지는 제2 도전 라인(744)을 포함한다. 셀 어레이 영역(530)에서 상기 제1 도전 라인(742) 및 제2 도전 라인(744)은 1 개씩 교호적으로 배치되면서 상호 평행하게 연장되어 있다.
도 15에 예시한 본 발명의 제2 실시예에 따른 반도체 소자(700)를 구성하는 복수의 도전 라인(740)을 형성하기 위하여, 도 6a, 도 6b 및 도 6c 내지 도 11a, 11b 및 11c를 참조하여 설명한 바와 같은 제1 공정을 이용하는 일련의 공정, 또는 도 12a, 도 12b 및 도 12c 내지 도 14a, 14b 및 14c를 참조하여 설명한 바와 같은 제1 공정을 이용하는 일련의 공정을 이용할 수 있다. 단, 기판(600)상에 도 15에 예시한 복수의 도전 라인(740) 형성을 위한 도전층 형성 공정을 행할 필요가 있다.
기판(600)상에 도 15에 예시한 복수의 도전 라인(740)을 형성하기 위한 공정에 대하여 당업자들은 도 6a, 도 6b 및 도 6c 내지 도 11a, 11b 및 11c의 공정들, 또는 도 12a, 도 12b 및 도 12c 내지 도 14a, 14b 및 14c의 공정들을 참조하여 용이하게 실시할 수 있을 것이다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 16은 본 발명의 제3 실시예에 따른 반도체 소자(800)의 일부 구성을 보여주는 레이아웃이다.
도 16a에는 도 1에 예시한 메모리 시스템(100)의 셀 어레이(30)가 형성되는 셀 어레이 영역(530)중 일부 영역에 형성되는 배선층 (metallization layer) 구조의 레이아웃이 예시되어 있다.
도 16에서, 셀 어레이 영역(530)은 상기 셀 어레이 영역(530)의 끝 부분에서 상기 셀 어레이 영역(530)을 포위하는 에지 부분(530E)과, 상기 에지 부분(530E)에 의해 둘러싸이는 센터 부분(530C)을 포함한다.
셀 어레이 영역(530)의 센터 부분(530C) 및 에지 부분(530E)에는 각각 복수의 배선 라인(840)이 형성되어 있다. 상기 복수의 배선 라인(840)은 일정 방향, 예를 들면 도 16에서 y 방향으로 상호 평향하게 연장되는 복수의 라인 패턴 형상으로 이루어질 수 있다. 상기 복수의 배선 라인(840)은 각각 동일한 폭(M3, M4)을 가질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 원하는 배치 설계에 따라 다양한 폭을 가지는 배선 라인들을 형성할 수 있다.
상기 복수의 배선 라인(840)은 상기 셀 어레이 영역(530)의 에지 부분(530E)에서 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 먼 거리(MD3) 만큼 이격되어 있는 제1 단부(842E)를 가지는 복수의 제1 배선 라인(842)과, 상기 제1 배선 라인(842)의 제1 단부(842E)에 비해 상기 셀 어레이 영역(530)의 끝 부분으로부터 비교적 가까운 거리(MD4) 만큼 이격되어 있는 제2 단부(844E)를 가지는 복수의 제2 배선 라인(844)을 포함한다. 셀 어레이 영역(530)에서 상기 제1 배선 라인(842) 및 제2 배선 라인(844)은 1 개씩 교호적으로 배치되면서 상호 평행하게 연장되어 있다.
상기 복수의 제1 배선 라인(842)은 일정 방향, 예를 들면 도 16에서 y 방향으로 일직선상에 배치되고 소정 거리 (MY1) 만큼 이격된 상태로 이웃하고 있는 2 개의 제1 배선 라인(842)을 포함할 수 있다. 상기 복수의 제2 배선 라인(844)은 일정 방향, 예를 들면 도 16에서 y 방향으로 일직선상에 배치되고 소정 거리 (MY2) 만큼 이격된 상태로 이웃하고 있는 2 개의 제2 배선 라인(844)을 포함할 수 있다.
상기 복수의 배선 라인(840)은 셀 어레이 영역(530)의 센터 부분(530C)에서 일정 간격(G2)을 사이에 두고 균일한 폭(M3, M4)을 가지고 미세 피치(P)로 반복 형성될 수 있다.
도 17은 본 발명의 방법들에 따라 도 16의 레이아웃을 가지는 복수의 배선 라인(840)을 셀 어레이 영역(530)에 형성하는 데 있어서, 셀 어레이 영역(530)의 센터 부분(530C)에서 더블 패터닝 공정을 이용하여 패턴 밀도가 배가된 배선 라인(840)을 형성하기 위하여 포토리소그래피 공정에 의해 1차적으로 형성할 수 있는 마스크 패턴(1340)의 형상을 예시한 평면도이다.
도 17에는 본 발명의 이해를 돕기 위하여 도 16에 예시한 최종적으로 형성하고자 하는 복수의 배선 라인(840)이 함께 도시되어 있다.
셀 어레이 영역(530)의 센터 부분(530C)에서 메모리 셀에서의 최소 피쳐사이즈인 1F의 폭을 각각 가지는 복수의 라인 패턴 형상의 배선 라인(840)을 형성하기 위하여, 상기 셀 어레이 영역(530)의 센터 부분(530C)중 일부 영역에서 1F의 폭을 가지고 상기 미세 피치(P)의 2 배인 피치(2P)로 반복 형성되는 복수의 제1 마스크 부분(1340A)을 포함하는 마스크 패턴(1340)을 형성할 수 있다. 또한, 상기 마스크 패턴(1340)은 상기 셀 어레이 영역(530)의 센터 부분(530C)중 다른 일부 영역에서 상기 배선 라인(840)이 형성되지 않는 영역에 위치되고 비교적 큰 폭을 가지고 상기 제1 마스크 부분(1340A)과 연결되어 있는 제2 마스크 부분(1340B)을 포함할 수 있다.
도 17에 예시한 마스크 패턴(1340)의 구성은 도 3a 내지 도 3h를 참조하여 설명한 제1 공정에 따른 방법과 도 4a 내지 도 4d를 참조하여 설명한 제2 공정에 따른 방법에서 각각 동일하게 적용할 수 있다.
도 18a 내지 도 18g는 도 16의 반도체 소자(800)를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18a 내지 도 18g에는 도 3a 내지 도 3h를 참조하여 설명한 제1 공정을 이용하여 반도체 소자(800)를 구현하는 공정을 예시하였다. 그러나, 본 발명은 이에 한정되지 않는다. 본 발명의 범위 내에서 예를 들면 도 4a 내지 도 4d를 참조하여 설명한 제2 공정에 따른 방법에 의하여도 본 발명에 따른 반도체 소자(800)가 얻어질 수 있다.
도 18a 내지 도 18g를 참조하여 설명하는 반도체 소자(800)의 제조 공정에서는 기판(900)상에 균일한 폭을 가지고 일정한 간격으로 배치되는 복수의 다마신 배선 라인을 형성하는 공정에 대하여 설명한다. 본 예에 따른 방법에 의해 형성되는 다마신 배선 라인은 예를 들면 반도체 소자(800)에서 복수의 비트 라인 또는 복수의 금속 배선층을 구성할 수 있다. 도 18a 내지 도 18g에는 도 17의 18A - 18A'선 단면도와 18B - 18B'의 단면도가 함께 도시되어 있다. 도 18a 내지 도 18g에 있어서, 도 3a 내지 도 3h에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 18a를 참조하면, 소정의 단위 소자들, 예를 들면 복수의 워드 라인 및 이들을 덮는 층간절연막이 형성되어 있는 기판(900)상에 식각 정지층(902)을 형성한다. 그리고, 상기 식각 정지층(902) 위에 몰드층(904)을 형성한다. 예를 들면, 상기 식각 정지층(902)은 실리콘 질화막으로 이루어지고, 상기 몰드층(904)은 산화막으로 이루어질 수 있다.
상기 몰드층(904) 위에 버퍼 마스크층(910)을 형성한다. 상기 버퍼 마스크층(910)은 도 6a, 도 6b 및 도 6c를 참조하여 설명한 버퍼 마스크층(610)과 동일한 구성을 가질 수 있다. 도 3a를 참조하여 설명한 바와 같은 방법으로, 상기 버퍼 마스크층(910) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성한다. 그리고, 상기 식각 마스크층(330) 위에 도 17에 예시한 바와 같은 마스크 패턴(1340)을 형성한다. 상기 마스크 패턴(1340)은 그 평면 형상을 제외하고 도 3a에서의 마스크 패턴(340)과 동일한 구성을 가질 수 있다.
상기 마스크 패턴(1340)은 셀 어레이 영역(530)의 센터 부분(530C)중 일부 영역에서 1F의 폭을 가지고 상기 미세 피치(P)의 2 배인 피치(2P)로 반복 형성되는 복수의 제1 마스크 부분(1340A)을 포함한다. 또한, 상기 마스크 패턴(1340)은 셀 어레이 영역(530)의 센터 부분(530C)중 다른 일부 영역에서 비교적 큰 폭을 가지고 상기 제1 마스크 부분(1340A)과 연결되어 있는 제2 마스크 부분(1340B)을 포함한다. 셀 어레이 영역(530)의 센터 부분(530C)에서, 18A - 18A'선 단면도에서와 같이 제1 마스크 부분(1340A)과 제2 마스크 부분(1340B)이 3F의 간격을 두고 이격된 부분을 포함할 수 있다. 또한, 18B - 18B'선 단면도에서와 같이 제1 마스크 부분(1340A)과 제2 마스크 부분(1340B)이 2F 미만 (< 2F)의 간격을 두고 이격된 부분을 포함할 수 있다. 제2 마스크 부분(1340B)은 필요에 따라 다양한 폭을 가질 수 있다. 도 18a에서 18A - 18A'선 단면도에는 제2 마스크 부분(1340B)이 5F의 폭을 가지는 경우를, 그리고 18B - 18B'선 단면도에는 제2 마스크 부분(1340B)이 3F 보다 큰 (> 3F) 폭을 가지는 경우를 각각 예시하였다.
도 18b를 참조하면, 도 3b 내지 도 3f를 참조하여 설명한 바와 같은 방법으로, 상기 버퍼 마스크층(910) 위에 복수의 제1, 제2 및 제3 스페이서(350A, 350B, 350C)를 형성한다. 복수의 제1 스페이서(350A)는 제1 마스크 패턴(320A)의 측벽들을 덮도록 형성되고, 복수의 제2 스페이서(350B)는 제2 마스크 패턴(320B)의 측벽들을 덮도록 형성된다.
상기 제1 및 제2 스페이서(350A, 350B)는 각각 1F의 폭으로 상기 버퍼 마스크층(910)을 덮도록 형성될 수 있다.
상기 제1, 제2 및 제3 스페이서(350A, 350B, 350C)를 형성한 결과, 제1 및 제2 스페이서(350A, 350B)가 각각 1F의 폭을 가질 때, 도 18b의 18A - 18A'선 단면도에서와 제1 마스크 부분(1340A)과 제2 마스크 부분(1340B)이 3F의 간격을 두고 이격된 부분에서는 서로 이웃하는 제1 스페이서(350A) 및 제2 스페이서(350B)가 서로 1F의 간격을 사이에 두고 서로 이격될 수 있다. 상기 1F의 간격을 통해 상기 버퍼 마스크층(910)이 노출될 수 있다. 그러나, 도 18b의 18B - 18B'선 단면도에서와 같이 제1 마스크 부분(1340A)과 제2 마스크 부분(1340B)이 2F 미만 (< 2F)의 간격을 두고 이격된 부분에서는 서로 이웃하는 제1 스페이서(350A) 및 제2 스페이서(350B) 사이에서 상기 버퍼 마스크층(910)이 노출되지 않도록 상기 제1 스페이서(350A) 및 제2 스페이서(350B)가 서로 융합된 형태를 가질 수 있다.
도 18c를 참조하면, 도 3g를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 제1 마스크 패턴(320A)을 제거하여, 상호 인접한 2 개의 제1 스페이서(350A) 사이의 공간을 통해 버퍼 마스크층(910)을 노출시킨다.
도 18d를 참조하면, 복수의 제1 스페이서(350A), 제2 마스크 패턴(320B) 및 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 각각 식각 마스크로 이용하여 상기 버퍼 마스크층(910)을 식각하여 상기 몰드층(904)을 노출시키는 버퍼 마스크 패턴(910A)을 형성한다.
도 18e를 참조하면, 상기 버퍼 마스크 패턴(910A)을 식각 마스크로 이용하고, 상기 식각 정지층(902)을 식각 종료점으로 이용하여 상기 몰드층(904)을 식각하여 복수의 몰드 패턴(904A) 및 식각 정지층 패턴(902A)을 형성한다. 상기 복수의 몰드 패턴(904A) 사이의 공간(S1)을 통해 기판(900)의 상면이 노출된다.
도시하지는 않았으나, 상기 복수의 몰드 패턴(904A)이 형성된 후, 상기 복수의 몰드 패턴(904A)의 위에는 상기 복수의 버퍼 마스크 패턴(910A)의 잔류층들이 남아 있을 수 있다.
도 18f를 참조하면, 다마신 공정에 의해 복수의 몰드 패턴(904A) 사이의 공간(S1)을 채우는 도전층을 형성하여 상기 기판(900) 위에 복수의 배선 라인(840)을 형성한다.
다마신 공정에 의해 상기 복수의 배선 라인(840)을 형성하기 위한 상세한 공정을 예시하면 다음과 같다. 먼저, 상기 공간(S1)의 내벽 및 상기 몰드 패턴(904A)의 표면에 배리어막(도시 생략)을 형성한다. 그 후, 상기 배리어막(도시 생략) 위에 상기 공간(S1)을 완전히 채우는 금속막(도시 생략)을 형성한다. 상기 배리어막은 예를 들면 상기 공간(S1)의 내부를 채우는 상기 금속막의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 배리어막을 형성하는 것은 본 발명에 있어서 필수적인 공정은 아니며, 경우에 따라 상기 배리어막의 형성 공정은 생략될 수 있다. 상기 금속막은 예를 들면 Cu, W 및 Al로 이루 어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 바람직하게는, 상기 금속막은 비교적 작은 비저항을 가지는 Cu로 이루어진다. 상기 금속막을 형성하기 위하여 PVD (physical vapor deposition) 공정 또는 전기도금 공정을 이용할 수 있다. 그 후, 상기 몰드 패턴(904A)의 상면이 노출될 때까지 상기 금속막의 일부 및 상기 배리어막의 일부를 제거하여, 상기 복수의 몰드 패턴(904A) 사이의 공간(S1) 내에 상기 배리어막 및 금속막으로 이루어지는 복수의 배선 라인(840)을 형성한다.
도 18g를 참조하면, 상기 복수의 몰드 패턴(904A) 및 복수의 식각 정지층 패턴(902A)을 제거한다. 경우에 따라, 도 18g의 공정은 생략할 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명에 따른 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 구현하는 데 이용될 수 있는 공정들을 설명하기 위한 일 예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자들을 제조하는 데 이용될 수 있는 공정들 중 하나인 제1 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자들을 제조하는 데 이용될 수 있는 공정들 중 다른 하나인 제2 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a는 본 발명의 제1 실시예에 따른 반도체 소자의 일부 구성을 보여주는 레이아웃이다.
도 5b는 본 발명의 방법들에 따라 도 5a의 레이아웃을 가지는 활성 영역을 셀 어레이 영역에 정의하는 데 있어서, 셀 어레이 영역의 센터 부분에서 더블 패터닝 공정을 이용하여 패턴 밀도가 배가된 활성 영역을 정의하기 위하여 포토리소그래피 공정에 의해 1차적으로 형성할 수 있는 마스크 패턴의 형상을 예시한 평면도이다.
도 6a, 도 6b 및 도 6c 내지 도 11a, 11b 및 11c는 제1 공정을 이용하여 도 5a의 반도체 소자를 제조하는 방법을 설명하기 위한 도면들로서, 특히 도 6a, 도 7a, ..., 도 11a는 도 5a에 도시한 반도체 소자의 일부 영역을 보여주는 평면도들이고, 도 6b, 도 7b, ..., 도 11b는 각각 도 6a, 도 7a, ..., 도 11a의 X1 - X1'선 단면도이고, 도 6c, 도 7c, ..., 도 11c는 각각 도 6a, 도 7a, ..., 도 11a의 Y1 - Y1'선 단면도 및 Y2 - Y2'선 단면도이다.
도 12a, 도 12b 및 도 12c 내지 도 14a, 14b 및 14c는 제2 공정을 이용하여 도 5a의 반도체 소자를 제조하는 방법을 설명하기 위한 도면들로서, 특히 도 12a, 도 13a 및 도 14a는 도 5a에 도시한 반도체 소자의 일부 영역중 도 6a에서 "LOCAL 1" 및 "LOCAL 2"로 표시한 영역에 대응되는 부분들의 평면도들이고, 도 12b, 도 13b 및 도 14b는 각각 도 12a, 도 13a 및 도 14a의 X1 - X1'선 단면도이고, 도 12c, 도 13c 및 도 14c는 각각 도 12a, 도 13a 및 도 14a의 Y1 - Y1'선 단면도 및 Y2 - Y2'선 단면도이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 일부 구성을 보여주는 레이아웃이다.
도 16은 본 발명의 제3 실시예에 따른 반도체 소자의 일부 구성을 보여주는 레이아웃이다.
도 17은 본 발명의 방법들에 따라 도 16의 레이아웃을 가지는 복수의 배선 라인을 셀 어레이 영역에 형성하는 데 있어서, 셀 어레이 영역의 센터 부분에서 더블 패터닝 공정을 이용하여 패턴 밀도가 배가된 배선 라인을 형성하기 위하여 포토리소그래피 공정에 의해 1차적으로 형성할 수 있는 마스크 패턴의 형상을 예시한 평면도이다.
도 18a 내지 도 18g는 도 16의 반도체 소자를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
320: 듀얼 마스크층, 320A: 제1 마스크 패턴, 320B: 제2 마스크 패턴, 330: 식각 마스크층, 330A: 희생막 식각 마스크 패턴, 330B: 광폭 식각 마스크 패턴, 330C: 잔류 식각 마스크 패턴, 340: 마스크 패턴, 340A: 제1 마스크 부분, 340B: 제2 마스크 부분, 350: 스페이서 마스크층, 350A: 제1 스페이서, 350B: 제2 스페이서, 350C: 제3 스페이서, 350D: 제4 스페이서, 500, 700, 800: 반도체 소자, 530; 셀 어레이 영역, 530C: 센터 부분, 530E: 에지 부분, 532: 활성 영역, 532E: 에지 활성 영역, 532I: 아일랜드형 활성 영역, 532L: 라인타입 활성 영역, 540: 소자분리막, 542: 제1 소자분리막, 544: 제2 소자분리막, 600: 기판, 602: 패드 산화막, 604: 제1 하드마스크층, 606: 제2 하드마스크층, 610: 버퍼 마스크층, 670: 트렌치, 740: 도전 라인, 742: 제1 도전 라인, 744: 제2 도전 라인, 840: 배선 라인, 842: 제1 배선 라인, 844: 제2 배선 라인.

Claims (45)

  1. 기판상의 소자 영역의 제1 끝 부분으로부터 이격되어 있는 상기 소자 영역 내의 센터 부분에서 서로 이격된 상태로 제1 방향을 따라 상호 평행하게 연장되어 있는 복수의 라인 패턴과,
    상기 복수의 라인 패턴중에서 상기 제1 방향에 직교하는 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 제1 끝 부분에 더 가까운 각 단부에 비해 상기 제1 끝 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가지는 복수의 제1 라인 패턴과,
    상기 복수의 라인 패턴중에서 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 제1 끝 부분에 더 가까운 각 단부보다 상기 제1 끝 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가지는 복수의 제2 라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 복수의 라인 패턴에서 상기 제1 라인 패턴 및 제2 라인 패턴이 1 개씩 교대로 배치되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 복수의 제1 라인 패턴의 제1 단부는 각각 상기 소자 영역의 제1 끝 부분으로부터 제1 거리에 위치되고,
    상기 복수의 제2 라인 패턴의 제2 단부는 각각 상기 소자 영역의 제1 끝 부분으로부터 상기 제1 거리보다 더 가까운 제2 거리에 위치되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 복수의 라인 패턴은 최외측에 위치되는 최외측 라인 패턴을 더 포함하고,
    상기 최외측 라인 패턴은 그에 이웃하는 라인 패턴의 양 단부중 상기 제1 끝 부분에 더 가까운 단부보다 상기 제1 끝 부분으로부터 더 먼 거리에 위치되는 최외측 단부를 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 소자 영역은 상기 센터 부분을 사이에 두고 상기 제1 끝 부분의 반대측에 위치되는 제2 끝 부분을 포함하고,
    상기 복수의 제1 라인 패턴은 상기 제1 단부의 반대측에 위치되는 제3 단부를 가지고, 상기 제3 단부는 상기 제1 라인 패턴의 양 측에서 각각 이웃하고 있는 2 개의 제2 라인 패턴의 양 단부들중 상기 제2 끝 부분에 더 가까운 각 단부보다 상기 제2 끝 부분으로부터 더 먼 거리에 위치되고,
    상기 복수의 제2 라인 패턴은 상기 제2 단부의 반대측에 위치되는 제4 단부를 가지고, 상기 제4 단부는 상기 제2 라인 패턴의 양 측에서 각각 이웃하고 있는 2 개의 제1 라인 패턴의 양 단부들중 상기 제2 끝 부분에 더 가까운 각 단부보다 상기 제2 끝 부분으로부터 더 가까운 거리에 위치되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 소자 영역의 센터 영역에서 상기 복수의 제1 라인 패턴중에서 선택된 제1 라인 패턴으로부터 상기 제1 방향을 따라 제1 거리 만큼 이격된 상태로 상기 선택된 제1 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제3 라인 패턴과,
    상기 소자 영역의 센터 영역에서 상기 복수의 제2 라인 패턴중에서 선택된 제2 라인 패턴으로부터 상기 제1 방향을 따라 제2 거리 만큼 이격된 상태로 상기 선택된 제2 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제4 라인 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 더 큰 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 거리 및 제2 거리는 각각 상기 복수의 라인 패턴에서 상기 제2 방 향을 따르는 각각의 폭 보다 더 큰 것을 특징으로 하는 반도체 소자.
  9. 제6항에 있어서,
    상기 소자 영역의 센터 부분에는 상기 복수의 라인 패턴에서 상기 제2 방향을 따르는 각각의 폭 보다 더 긴 길이 만큼 상기 제1 방향을 따라 연장되고 상기 라인 패턴이 없는 비패턴 영역을 포함하고,
    상기 비패턴 영역은 상기 선택된 제1 라인 패턴 및 상기 제3 라인 패턴과, 상기 선택된 제2 라인 패턴 및 상기 제4 라인 패턴에 의해 상기 제1 방향을 따르는 폭이 한정되고, 상기 복수의 라인 패턴중에서 선택된 2 개의 라인 패턴에 의해 상기 제2 방향을 따르는 폭이 한정되는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 선택된 2 개의 라인 패턴 사이에는 상기 제3 라인 패턴 및 제4 라인 패턴 중에서 선택되는 적어도 1개의 라인 패턴이 복수개 존재하는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 라인 패턴 및 제2 라인 패턴은 상기 제2 방향을 따라 상호 등간격으로 배치되어 있는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서,
    상기 소자 영역은 상기 반도체 소자의 단위 기억 소자들이 형성되는 셀 어레이 영역인 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서,
    상기 복수의 라인 패턴은 각각 상기 소자 영역에 활성 영역을 정의하기 위한 소자분리막인 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 소자 영역의 센터 부분에서는 상기 복수의 라인 패턴에 의해 상기 복수의 라인 패턴 각각의 사이에 위치되는 복수의 라인타입 활성 영역이 정의되는 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서,
    상기 소자 영역의 센터 영역에서 상기 복수의 제1 라인 패턴중에서 선택된 제1 라인 패턴으로부터 상기 제1 방향을 따라 제1 거리 만큼 이격된 상태로 상기 선택된 제1 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제3 라인 패턴과,
    상기 소자 영역의 센터 영역에서 상기 복수의 제2 라인 패턴중에서 선택된 제2 라인 패턴으로부터 상기 제1 방향을 따라 제2 거리 만큼 이격된 상태로 상기 선택된 제2 라인 패턴과 상기 제1 방향으로 이웃하고 있는 제4 라인 패턴을 더 포 함하고,
    상기 소자 영역의 센터 부분에서 상기 제1 라인 패턴, 제2 라인 패턴, 제3 라인 패턴 및 제4 라인 패턴에 의해 아일랜드형 활성 영역의 일부가 정의되는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 아일랜드형 활성 영역은 상기 제1 방향을 따르는 폭이 서로 다른 부분들을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 아일랜드형 활성 영역은 전위제어용 웰 형성 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제1항에 있어서,
    상기 복수의 라인 패턴은 각각 절연 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  19. 제1항에 있어서,
    상기 복수의 라인 패턴은 도전 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  20. 제19항에 있어서,
    상기 복수의 라인 패턴은 상기 반도체 소자의 단위 기억 소자를 구성하는 복수의 비트 라인인 것을 특징으로 하는 반도체 소자.
  21. 제19항에 있어서,
    상기 복수의 라인 패턴은 상기 반도체 소자의 금속 배선층을 구성하는 복수의 배선 라인인 것을 특징으로 하는 반도체 소자.
  22. 센터 부분과 상기 센터 부분을 둘러싸는 에지 부분을 가지는 소자 영역을 포함하는 기판상에 제1 층을 형성하는 단계와,
    상기 제1 층 위에 듀얼 마스크층을 형성하는 단계와,
    상기 듀얼 마스크층을 패터닝하여, 상기 센터 부분에서 제1 방향을 따라 상호 평행하게 연장되고 상기 제1 방향에 수직인 제2 방향에서 제1 간격을 사이에 두고 서로 이격되어 있고 상기 제2 방향에서 제1 폭을 각각 가지고 상기 에지 부분에 대면하는 제1 마스크 단부를 각각 가지는 복수의 제1 마스크 패턴과, 상기 에지 부분에 위치되고 상기 제1 방향에서 상기 제1 폭 보다 더 큰 제2 폭을 가지고 상기 복수의 제1 마스크 패턴의 제1 마스크 단부에 각각 연결되어 있는 제2 마스크 패턴을 포함하는 마스크 패턴을 형성하는 단계와,
    상기 복수의 제1 마스크 패턴의 양 측벽들을 덮는 복수의 제1 스페이서와, 상기 제2 마스크 패턴의 측벽들을 덮는 복수의 제2 스페이서를 포함하는 스페이서를 형성하는 단계와,
    상기 제1 마스크 패턴을 제거하는 단계와,
    상기 제2 마스크 패턴, 상기 복수의 제1 스페이서, 및 상기 복수의 제2 스페이서를 식각 마스크로 이용하여 상기 소자 영역에서 상기 제1 층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  23. 제22항에 있어서,
    상기 복수의 제1 마스크 패턴중에서 선택되는 서로 이웃하는 2 개의 제1 마스크 패턴 사이에는 서로 이웃하는 2 개의 제1 스페이서와 1 개의 제2 스페이서가 형성되고,
    상기 서로 이웃하는 2 개의 제1 스페이서는 상기 1 개의 제2 스페이서를 통해 서로 연결되는 것을 특징으로 하는 반도페 소자의 패턴 형성 방법.
  24. 제23항에 있어서,
    상기 스페이서를 형성한 후, 상기 서로 이웃하는 2 개의 제1 마스크 패턴 사이의 공간을 통하여 상기 제1 층의 노출 상면이 노출되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  25. 제24항에 있어서,
    상기 제1 층의 노출 상면은 상기 제2 방향에서 상기 제1 폭과 동일한 폭을 가지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  26. 제22항에 있어서,
    상기 마스크 패턴을 형성하는 단계에서, 상기 마스크 패턴이 상기 복수의 제1 마스크 패턴과, 상기 제2 마스크 패턴과, 상기 센터 부분중 일부 영역에 위치되고 상기 제2 방향에서 상기 제1 폭 보다 더 큰 제3 폭을 가지고 상기 복수의 제1 마스크 패턴중에서 선택된 일부 제1 마스크 패턴과 상호 연결되어 있는 제3 마스크 패턴을 포함하도록 상기 듀얼 마스크층을 패터닝하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  27. 제26항에 있어서,
    상기 제3 마스크 패턴은 상기 에지 부분에 대면하는 제3 마스크 단부를 가지고,
    상기 제3 마스크 패턴은 상기 제3 마스크 단부에서 상기 복수의 제1 마스크 패턴중에서 선택되는 1 개의 제1 마스크 패턴과 상호 연결되어 있는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  28. 제26항에 있어서,
    상기 제3 마스크 패턴은 상기 에지 부분에 대면하는 제3 마스크 단부를 가지 고,
    상기 제3 마스크 패턴은 상기 제3 마스크 단부에서 상기 복수의 제1 마스크 패턴중에서 선택되는 복수의 제1 마스크 패턴과 상호 연결되어 있는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  29. 제22항에 있어서,
    상기 제1 층의 식각에 의해 상기 제1 층에는 상기 센터 부분에서 상기 제2 방향에서 상기 제1 간격보다 더 작은 제2 간격을 사이에 두고 서로 이격된 상태로 상기 제1 방향을 따라 상호 평행하게 연장되어 있는 복수의 라인 패턴이 전사되고,
    상기 복수의 라인 패턴은
    상기 복수의 라인 패턴중에서 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 에지 부분에 더 가까운 각 단부에 비해 상기 에지 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가지는 복수의 제1 라인 패턴과,
    상기 복수의 라인 패턴중에서 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 라인 패턴의 양 단부들중 상기 에지 부분에 더 가까운 각 단부보다 상기 에지 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가지는 복수의 제2 라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  30. 제29항에 있어서,
    상기 제1 층에 전사된 복수의 라인 패턴은 각각 상기 제1 층에 형성된 복수의 개구에 의해 형성되고,
    상기 복수의 개구를 통해 상기 기판이 노출되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  31. 제30항에 있어서,
    상기 복수의 개구를 통해 노출된 기판을 식각하여 상기 기판에 복수의 트렌치를 형성하는 단계와,
    상기 복수의 트렌치를 채우는 복수의 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  32. 제31항에 있어서,
    상기 복수의 소자분리막은
    상기 복수의 소자분리막중 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 소자분리막의 양 단부들중 상기 에지 부분에 더 가까운 각 단부에 비해 상기 에지 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가지는 복수의 제1 소자분리막과,
    상기 복수의 소자분리막중 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 소자분리막의 양 단부들중 상기 에지 부분에 더 가까운 각 단부보다 상기 에지 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가지는 복수의 제2 소자분리막을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  33. 제32항에 있어서,
    상기 에지 부분으로부터 상기 제1 단부까지의 상기 제1 방향을 따르는 거리는 상기 제2 스페이서의 상기 제1 방향을 따르는 폭과 동일한 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  34. 제32항에 있어서,
    상기 에지 부분으로부터 상기 제1 단부까지의 상기 제1 방향을 따르는 제1 거리와, 상기 에지 부분으로부터 상기 제2 단부까지의 상기 제1 방향을 따르는 제2 거리와의 차이는 상기 제2 스페이서의 상기 제1 방향을 따르는 폭과 동일한 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  35. 제32항에 있어서,
    상기 에지 부분으로부터 상기 제1 단부까지의 상기 제1 방향을 따르는 제1 거리와, 상기 에지 부분으로부터 상기 제2 단부까지의 상기 제1 방향을 따르는 제2 거리와의 차이는 상기 제2 스페이서의 상기 제1 방향을 따르는 폭 보다 더 작은 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  36. 제30항에 있어서,
    상기 복수의 개구 내에 도전 물질을 채워 상기 도전 물질로 이루어지는 복수의 도전 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  37. 제36항에 있어서,
    상기 복수의 도전 라인은
    상기 복수의 도전 라인중 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 도전 라인의 양 단부들중 상기 에지 부분에 더 가까운 각 단부에 비해 상기 에지 부분으로부터 더 먼 거리에 위치되는 제1 단부를 가지는 복수의 제1 도전 라인과,
    상기 복수의 도전 라인중 상기 제2 방향을 따라 교호적으로 선택되고, 양 측에서 각각 이웃하고 있는 2 개의 도전 라인의 양 단부들중 상기 에지 부분에 더 가까운 각 단부보다 상기 에지 부분으로부터 더 가까운 거리에 위치되는 제2 단부를 가지는 복수의 제2 도전 라인을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  38. 제37항에 있어서,
    상기 에지 부분으로부터 상기 제1 단부까지의 상기 제1 방향을 따르는 거리 는 상기 제2 스페이서의 상기 제1 방향을 따르는 폭과 동일한 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  39. 제37항에 있어서,
    상기 에지 부분으로부터 상기 제1 단부까지의 상기 제1 방향을 따르는 제1 거리와, 상기 에지 부분으로부터 상기 제2 단부까지의 상기 제1 방향을 따르는 제2 거리와의 차이는 상기 제2 스페이서의 상기 제1 방향을 따르는 폭과 동일한 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  40. 제37항에 있어서,
    상기 에지 부분으로부터 상기 제1 단부까지의 상기 제1 방향을 따르는 제1 거리와, 상기 에지 부분으로부터 상기 제2 단부까지의 상기 제1 방향을 따르는 제2 거리와의 차이는 상기 제2 스페이서의 상기 제1 방향을 따르는 폭 보다 더 작은 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  41. 제22항에 있어서,
    상기 마스크 패턴을 형성하는 단계는
    상기 센터 부분에 위치되는 제1 가변 마스크 패턴과, 상기 에지 부분에 위치되는 제2 가변 마스크 패턴을 포함하는 가변 마스크 패턴을 상기 듀얼 마스크층 위에 형성하는 단계와,
    상기 가변 마스크 패턴을 식각 마스크로 하여 상기 듀얼 마스크층을 식각하여 상기 제1 가변 마스크 패턴에 의해 덮이는 제1 상면을 가지는 상기 제1 마스크 패턴과, 상기 제2 가변 마스크 패턴에 의해 덮이는 제2 상면을 가지는 상기 제2 마스크 패턴을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  42. 제41항에 있어서,
    상기 마스크 패턴이 형성된 후, 상기 스페이서를 형성하기 전에, 상기 가변 마스크 패턴중 제1 가변 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 제1 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  43. 제42항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 제1 마스크 패턴의 측벽들 및 상기 제1 상면, 상기 제2 마스크 패턴의 측벽들 및 상기 제2 가변 마스크 패턴의 노출 표면을 각각 덮는 스페이서 마스크층을 형성하는 단계와,
    상기 스페이서 마스크층을 식각하여 상기 스페이서 마스크층의 잔류 부분으로 이루어지는 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  44. 제41항에 있어서,
    상기 스페이서를 형성한 후, 상기 제1 마스크 패턴을 제거하기 전에, 상기 가변 마스크 패턴중 제1 가변 마스크 패턴을 제거하여 상기 제1 마스크 패턴의 제1 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  45. 제41항에 있어서,
    상기 제1 마스크 패턴을 제거하는 단계는 상기 제2 가변 마스크 패턴이 상기 제2 마스크 패턴의 제2 상면을 덮고 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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