JP2014229694A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】配線パターンのカット本数を少なくして省スペース化を図る。【解決手段】実施形態によれば、絶縁膜上に側壁転写技術を２回用いて形成される凹部に埋め込まれるラインアンドスペースの配線パターンを有する半導体装置であって、前記配線パターンは、複数本の配線のうちの隣接する３本を一組として切断されたカット領域を有することを特徴とする。【選択図】図３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の製造工程では、光学的なリソグラフィ法の限界を超える微細パターンを形成する方法として芯材の周囲に形成した側壁をパターンとして利用する側壁転写技術がある。近年では、この技術を２回用いてさらに微細な配線パターンを形成することが考えられている。
一方、配線パターンの形成では、ラインアンドスペースパターンの一部を切断したカットパターンを形成することがある。この場合、上記した側壁転写技術を用いると、カットパターン部分の芯材の周囲にループ状に形成される本数が増えるためこれをカットする部分の面積が増大する。
特開２０１２−９９６２７号公報
そこで、チップ面積の増大を防止できるパターンを有する半導体装置を提供する。
本実施形態の半導体装置は、絶縁膜上に側壁転写技術を２回用いて形成される凹部に埋め込まれるラインアンドスペースの配線パターンを有する半導体装置であって、前記配線パターンは、複数本の配線のうちの隣接する３本を一組として切断されたカット領域を有することを特徴とする。
第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域および周辺回路領域の一部の電気的構成を概略的に示す図の一例 （ａ）ビット線フックアップ回路の電気的構成図の一例、（ｂ）異なるビット線フックアップ回路の電気的構成図の一例 ビット線フックアップ回路の配線の切断部を示す平面図の一例 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図４（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その１） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図５（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その２） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図６（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その３） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図７（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その４） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図８（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その５） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図９（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その６） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１０（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その７） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１１（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その８） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１２（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その９） 第２実施形態を示す製造工程の各段階に対応して示すビット線フックアップ回路の配線の切断部の平面図の一例 第３実施形態を示す製造工程の各段階に対応して示すビット線フックアップ回路の配線の切断部の平面図の一例 第４実施形態の製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１５（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その１） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１６（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その２） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１７（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その３） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１８（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その４） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図１９（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その５） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図２０（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その６） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図２１（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その７） 製造工程の一段階を示す（ａ）ビット線フックアップ回路の配線の切断部の平面図の一例、（ｂ）図２２（ａ）中Ａ−Ａ線で示す部分の断面図の一例（その８） ビット線フックアップ回路の配線の切断部を示す平面図の他の一例 ビット線フックアップ回路の配線の切断部を示す平面図のさらに他の一例
以下、複数の実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
（第１実施形態）
図１〜図１２は第１実施形態を示す。図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示した一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。
メモリセル領域内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）のメモリセルトランジスタＭＴが直列接続されたものである。
１つのブロックは、セルユニットＵＣをＸ方向（行方向：図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックをＹ方向（列方向：図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、コントローラＣＮＴ、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。
コントローラＣＮＴは、外部からのコマンドにより、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを制御する。アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、ブロックの選択信号が与えられると外部から供給されている駆動電圧を昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴに所定電圧を供給する。
転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、転送ゲートトランジスタＷＴＧＳ、ワード線転送ゲートトランジスタＷＴなどを備えている。転送トランジスタ部ＷＴＢは各ブロックに対応して設けられる。
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に設けられるワード線ＷＬにそれぞれ接続されている。
Ｘ方向に配列された複数のセルユニットＵＣにおいて、それぞれの選択ゲートトランジスタＳＴＤのゲート電極ＳＧは選択ゲート線ＳＧＬＤによって電気的に接続されている。同じくそれぞれの選択ゲートトランジスタＳＴＳのゲート電極ＳＧは選択ゲート線ＳＧＬＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。Ｘ方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴは、それぞれゲート電極ＭＧがワード線ＷＬによって電気的に接続されている。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。
センスアンプＳＡは、図２（ａ）に示すように、メモリセル領域から引き出されている複数のビット線に対して、隣接する２本のビット線毎に接続されるビット線フックアップ回路ＨＵおよびデータラッチ回路ＤＬを有する。ビット線フックアップ回路ＨＵは、奇数番のビット線ＢＬｏをデータラッチ回路ＤＬに接続するトランジスタＱ１、偶数番のビット線ＢＬｅをデータラッチ回路ＤＬに接続するトランジスタＱ２を備えている。また、ビット線フックアップ回路ＨＵは、奇数番のビット線ＢＬｏを制御線ＶＰＲＥに接続するトランジスタＱ３および偶数番のビット線ＢＬｅを制御線ＶＰＲＥに接続するトランジスタＱ４を備えている。
また、センスアンプＳＡは、図２（ｂ）に示すように、メモリセル領域Ａｒから導出される複数のビット線ＢＬに対して、１つずつ接続されている場合もある。ここで、複数のビット線ＢＬのそれぞれは、ビット線選択トランジスタＢＬＳを介してデータラッチ回路ＤＬに接続されている。
図３は、ビット線フックアップ回路ＨＵのトランジスタＱ１部分またはトランジスタＢＬＳのレイアウトの一例を示している。以下、トランジスタＱ１を例に挙げて説明する。トランジスタＱ１は、半導体基板であるシリコン基板２に形成した矩形状をなす素子形成領域Ｓａと、この素子形成領域Ｓａの中央部を跨ぐように形成されたゲート電極ＱＧを備えている。素子形成領域Ｓａおよびゲート電極ＱＧの上層に層間絶縁膜が形成され、その層間絶縁膜にはゲート電極ＱＧの上部を横切るように多数（例えば３２本）の配線が配置されている。ビット線ＢＬｏ、ＢＬｅは多数の配線に含まれており、例えばダマシン技術により層間絶縁膜上に形成した凹部に銅配線パターンとして埋め込むことが可能である。
ビット線ＢＬｏおよびＢＬｅは、メモリセルアレイＡｒ内では交互に配置されている。しかし、センスアンプＳＡにおいては配線が引き回されることにより、各ビット線ＢＬｏ、ＢＬｅの間に電気的にフローティング状態で配置されるダミー線ＤＭＬが少なくとも３本配置されている。各ビット線間にダミー線ＤＭＬが配置されることにより、ビット線ＢＬｏとビット線ＢＬｅとの間の絶縁耐圧を向上させている。トランジスタＱ１のソース／ドレイン領域には、ビット線ＢＬｏおよびデータラッチ回路ＤＬへ引き出される配線ＴｏＤＬがそれぞれコンタクトＣＱを介して接続されている。
トランジスタＱ１に接続されるビット線ＢＬｏおよび配線ＴｏＤＬは、それぞれ両側に位置するダミー線ＤＭＬを含んで３本ずつをまとめて切断したカット領域ＣＵＡを有する。このカット領域ＣＵＡは、ビット線ＢＬｏあるいは配線ＴｏＤＬと両側のダミー線ＤＭＬを含んだ３本ずつを単位としてカットすると共に、ビット線方向で離れた位置で隣接するビット線ＢＬｅあるいは配線ＴｏＤＬと両側のダミー線ＤＭＬ１を含んだ３本ずつを単位としてカットされた状態に配置される。この結果、隣接するカット領域ＣＵＡ間では、ダミー線ＤＭＬが共通に切断されたパターンを有する状態に形成されている。
また、カット領域ＣＵＡよりメモリセルアレイＡｒ側のダミー線ＤＭＬ１は、トランジスタＱ１よりもメモリセルアレイＡｒ側で引き回し配線として用いることができる。さらに、カット領域ＣＵＡ間に配置されたダミー線ＤＭＬ２はトランジスタＱ１のゲート電極に接続することができる。その結果、ダミー線ＤＭＬ２はトランジスタＱ１をオン・オフさせる信号線として用いることができる。また、ダミー線ＤＭＬ２はグランド電圧を与えることでシールド配線として用いることもできる。また、ダミー線ＤＭＬ２はフローティング状態にすることも可能である。
なお、トランジスタＱ２はトランジスタＱ１のデータラッチ回路ＤＬ側（図中下方）に配置されている。ビット線ＢＬｅはトランジスタＱ２において、ビット線ＢＬｏと同様のカット領域ＣＵＡを有している。
上記したビット線ＢＬｏ、ＢＬｅ、配線ＴｏＤＬをダミー線ＤＭＬとともに３本を単位でカットするカット領域ＣＵＡは、配線工程において、ラインアンドスペースパターンで形成するビット線のパターンの一部をあらかじめ切断したパターンに形成する。この場合、ビット線ＢＬｏ、ＢＬｅ、配線ＴｏＤＬのパターン形成においては、リソグラフィ技術により形成したパターンをさらに側壁転写技術を２回実施することで微細なパターンに形成するようにしている。このため、従来の方式でカットパターンを形成する場合には、ダマシン法により埋め込み配線を形成すると、カットすべきビット線ＢＬｏ、ＢＬｅあるいは配線ＴｏＤＬを中心としてその両側のダミー線ＤＭＬを３本ずつ含んだ７本のカット領域が形成されることとなっていた。
この実施形態では、側壁転写技術を２回利用する配線パターンの形成を採用する場合でも、カット領域ＣＵＡを３本のカットパターンにより形成できる製造方法を提供する。以下、図４〜図１２を参照してその製造工程について説明する。
図４（ａ）、（ｂ）は、素子形成工程を経てメモリセルトランジスタを含むその他の素子を形成したシリコン基板２上に例えばシリコン酸化膜からなる層間絶縁膜３、配線パターン形成用の下層膜４を形成し、その上面に第１上層膜パターン５（芯材パターン５）を形成した状態を示している。下層膜４は、層間絶縁膜３とは異なる材料で形成され、選択的にエッチング加工が可能に設けられている。また、第１上層膜パターン５の上層膜は、下層膜４に対して選択的にエッチング加工が可能な材料が用いられる。
図４（ａ）では、平面パターンの一例を示しており、第１上層膜パターン５は、ビット線形性方向にラインアンドスペースパターンで上層膜を加工したパターンとされる。そして、第１上層膜パターン５には、その途中のカット領域ＣＵＡを形成する部分に対応して切断したカットパターン５ｘを有する。図４（ａ）では、図３に示した２つのカット領域ＣＵＡに対応してカットパターン５ｘを示している。カットパターン５ｘによりこの部分にカット領域ＣＵＡ０が形成される。カット領域ＣＵＡ０はカット領域ＣＵＡよりも広い領域となっている。図４（ｂ）は、図４（ａ）中Ａ−Ａ線で示す部分の断面を模式的に示している。なお、以下の図５〜図１２においては、各分図（ｂ）は、図４（ａ）と同様の部分で切断した断面を示しているが、紙面の都合で図示を省略している。
上記の構成において、第１上層膜パターン５は幅寸法および間隔寸法が同じ幅寸法Ｗ０で形成され、これは例えばリソグラフィ技術により形成可能な限界あるいは限界に近い幅寸法とされている。なお、幅寸法Ｗ０は、リソグラフィの限界に関係なく、所定の幅寸法に設定することもできる。
次に、図５（ａ）、（ｂ）に示すように、第１上層膜パターン５の幅寸法Ｗ０を約半分の幅寸法Ｗ１（＝Ｗ０／２）となるようにスリミング処理を実施して第２上層膜パターン５ａを形成する。スリミング処理により、第２上層膜パターン５ａ間の間隔はＷ１の約３倍の幅寸法となる。この後、第２上層膜パターン５ａの両側壁部に膜厚がＷ１の第１側壁膜６を形成する。これにより、第２上層膜パターン５ａ、第１側壁膜６はそれぞれ幅寸法Ｗ１で形成され、第１側壁膜６の間の幅寸法もＷ１となる。
第１側壁膜６は、例えば下層膜４、第２上層膜パターン５ａとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。たとえば、下層膜４がシリコン窒化膜、第２上層膜パターン５ａがシリコン膜であれば、第１側壁膜６としてシリコン酸化膜などを用いることができる。また、これらを入れ替えていずれかに当てはめることにより使用することもできる。
第１側壁膜６の形成は、第２上層膜パターン５ａを形成した後に、膜厚Ｗ１で側壁形成用の膜を全面に形成する。この場合、第２上層膜パターン５ａ間の幅寸法はＷ１の約３倍であるから、第２上層膜パターン５ａの上面および側壁に沿って側壁用の膜を形成すると、凹部の幅寸法はＷ１となる。この後、側壁用の膜をＲＩＥ（reactive ion etching）法によりエッチバック処理を行い、第２上層膜パターン５ａの上面および下層膜４の上面に形成されていた部分を除去する。これにより、第２上層膜パターン５ａの両側壁部に第１側壁膜６がスペーサ状に形成される。
また、この状態において、第１側壁膜６は第２上層膜パターン５ａを囲むように形成されるので、図５（ａ）のカット領域ＣＵＡ０には、第２上層膜パターン５ａがカットされたカットパターン５ｘ部分を包囲するように第１側壁膜６が形成され、ループ状につながったループ第１側壁膜６ｘが形成されている。
次に、図６（ａ）、（ｂ）に示すように、第２上層膜パターン５ａを選択的に除去して下層膜４上に第１側壁膜６を残したパターンに形成する。第２上層膜パターン５ａの除去は、ドライエッチングあるいはウェットエッチングなどの処理を行なって選択的に除去する。これにより、下層膜４上に幅寸法Ｗ１の第１側壁膜６が間隔Ｗ１で並んだ状態すなわちラインアンドスペースパターンに形成される。
次に、図７（ａ）、（ｂ）に示すように、第１側壁膜６を用いて下層膜４をエッチング加工して第１下層膜パターンを形成する。この場合、下層膜４をエッチングした後、第１側壁膜６を除去し、さらにスリミング処理を行うことで幅寸法Ｗ２（＝Ｗ1/２＝Ｗ０／４）の第２下層膜パターン４ａを形成する。このとき、第２下層膜パターン４ａの幅寸法Ｗ２が、第１側壁膜６の幅寸法Ｗ１の約半分であるから、第２下層膜パターン４ａ間の間隔の寸法Ｗ３は、第２下層膜パターン４ａの幅寸法Ｗ２の約３倍となる。
また、この状態において、第２下層膜パターン４ａは、第１側壁膜６と同様のパターンに形成されるので、図７（ａ）のカット領域ＣＵＡ０には、ループ第１側壁膜６ｘと同様にループ状につながったループパターン４ｘが形成されている。
次に、図８（ａ）、（ｂ）に示すように、第２下層膜パターン４ａの両側壁に幅寸法Ｗ２の第２側壁膜７を形成する。これにより、第２下層膜パターン４ａ、第２側壁膜７はそれぞれ幅寸法Ｗ２で形成され、第２側壁膜７の間の幅寸法もＷ２となる。
第２側壁膜７は、層間絶縁膜３、第２下層膜パターン４ａとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。例えば、層間絶縁膜３がシリコン酸化膜、第２下層膜パターン４ａがシリコン窒化膜であれば、第２側壁膜６として多結晶シリコン膜などのシリコン膜を用いることができる。また、これらを入れ替えていずれかに当てはめることにより使用することもできる。
第２側壁膜７の形成は、第２下層膜パターン４ａを形成した後に、膜厚Ｗ２で側壁膜形成用の膜を全面に形成する。この場合、第２下層膜パターン４ａ間の幅寸法はＷ２の約３倍であるから、第２下層膜パターン４ａの上面および側壁に沿って側壁用の膜を形成すると、層間絶縁膜３が露出している部分の幅寸法はＷ２となる。この後、側壁膜形成用の膜をＲＩＥ（reactive ion etching）法によりエッチバック処理を行い、第２下層膜パターン４ａの上面および層間越煙幕３の上面に形成されていた部分を除去する。これにより、第２下層膜パターン４ａの両側壁部に第２側壁膜７がスペーサ状に形成される。
また、この状態において、第２側壁膜７は第２下層膜パターン４ａを囲むように形成されるので、図８（ａ）のカット領域ＣＵＡ０には、第２下層膜パターン４ａのループパターン４ｘ部分に沿うように第２側壁膜７が形成され、ループ状につながった外側のループ第２側壁膜７ｘａ、内側のループ第２側壁膜７ｘｂが形成されている。
次に、図９（ａ）、（ｂ）に示すように、第２下層膜パターン４ａを選択的に除去して層間絶縁膜３上に第２側壁膜７を残したパターンに形成する。第２下層膜パターン４ａの除去は、ドライエッチングあるいはウェットエッチングなどの処理を行なって選択的に除去する。これにより、層間絶縁膜３上に幅寸法Ｗ２の第２側壁膜７が間隔Ｗ２で並んだ状態すなわちラインアンドスペースパターンに形成される。
続いて、図１０（ａ）、（ｂ）に示すように、第２側壁膜７をマスクとして用いて層間絶縁膜３の表層部分にエッチング加工を行い、層間絶縁膜３の上面に所定深さの凹部３ａを形成する。この状態において、凹部３ａは第２側壁膜７が形成されていない部分に形成されるので、図１０（ａ）のカット領域ＣＵＡ０には、第２側壁膜７のループ第２側壁膜７ｘａ、７ｘｂと異なる領域にループ凹部３ｘａおよび内側の１本のカットパターン凹部３ｘｂが形成されている。また、カット領域ＣＵＡ０の広い部分も結合凹部３ｘｃとして形成されている。
次に、図１１（ａ）、（ｂ）に示すように、上記のようにして形成した層間絶縁膜３の凹部３ａに銅による配線パターン８としていわゆるダマシン法により埋め込み形成する。この場合、まず、上記した凹部３ａを形成した層間絶縁膜３上に、銅の配線用膜を成膜する。これにより、層間絶縁膜３上および凹部３ａ内に銅の配線用膜が形成される。この後、凹部３ａ内の銅の配線用膜を残し、他の層間絶縁膜３上の銅の配線膜をＣＭＰ（chemical mechanical polishing）法による研磨処理で除去する。
なお、配線パターン８は、層間絶縁膜３の凹部３ａ内に形成されるので、図１１（ａ）のカット領域ＣＵＡ０には、外側のループ凹部３ｘａ内に形成された外側ループ配線パターン８ｘａと、内側のカットパターン凹部３ｘｂ内に形成されたカット配線パターン８ｘｂが形成されている。また、広い領域である結合凹部３ｘｃにも結合配線パターン８ｘｃが形成され、２本の配線パターン８を連結した状態に形成されている。
上記の配線パターン８を形成した状態で、その上面にカット領域形成用のレジスト膜９を形成する。フォトリソグラフィ技術により、カット領域ＣＵＡ０に対応する部分にカット領域ＣＵＡの開口９ａをパターニングする。
続いて、図１２（ａ）、（ｂ）に示すように、レジスト９の開口９ａ部分に露出している配線パターン８のループ配線パターン８ｘａおよび連結配線パターン８ｘｃを除去する。なお、この配線除去の際に、カット配線パターン８ｘｂの先端部の一部を除去しても良い。これにより、隣接する３本の配線パターン８がカット領域ＣＵＡにおいてカットされた状態に形成される。この場合、３本の銅配線パターン８の内、中央の配線パターン８がビット線ＢＬｏ、ＢＬｅまたは配線ＴｏＤＬとされ、その両側の銅配線パターン８がダミー線ＤＭＬとなる。また、Ｙ方向と交差するＸ方向に延びるループ配線パターン８ｘａの少なくとも一部を切断すれば良い。その結果、Ｘ方向における合わせマージンを大きくすることができる。
なお、このような３本の配線パターン８を切断するカット領域ＣＵＡは、配線パターン８の延びる方向と交差する方向において配線パターン８を１本挟んだ位置で、且つ配線パターン８の延びる方向にずらした位置に順次形成される。これにより、図３に示した構成のビット線フックアップ回路ＨＵの配線パターンとして形成することができる。
このような第１実施形態によれば、側壁転写技術を２回用いて層間絶縁膜３に配線パターン８を埋め込み形成する場合に、ビット線フックアップ回路ＨＵにおけるカット領域ＣＵＡとして、配線パターン８を隣接する３本を切断する構成とすることができ、省スペース化を図ることができる。
また、トランジスタＱ１に接続されるビット線ＢＬｏと配線ＴｏＤＬは異なるカット領域ＣＵＡ０とＣＵＡ１で切断されている。その結果、ビット線ＢＬｏと配線ＴｏＤＬが短絡する可能性を小さくすることができる。
（第２実施形態）
図１３（ａ）〜（ｄ）は、第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
この実施形態においては、第１実施形態において図４に示した第１上層膜パターン５を形成する際に、カットパターン５ｘをリソグラフィ技術によるパターニングでラインアンドスペースパターンと同時に形成するのではなく、別工程で形成するようにしている。
すなわち、図１３（ａ）に示すように、シリコン基板２上に層間絶縁膜３、配線パターン形成用の下層膜４を形成し、その上面に上層膜をラインアンドスペースパターンに加工した第１上層膜パターン５を形成した状態を示している。第１上層膜パターン５は、リソグラフィ技術によりビット線形成方向にラインアンドスペースパターンで形成されている。この第１上層膜パターン５は幅寸法および間隔寸法が同じ幅寸法Ｗ０で形成され、これは、例えばリソグラフィ技術により形成可能な限界あるいは限界に近い幅寸法とされている。
次に、図１３（ｂ）に示すように、第１上層膜パターン５を部分的に除去するためのフォトリソグラフィ処理を行う。ここでは、レジストパターンに開口１０を形成し、開口１０に露出している第１上層膜パターン５をＲＩＥ法により加工して切断する。図１３（ｃ）は、上記の加工を経て得られた第１上層膜パターン５とカットパターン５ｘの部分を示し、カットパターン５ｘによりこの部分にカット領域ＣＵＡ０を設けている。
次に、図１３（ｄ）に示すように、第１上層膜パターン５およびカットパターン５ｘを芯材として、第１実施形態と同様にしてスリミング処理を行なって第２上層膜パターン５ａの形成、および側壁膜形成の工程を経て第１側壁膜６の形成を行う。以下、第１実施形態と同様の工程を経ることで配線パターン８と、隣接する３本の配線パターン８が切断されたカット領域ＣＵＡを形成することができる。
このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができる。また、第１上層膜を加工する際に、ラインアンドスペースパターン形成のリソグラフィ工程と、カットパターン形成のリソグラフィ工程に分けて第１上層膜パターン５のカットパターン５ｘを形成するので、直接カットパターン５ｘを形成するリソグラフィ工程が厳しい場合でも実施可能となる。
（第３実施形態）
図１４（ａ）〜（ｆ）は第３実施形態を示すもので、以下第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態において図４に示した第１上層膜パターン５を形成する際において、カット領域ＣＵＡ０の周囲でリソグラフィの特性、または、第１上層膜パターン５の加工に起因して平面パターンが変形したパターン５ｙが形成される場合の例を示すものである。
図１４（ａ）は、図４（ａ）に示した工程に相当する図の一例である。第１上層膜パターン５を形成する際に、ラインアンドスペースのパターンの繰り返しが途切れるカット領域ＣＵＡ０に対応する領域において、リソグラフィの特性、または、加工に起因してその両脇に位置する第１上層膜パターン５が広くなる幅広パターン５ｙとして形成されている場合がある。したがって、第１実施形態で示したカット領域ＣＵＡ０よりもやや狭いカット領域ＣＵＡ１となっている。
以下、図１４（ａ）に示した第１上層膜パターン５すなわち、カットパターン５ｘおよび幅広パターン５ｙを有する平面パターンに基いて第１実施形態と同様の工程を進める場合の形状について説明する。
図１４（ｂ）に示すように、第１上層膜パターン５をスリミング処理して第２上層膜パターン５ａとし、その両側壁部に第１側壁膜６を形成する。このとき、カット領域ＣＵＡ１に面するカットパターン５ｘに対して両側壁部から連結した状態にループ第１側壁膜６ｘが形成されている。また、カット領域ＣＵＡ１に面する幅広パターン５ｙは、スリミングされた状態において幅広の部分が残存するので、幅広パターン５ｙのカット領域ＣＵＡ１側に面する側壁部には湾曲部６ｙを有する第１側壁膜６が形成される。
この後、図１４（ｃ）に示すように、第２上層膜パターン５ａを選択的に除去し、下層膜４を加工するためのマスクとして形成される。続いて、図１４（ｄ）に示すように、第２上層膜パターン５ａをマスクとして下層膜４をエッチング加工し、第１下層膜パターンを形成し、さらに、その第１下層膜パターンをスリミング処理して第２下層膜パターン４ａを形成する。この状態において、ループ第１側壁膜６ｘにより加工された部分にはループパターン４ｘが形成されている。また、第１側壁膜６の湾曲部６ｙ部分をマスクとして下層膜４が加工された部分には、同様の形状が転写され第２下層膜パターン４ａには湾曲部４ｙが形成されている。
続いて、図１４（ｅ）に示すように、第２下層膜パターン４ａの両側面部に第２側壁膜７を形成する。この状態において、ループ第２下層膜パターン４ｘの両側壁には外側と内側のそれぞれに両側壁部から連結した状態にループ第２側壁膜７ｘａ、７ｘｂが形成されている。また、カット領域ＣＵＡ１においては、第２下層膜パターン４ａの湾曲部４ｙ部分の両側壁に、同様の形状が転写された第２側壁膜７に湾曲部７ｙａ、７ｙｂが形成されている。
この後、前述と同様にして第２側壁膜７をマスクとして用いて層間絶縁膜３のエッチング加工を行い、層間絶縁膜３の上面に所定深さの凹部３ａを形成する。この状態において、凹部３ａは第２側壁膜７が形成されていない部分に形成されるので、図１０（ａ）に示したのと同様に、カット領域ＣＵＡ１には、第２側壁膜７のループ第２側壁膜７ｘａ、７ｘｂと異なる領域すなわち外側ループ凹部３ｘａおよび内側の１本のカットパターン凹部３ｘｂが形成されている。また、カット領域ＣＵＡ１の広い部分も連結凹部３ｘｃとして形成されている。さらに、カット領域ＣＵＡ１に面した第２側壁膜７の湾曲部７ｙａ、７ｙｂにより湾曲した湾曲凹部が形成されている。
次に、図１４（ｆ）に示すように、上記のようにして形成した層間絶縁膜３の凹部３ａに銅による配線パターン８としてダマシン法により埋め込み形成する。形成工程は、前述同様で、銅の配線用膜を成膜し、凹部３ａ内の銅の配線用膜を残し、層間絶縁膜３上の銅の配線膜をＣＭＰ法による研磨処理で除去する。
配線パターン８は、層間絶縁膜３の凹部３ａ内に形成されるので、図１４（ｆ）のカット領域ＣＵＡ１には、ループ配線パターン８ｘａと、カット配線パターン８ｘｂが形成されている。また、広い領域である連結凹部３ｘｃにも結合配線パターン８ｘｃが形成され、２本の配線パターン８を連結した状態に形成されている。さらに、第２側壁膜７の湾曲部７ｙａ、７ｙｂにより湾曲した状態で形成された凹部内には、湾曲配線パターン８ｙａ、８ｙｂが形成されている。
この後、上記の配線パターン８を形成した状態で、前述同様にして上面にカット領域形成用のレジスト膜９を形成し、カット領域ＣＵＡ０に対応する部分にカット領域ＣＵＡの開口９ａをパターニングする。続いて、レジスト９の開口９ａ部分に露出している配線パターン８のループ配線パターン８ｘａ、カット配線パターン８ｘｂおよび結合配線パターン８ｘｃを除去する。これにより、隣接する３本の配線パターン８がカット領域ＣＵＡにおいてカットされた状態に形成される。この場合、３本の配線パターン８の内、中央の配線パターン８がビット線ＢＬｏまたはＢＬｅとされ、その両側の配線パターン８がダミー線ＤＭＬとなる。
このような第３実施形態によっても、第１実施形態と同様の作用効果を得ることができる。また、リソグラフィ技術により第１上層膜パターン５の形成時に、カットパターン５ａを形成した際にカット領域ＣＵＡ１に面する部分に湾曲したパターンが発生する場合があり、この場合には、この実施形態を利用してパターン形成をしていることがパターン上で認識できるようになる。なお、図１４（ｆ）に示すような配線パターンが、第１実施形態の芯材パターン５（第１上層膜パターン５）を用いて側壁転写技術を２回用いた時に形成される独特な形状である。
（第４実施形態）
図１５〜図２２は第４実施形態を示すものであり、以下、第１実施形態と異なる部分について説明する。この実施形態においては、ダマシン法による銅の配線パターンを形成するのではなく、層間絶縁膜３上にあらかじめタングステン膜、または、アルミニウム膜などのパターニング可能な配線用導電膜を形成し、これを加工して配線パターンを形成するものである。なお、この実施形態の場合には、第１実施形態で示した配線パターン８とは反転した部分に配線パターンが形成されるところが異なる。
図１５（ａ）、（ｂ）は、図４（ａ）、（ｂ）に相当する図である。図１５（ｂ）に示すように、シリコン基板２上に、層間絶縁膜３を形成し、その上面に配線パターン形成用の導電膜１１を形成している。導電膜１１は、例えばアルミニウム膜あるいはアルミニウムを含む金属膜あるいは導電性を有する材料からなり、エッチング加工によりパターニングが可能な膜として形成される。
そして、導電膜１１の上面に、配線パターン形成用の下層膜４および第１上層膜パターン５を形成した状態を示している。下層膜４は、導電膜１１とは異なる材料で形成され、選択的にエッチング加工が可能に設けられている。また、第１上層膜パターン５の上層膜は、下層膜４に対して選択的にエッチング加工が可能な材料が用いられる。
図１５（ａ）では、第１上層膜パターン５は、ビット線形性方向に形成されたラインアンドスペースパターンと、その１本にカット領域ＣＵＡを形成する部分に対応して切断したカットパターン５ｘとを有する。カットパターン５ｘによりこの部分にカット領域ＣＵＡ０が形成される。図１５（ｂ）は、図１５（ａ）中Ａ−Ａ線で示す部分の断面を模式的に示している。なお、以下の図１６〜図２２においては、各分図（ｂ）は、図１５（ａ）と同様の部分で切断した断面を示している（図示省略）。
次に、図１６（ａ）、（ｂ）に示すように、第１上層膜パターン５の幅寸法Ｗ０を約半分の幅寸法Ｗ１（＝Ｗ０／２）となるようにスリミング処理を実施して第２上層膜パターン５ａを形成する。この後、第２上層膜パターン５ａの両側壁部に膜厚がＷ１の第１側壁膜６を形成する。第１側壁膜６は、下層膜４、第２上層膜パターン５ａとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。第１側壁膜６の形成は、第１実施形態と同様にして行うことができる。
この状態において、第１側壁膜６は第２上層膜パターン５ａを囲むように形成されるので、図５（ａ）のカット領域ＣＵＡ０には、第２上層膜パターン５ａがカットされた部分を包囲するように第１側壁膜６が形成され、ループ状につながったループ第１側壁膜６ｘが形成されている。
次に、図１７（ａ）、（ｂ）に示すように、第２上層膜パターン５ａを選択的に除去して下層膜４上に第１側壁膜６を残したパターンに形成する。これにより、下層膜４上に幅寸法Ｗ１の第１側壁膜６が間隔Ｗ１で並んだ状態に形成される。
次に、図１８（ａ）、（ｂ）に示すように、第１側壁膜６を用いて下層膜４をエッチング加工して第１下層膜パターンを形成する。この後、第１側壁膜６を除去し、さらにスリミング処理を行うことで幅寸法Ｗ２（＝Ｗ1/２＝Ｗ０／４）の第２下層膜パターン４ａを形成する。
次に、図１９（ａ）、（ｂ）に示すように、第２下層膜パターン４ａの両側壁に幅寸法Ｗ２の第２側壁膜７を形成する。これにより、第２下層膜パターン４ａ、第２側壁膜７はそれぞれ幅寸法Ｗ２で形成され、第２側壁膜７の間の幅寸法もＷ２となる。第２側壁膜７は、例えば導電膜１１、第２下層膜パターン４ａとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。第２側壁膜７は、第１実施形態と同様にして形成することができる。
この状態において、第２側壁膜７は第２下層膜パターン４ａを囲むように形成されるので、図１９（ａ）のカット領域ＣＵＡ０には、第２下層膜パターン４ａのカットパターン４ｘ部分に沿うように第２側壁膜７が形成され、ループ状につながった外側のループ第２側壁膜７ｘａ、内側のループ第２側壁膜７ｘｂが形成されている。
次に、図２０（ａ）、（ｂ）に示すように、第２下層膜パターン４ａを選択的に除去して層間絶縁膜３上に第２側壁膜７を残したパターンに形成する。これにより、導電膜１１上に幅寸法Ｗ２の第１側壁膜６が間隔Ｗ２で並んだ状態に形成される。
続いて、図２１（ａ）、（ｂ）に示すように、第２側壁膜７をマスクとして用いて導電膜１１のエッチング加工を行い、配線パターン１１ａを形成する。この状態において、配線パターン１１ａは、第２側壁膜７が形成されていた部分の下部に残存するように形成されるので、図２１（ａ）のカット領域ＣＵＡ０には、第２側壁膜７のループ第２側壁膜７ｘａ、７ｘｂと同じパターンでループ配線パターン１１ｘａおよび１１ｘｂが形成されている。また、カット領域ＣＵＡ０の広い部分では、導電膜１１が除去されるので、層間絶縁膜３の上面が露出した状態となる。
次に、図２２（ａ）、（ｂ）に示すように、上記のようにして形成した配線パターン１１ａを形成した状態で、その上面にカット領域形成用のレジスト膜９を形成し、フォトリソグラフィ技術により、前述同様にしてカット領域ＣＵＡ０に対応する部分にカット領域ＣＵＡの開口９ａをパターニングする。
続いて、レジスト９の開口９ａ部分に露出している配線パターン１１ａのループ配線パターン１１ｘａ、１１ｘｂを除去する。これにより、隣接する４本の配線パターン１１ａがカット領域ＣＵＡにおいてカットされた状態に形成される。この場合、４本の配線パターン１１ａの内、中央の２本の配線パターン１１ａのいずれかがビット線ＢＬｏまたはＢＬｅとされ、残りの配線パターン１１ａがダミー線ＤＭＬとなる。また、Ｙ方向と交差するＸ方向に延びるループ配線パターン１１ｘａおよび１１ｘｂの少なくとも一部を切断すれば良い。その結果、Ｘ方向における合わせマージンを大きくすることができる。
なお、このような４本の配線パターン１１ａを切断するカット領域ＣＵＡは、配線パターン１１ａを３本ずらした位置で、且つ配線パターン１１ａの延びる方向にずらした位置に順次形成される。これにより、図３に示した構成のビット線フックアップ回路ＨＵの配線パターンに対して、ダミー線ＤＭＬが１本多い構成となるが、第１実施形態と同様に最小限の本数をカットする構成で形成することができる。
このような第４実施形態によれば、側壁転写技術を２回用いて層間絶縁膜３上に形成した導電膜１１を配線パターン１１ａに加工する場合に、ビット線フックアップ回路ＨＵにおけるカット領域ＣＵＡとして、配線パターン８を隣接する４本を切断する構成とすることができ、省スペース化を図ることができる。
なお、上記実施形態では、導電膜１１を、第２側壁膜７をマスクとして加工することによって配線パターン１１ａを形成するようにしたが、第２側壁膜７のパターンを反転させたパターンを形成してマスクにすることもできる。この場合には、第１実施形態におけるダマシン法で形成した配線パターン８と同様の配線パターンを形成することができる。また、これによって配線パターンを３本のカットするカット領域ＣＵＡを形成することができる。
（レイアウトの変形例）
図２３および図２４は、第１実施形態における図３に示したレイアウトと異なるパターンのレイアウト例を示している。例えば、ビット線フックアップ回路ＨＵのトランジスタＱ１、Ｑ２部分のレイアウトは図２３に示すようなレイアウトでも可能である。各トランジスタＱ１、Ｑ２に対応する素子形成領域Ｓａおよびゲート電極ＱＧに対して、上層に層間絶縁膜が形成されている。
層間絶縁膜にはトランジスタＱ１、Ｑ２のゲート電極ＱＧの上部を横切るように多数（例えば３２本）の配線が配置されている。各ビット線ＢＬｏ、ＢＬｅの間に電気的にフローティング状態で配置されるダミー線ＤＭＬが少なくとも３本配置されている。各ビット線ＢＬｏ、ＢＬｅ間にダミー線ＤＭＬが配置されることにより、ビット線ＢＬｏとビット線ＢＬｅ間の絶縁耐圧を向上させている。トランジスタＱ１のソース／ドレイン領域には、ビット線ＢＬｏおよびデータラッチ回路ＤＬへ引き出される配線ＴｏＤＬがそれぞれコンタクトＣＱを介して接続されている。トランジスタＱ２のソース／ドレイン領域には、ビット線ＢＬｅおよびデータラッチ回路ＤＬへ引き出される配線ＴｏＤＬがそれぞれコンタクトＣＱを介して接続されている。
トランジスタＱ１に接続されるビット線ＢＬｏは、それぞれ両側に位置するダミー線ＤＭＬを含んで３本ずつをまとめて切断したカット領域ＣＵＡ１を有する。ビット線ＢＬｏは、この３本の中央の配線である。ここで、カット領域ＣＵＡ１でカットされた先（データラッチ回路ＤＬ側）の配線のうち１本を配線ＴｏＤＬとして使用する。図２３では、３本の配線のうち左側を配線ＴｏＤＬとして使用している。その結果、カット領域ＣＵＡ１において、ビット線ＢＬｏと配線ＴｏＤＬの距離を大きくすることができ、配線間ショートを防止することができる。
同様に、トランジスタＱ２に接続されるビット線ＢＬｅは、それぞれ両側に位置するダミー線ＤＭＬを含んで３本ずつをまとめて切断したカット領域ＣＵＡ２を有する。ビット線ＢＬｏは、この３本の中央の配線である。ここで、カット領域ＣＵＡ２でカットされた先（データラッチ回路ＤＬ側）の配線のうち１本を配線ＴｏＤＬとして使用する。図２３では、３本の配線のうち左側を配線ＴｏＤＬとして使用している。その結果、カット領域ＣＵＡ２において、ビット線ＢＬｏと配線ＴｏＤＬの距離を大きくすることができ、配線間ショートを防止することができる。
なお、ビット線ＢＬｅとトランジスタＱ１に接続された配線ＴｏＤＬとの距離が短くなるが問題は生じにくい。ビット線ＢＬｅとトランジスタＱ１に接続された配線ＴｏＤＬ間の電圧が大きくなるのは、消去動作の時である。
このようなレイアウトは、第１実施形態の図４に示したように、芯材パターン５を１本おきに斜めにカットすることにより形成することができる。すなわち、カット領域ＣＵＡ１とカット領域ＣＵＡ２は、配線の延びる方向と交差する方向においてダミー線ＤＭＬ２を１つ挟み、且つ、配線の方向にずれた位置に配置されている。また、ビット線ＢＬｏとビット線ＢＬｅの間のダミー線ＤＭＬの数を少なくすることができるため、回路面積を小さくすることができる。
また、ビット線フックアップ回路ＨＵのトランジスタＱ１、Ｑ２部分のレイアウトは図２４に示すようなレイアウトでも可能である。図２４の適用例では、カット領域ＣＵＡ１でカットされた先（データラッチ回路ＤＬ側）の配線のうち１本を配線ＴｏＤＬとして使用するが、３本の配線のうち中央を配線ＴｏＤＬとして使用している。同様に、ここで、カット領域ＣＵＡ２でカットされた先（データラッチ回路ＤＬ側）の配線のうち１本を配線ＴｏＤＬとして使用するが、３本の配線のうち中央を配線ＴｏＤＬとして使用している。その結果、ビット線ＢＬｅとトランジスタＱ１に接続された配線ＴｏＤＬとの距離を大きくすることができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
各パターンの幅寸法について、Ｗ０、Ｗ１、Ｗ２の関係を設定する例を示したが、これらの幅寸法の関係は厳格に規定されるものではなく、おおよその関係を示す設定とすることもできるし、これらと異なる関係に設定することもできる。
側壁転写技術を２回利用して配線パターンを形成する場合の例として示しているが、３回以上利用する場合にも適用することが可能であり、その場合でも、省スペース化の効果を得ることができる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ラインアンドスペースの配線パターンを有する構成で、複数本の配線をカットする領域を設ける構成の半導体装置全般に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以下は、本実施形態に含まれる半導体装置およびその製造方法を示すものである。
（１）絶縁膜上に形成した導体膜に対して側壁転写技術を２回用いてラインアンドスペースの配線パターンを形成する半導体装置であって、
前記配線パターンは、複数本の配線のうちの隣接する４本を一組として切断されたカット領域を有することを特徴とする半導体装置。
（２）上記（１）に記載の半導体装置において、
前記配線パターンは、前記カット領域から前記配線が３本分ずれた位置で且つ配線の方向にずれた位置に別の前記カット領域が配置されていることを特徴とする半導体装置。
（３）上記（１）または（２）に記載の半導体装置において、
前記配線パターンは、前記カットパターンで切断された４本の配線のうち内側の２本のうちの１本の配線がトランジスタに接続され、残りの３本の配線が固定電位に接続されない状態とされていることを特徴とする半導体装置。
（４）半導体基板上に形成された絶縁膜上に導電膜、下層膜および上層膜を形成する工程と、
前記上層膜をリソグラフィ技術により加工してラインアンドスペースパターンで且つ所定のラインの一部を切断してカットパターンを設けた第１上層膜パターンを形成する工程と、
前記第１上層膜パターンをスリミング処理して第２上層膜パターンを形成した後に、前記第２上層膜パターンの側壁部に第１側壁膜を形成する工程と、
前記第１側壁膜を形成した後に、前記第１上層膜パターンを選択的に除去する工程と、
前記第１側壁膜をマスクとして前記下層膜をエッチング加工して第１下層膜パターンを形成する工程と、
前記第１下層膜パターンをスリミング処理して第２下層膜パターンを形成した後に、前記第２下層膜パターンの側壁部に第２側壁膜を形成する工程と、
前記第２側壁膜を形成した後に、前記第２下層膜パターンを選択的に除去してマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記導電膜を加工して配線パターンを形成する工程と、
前記配線パターンの前記カットパターンに対応する部分のループ状に形成されたパターンを切断加工する工程と
を備えたことを特徴とする半導体装置の製造方法。
図面中、１はＮＡＮＤ型フラッシュメモリ装置、２はシリコン基板（半導体基板）、３は層間絶縁膜、４は下層膜、４ａは第２下層膜パターン、５は第１上層膜パターン（芯材パターン）、５ａは第２上層膜パターン、６は第１側壁膜、７は第２側壁膜、８は配線パターン、１１は導電膜、１１ａは配線パターン、ＣＵＡはカット領域を示す。

Claims (5)

  1. 絶縁膜上に側壁転写技術を２回用いて形成される凹部に埋め込まれるラインアンドスペースの配線パターンを有する半導体装置であって、
    前記配線パターンは、複数本の配線のうちの隣接する３本を一組として切断されたカット領域を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    別の前記カット領域は、配線の方向と交差する方向において前記カット領域から前記配線を１本挟んだ位置で、且つ、配線の方向にずれた位置に配置されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記配線パターンは、前記カットパターンで切断された３本の配線のうち中央の配線がトランジスタに接続され、両側の２本の配線が固定電位に接続されない状態とされていることを特徴とする半導体装置。
  4. 半導体基板上に形成された絶縁膜上に下層膜および上層膜を形成する工程と、
    前記上層膜をリソグラフィ技術により加工してラインアンドスペースパターンで且つ所定のラインの一部を切断してカットパターンを設けた第１上層膜パターンを形成する工程と、
    前記第１上層膜パターンをスリミング処理して第２上層膜パターンを形成した後に、前記第２上層膜パターンの側壁部に第１側壁膜を形成する工程と、
    前記第１側壁膜を形成した後に、前記第１上層膜パターンを選択的に除去する工程と、
    前記第１側壁膜をマスクとして前記下層膜をエッチング加工して第１下層膜パターンを形成する工程と、
    前記第１下層膜パターンをスリミング処理して第２下層膜パターンを形成した後に、前記第２下層膜パターンの側壁部に第２側壁膜を形成する工程と、
    前記第２側壁膜を形成した後に、前記第２下層膜パターンを選択的に除去してマスクパターンを形成する工程と、
    前記マスクパターンをマスクとして前記絶縁膜に所定深さの溝パターンを形成する工程と、
    前記溝パターンに導電性膜を埋め込んで配線パターンを形成する工程と、
    前記配線パターンの前記カットパターンに対応する部分のループ状に形成されたパターンを切断加工する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記第１上層膜パターンを形成する工程では、
    前記上層膜をリソグラフィ技術により加工して第１幅のラインアンドスペースパターンに形成する工程と、
    前記ラインアンドスペースパターンを形成した後、前記ラインアンドスペースパターンの所定のラインの一部を切断して前記カットパターンを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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