JP2014229694A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】配線パターンのカット本数を少なくして省スペース化を図る。【解決手段】実施形態によれば、絶縁膜上に側壁転写技術を2回用いて形成される凹部に埋め込まれるラインアンドスペースの配線パターンを有する半導体装置であって、前記配線パターンは、複数本の配線のうちの隣接する3本を一組として切断されたカット領域を有することを特徴とする。【選択図】図3

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

半導体装置の製造工程では、光学的なリソグラフィ法の限界を超える微細パターンを形成する方法として芯材の周囲に形成した側壁をパターンとして利用する側壁転写技術がある。近年では、この技術を2回用いてさらに微細な配線パターンを形成することが考えられている。

一方、配線パターンの形成では、ラインアンドスペースパターンの一部を切断したカットパターンを形成することがある。この場合、上記した側壁転写技術を用いると、カットパターン部分の芯材の周囲にループ状に形成される本数が増えるためこれをカットする部分の面積が増大する。

特開2012−99627号公報

そこで、チップ面積の増大を防止できるパターンを有する半導体装置を提供する。

本実施形態の半導体装置は、絶縁膜上に側壁転写技術を2回用いて形成される凹部に埋め込まれるラインアンドスペースの配線パターンを有する半導体装置であって、前記配線パターンは、複数本の配線のうちの隣接する3本を一組として切断されたカット領域を有することを特徴とする。

第1実施形態におけるNAND型フラッシュメモリ装置のメモリセル領域および周辺回路領域の一部の電気的構成を概略的に示す図の一例 (a)ビット線フックアップ回路の電気的構成図の一例、(b)異なるビット線フックアップ回路の電気的構成図の一例 ビット線フックアップ回路の配線の切断部を示す平面図の一例 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図4(a)中A−A線で示す部分の断面図の一例(その1) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図5(a)中A−A線で示す部分の断面図の一例(その2) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図6(a)中A−A線で示す部分の断面図の一例(その3) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図7(a)中A−A線で示す部分の断面図の一例(その4) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図8(a)中A−A線で示す部分の断面図の一例(その5) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図9(a)中A−A線で示す部分の断面図の一例(その6) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図10(a)中A−A線で示す部分の断面図の一例(その7) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図11(a)中A−A線で示す部分の断面図の一例(その8) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図12(a)中A−A線で示す部分の断面図の一例(その9) 第2実施形態を示す製造工程の各段階に対応して示すビット線フックアップ回路の配線の切断部の平面図の一例 第3実施形態を示す製造工程の各段階に対応して示すビット線フックアップ回路の配線の切断部の平面図の一例 第4実施形態の製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図15(a)中A−A線で示す部分の断面図の一例(その1) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図16(a)中A−A線で示す部分の断面図の一例(その2) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図17(a)中A−A線で示す部分の断面図の一例(その3) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図18(a)中A−A線で示す部分の断面図の一例(その4) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図19(a)中A−A線で示す部分の断面図の一例(その5) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図20(a)中A−A線で示す部分の断面図の一例(その6) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図21(a)中A−A線で示す部分の断面図の一例(その7) 製造工程の一段階を示す(a)ビット線フックアップ回路の配線の切断部の平面図の一例、(b)図22(a)中A−A線で示す部分の断面図の一例(その8) ビット線フックアップ回路の配線の切断部を示す平面図の他の一例 ビット線フックアップ回路の配線の切断部を示す平面図のさらに他の一例

以下、複数の実施形態について、NAND型のフラッシュメモリ装置に適用したものを図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。

(第1実施形態)
図1〜図12は第1実施形態を示す。図1は、NAND型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示した一例である。図1に示すように、NAND型フラッシュメモリ装置1は、多数のメモリセルをマトリクス状に配設したメモリセルアレイAr、メモリセルアレイArの各メモリセルの読出/書込/消去を行う周辺回路PCを有すると共に、図示しない入出力インタフェース回路などを備えている。

メモリセル領域内のメモリセルアレイArには、セルユニットUCが複数配設されている。セルユニットUCは、ビット線BL側にそれぞれ接続された選択ゲートトランジスタSTDと、ソース線SL側に接続された選択ゲートトランジスタSTSと、これら2個の選択ゲートトランジスタSTD−STS間に2のk乗個(例えば32(=m)個)のメモリセルトランジスタMTが直列接続されたものである。

1つのブロックは、セルユニットUCをX方向(行方向:図1中左右方向)にn列並列に配列したものである。メモリセルアレイArは、ブロックをY方向(列方向:図1中上下方向)に複数配列したものである。尚、説明を簡略化するため図1には1つのブロックを示している。

周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路PCはメモリセルアレイArの周辺に配置されている。この周辺回路PCは、コントローラCNT、アドレスデコーダADC、センスアンプSA、チャージポンプ回路を有する昇圧回路BS、転送トランジスタ部WTBなどを具備している。アドレスデコーダADCは、昇圧回路BSを介して転送トランジスタ部WTBに電気的に接続されている。

コントローラCNTは、外部からのコマンドにより、アドレスデコーダADC、センスアンプSA、チャージポンプ回路を有する昇圧回路BS、転送トランジスタ部WTBなどを制御する。アドレスデコーダADCは、外部からアドレス信号が与えられることに応じて1つのブロックを選択する。昇圧回路BSは、ブロックの選択信号が与えられると外部から供給されている駆動電圧を昇圧し、転送ゲート線TGを介して各転送ゲートトランジスタWTGD、WTGS、WTに所定電圧を供給する。

転送トランジスタ部WTBは、転送ゲートトランジスタWTGD、転送ゲートトランジスタWTGS、ワード線転送ゲートトランジスタWTなどを備えている。転送トランジスタ部WTBは各ブロックに対応して設けられる。

転送ゲートトランジスタWTGDは、ドレイン/ソースのうち一方が選択ゲートドライバ線SG2に接続されており、他方が選択ゲート線SGLDに接続されている。転送ゲートトランジスタWTGSは、ドレイン/ソースのうち一方が選択ゲートドライバ線SG1に接続されており、他方が選択ゲート線SGLSに接続されている。また、転送ゲートトランジスタWTは、ドレイン/ソースのうち一方がワード線駆動信号線WDLにそれぞれ接続されており、他方がメモリセルアレイAr内に設けられるワード線WLにそれぞれ接続されている。

X方向に配列された複数のセルユニットUCにおいて、それぞれの選択ゲートトランジスタSTDのゲート電極SGは選択ゲート線SGLDによって電気的に接続されている。同じくそれぞれの選択ゲートトランジスタSTSのゲート電極SGは選択ゲート線SGLSによって電気的に接続されている。選択ゲートトランジスタSTSのソースは、ソース線SLに共通接続されている。X方向に配列された複数のセルユニットUCのメモリセルトランジスタMTは、それぞれゲート電極MGがワード線WLによって電気的に接続されている。

各転送ゲートトランジスタWTGD、WTGS、WTは、ゲート電極が転送ゲート線TGによって互いに共通接続されており、昇圧回路BSの昇圧電圧供給端子に接続されている。
センスアンプSAは、図2(a)に示すように、メモリセル領域から引き出されている複数のビット線に対して、隣接する2本のビット線毎に接続されるビット線フックアップ回路HUおよびデータラッチ回路DLを有する。ビット線フックアップ回路HUは、奇数番のビット線BLoをデータラッチ回路DLに接続するトランジスタQ1、偶数番のビット線BLeをデータラッチ回路DLに接続するトランジスタQ2を備えている。また、ビット線フックアップ回路HUは、奇数番のビット線BLoを制御線VPREに接続するトランジスタQ3および偶数番のビット線BLeを制御線VPREに接続するトランジスタQ4を備えている。

また、センスアンプSAは、図2(b)に示すように、メモリセル領域Arから導出される複数のビット線BLに対して、1つずつ接続されている場合もある。ここで、複数のビット線BLのそれぞれは、ビット線選択トランジスタBLSを介してデータラッチ回路DLに接続されている。

図3は、ビット線フックアップ回路HUのトランジスタQ1部分またはトランジスタBLSのレイアウトの一例を示している。以下、トランジスタQ1を例に挙げて説明する。トランジスタQ1は、半導体基板であるシリコン基板2に形成した矩形状をなす素子形成領域Saと、この素子形成領域Saの中央部を跨ぐように形成されたゲート電極QGを備えている。素子形成領域Saおよびゲート電極QGの上層に層間絶縁膜が形成され、その層間絶縁膜にはゲート電極QGの上部を横切るように多数(例えば32本)の配線が配置されている。ビット線BLo、BLeは多数の配線に含まれており、例えばダマシン技術により層間絶縁膜上に形成した凹部に銅配線パターンとして埋め込むことが可能である。

ビット線BLoおよびBLeは、メモリセルアレイAr内では交互に配置されている。しかし、センスアンプSAにおいては配線が引き回されることにより、各ビット線BLo、BLeの間に電気的にフローティング状態で配置されるダミー線DMLが少なくとも3本配置されている。各ビット線間にダミー線DMLが配置されることにより、ビット線BLoとビット線BLeとの間の絶縁耐圧を向上させている。トランジスタQ1のソース/ドレイン領域には、ビット線BLoおよびデータラッチ回路DLへ引き出される配線ToDLがそれぞれコンタクトCQを介して接続されている。

トランジスタQ1に接続されるビット線BLoおよび配線ToDLは、それぞれ両側に位置するダミー線DMLを含んで3本ずつをまとめて切断したカット領域CUAを有する。このカット領域CUAは、ビット線BLoあるいは配線ToDLと両側のダミー線DMLを含んだ3本ずつを単位としてカットすると共に、ビット線方向で離れた位置で隣接するビット線BLeあるいは配線ToDLと両側のダミー線DML1を含んだ3本ずつを単位としてカットされた状態に配置される。この結果、隣接するカット領域CUA間では、ダミー線DMLが共通に切断されたパターンを有する状態に形成されている。

また、カット領域CUAよりメモリセルアレイAr側のダミー線DML1は、トランジスタQ1よりもメモリセルアレイAr側で引き回し配線として用いることができる。さらに、カット領域CUA間に配置されたダミー線DML2はトランジスタQ1のゲート電極に接続することができる。その結果、ダミー線DML2はトランジスタQ1をオン・オフさせる信号線として用いることができる。また、ダミー線DML2はグランド電圧を与えることでシールド配線として用いることもできる。また、ダミー線DML2はフローティング状態にすることも可能である。
なお、トランジスタQ2はトランジスタQ1のデータラッチ回路DL側(図中下方)に配置されている。ビット線BLeはトランジスタQ2において、ビット線BLoと同様のカット領域CUAを有している。

上記したビット線BLo、BLe、配線ToDLをダミー線DMLとともに3本を単位でカットするカット領域CUAは、配線工程において、ラインアンドスペースパターンで形成するビット線のパターンの一部をあらかじめ切断したパターンに形成する。この場合、ビット線BLo、BLe、配線ToDLのパターン形成においては、リソグラフィ技術により形成したパターンをさらに側壁転写技術を2回実施することで微細なパターンに形成するようにしている。このため、従来の方式でカットパターンを形成する場合には、ダマシン法により埋め込み配線を形成すると、カットすべきビット線BLo、BLeあるいは配線ToDLを中心としてその両側のダミー線DMLを3本ずつ含んだ7本のカット領域が形成されることとなっていた。

この実施形態では、側壁転写技術を2回利用する配線パターンの形成を採用する場合でも、カット領域CUAを3本のカットパターンにより形成できる製造方法を提供する。以下、図4〜図12を参照してその製造工程について説明する。

図4(a)、(b)は、素子形成工程を経てメモリセルトランジスタを含むその他の素子を形成したシリコン基板2上に例えばシリコン酸化膜からなる層間絶縁膜3、配線パターン形成用の下層膜4を形成し、その上面に第1上層膜パターン5(芯材パターン5)を形成した状態を示している。下層膜4は、層間絶縁膜3とは異なる材料で形成され、選択的にエッチング加工が可能に設けられている。また、第1上層膜パターン5の上層膜は、下層膜4に対して選択的にエッチング加工が可能な材料が用いられる。

図4(a)では、平面パターンの一例を示しており、第1上層膜パターン5は、ビット線形性方向にラインアンドスペースパターンで上層膜を加工したパターンとされる。そして、第1上層膜パターン5には、その途中のカット領域CUAを形成する部分に対応して切断したカットパターン5xを有する。図4(a)では、図3に示した2つのカット領域CUAに対応してカットパターン5xを示している。カットパターン5xによりこの部分にカット領域CUA0が形成される。カット領域CUA0はカット領域CUAよりも広い領域となっている。図4(b)は、図4(a)中A−A線で示す部分の断面を模式的に示している。なお、以下の図5〜図12においては、各分図(b)は、図4(a)と同様の部分で切断した断面を示しているが、紙面の都合で図示を省略している。

上記の構成において、第1上層膜パターン5は幅寸法および間隔寸法が同じ幅寸法W0で形成され、これは例えばリソグラフィ技術により形成可能な限界あるいは限界に近い幅寸法とされている。なお、幅寸法W0は、リソグラフィの限界に関係なく、所定の幅寸法に設定することもできる。

次に、図5(a)、(b)に示すように、第1上層膜パターン5の幅寸法W0を約半分の幅寸法W1(=W0/2)となるようにスリミング処理を実施して第2上層膜パターン5aを形成する。スリミング処理により、第2上層膜パターン5a間の間隔はW1の約3倍の幅寸法となる。この後、第2上層膜パターン5aの両側壁部に膜厚がW1の第1側壁膜6を形成する。これにより、第2上層膜パターン5a、第1側壁膜6はそれぞれ幅寸法W1で形成され、第1側壁膜6の間の幅寸法もW1となる。

第1側壁膜6は、例えば下層膜4、第2上層膜パターン5aとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。たとえば、下層膜4がシリコン窒化膜、第2上層膜パターン5aがシリコン膜であれば、第1側壁膜6としてシリコン酸化膜などを用いることができる。また、これらを入れ替えていずれかに当てはめることにより使用することもできる。

第1側壁膜6の形成は、第2上層膜パターン5aを形成した後に、膜厚W1で側壁形成用の膜を全面に形成する。この場合、第2上層膜パターン5a間の幅寸法はW1の約3倍であるから、第2上層膜パターン5aの上面および側壁に沿って側壁用の膜を形成すると、凹部の幅寸法はW1となる。この後、側壁用の膜をRIE(reactive ion etching)法によりエッチバック処理を行い、第2上層膜パターン5aの上面および下層膜4の上面に形成されていた部分を除去する。これにより、第2上層膜パターン5aの両側壁部に第1側壁膜6がスペーサ状に形成される。

また、この状態において、第1側壁膜6は第2上層膜パターン5aを囲むように形成されるので、図5(a)のカット領域CUA0には、第2上層膜パターン5aがカットされたカットパターン5x部分を包囲するように第1側壁膜6が形成され、ループ状につながったループ第1側壁膜6xが形成されている。

次に、図6(a)、(b)に示すように、第2上層膜パターン5aを選択的に除去して下層膜4上に第1側壁膜6を残したパターンに形成する。第2上層膜パターン5aの除去は、ドライエッチングあるいはウェットエッチングなどの処理を行なって選択的に除去する。これにより、下層膜4上に幅寸法W1の第1側壁膜6が間隔W1で並んだ状態すなわちラインアンドスペースパターンに形成される。

次に、図7(a)、(b)に示すように、第1側壁膜6を用いて下層膜4をエッチング加工して第1下層膜パターンを形成する。この場合、下層膜4をエッチングした後、第1側壁膜6を除去し、さらにスリミング処理を行うことで幅寸法W2(=W1/2=W0/4)の第2下層膜パターン4aを形成する。このとき、第2下層膜パターン4aの幅寸法W2が、第1側壁膜6の幅寸法W1の約半分であるから、第2下層膜パターン4a間の間隔の寸法W3は、第2下層膜パターン4aの幅寸法W2の約3倍となる。
また、この状態において、第2下層膜パターン4aは、第1側壁膜6と同様のパターンに形成されるので、図7(a)のカット領域CUA0には、ループ第1側壁膜6xと同様にループ状につながったループパターン4xが形成されている。

次に、図8(a)、(b)に示すように、第2下層膜パターン4aの両側壁に幅寸法W2の第2側壁膜7を形成する。これにより、第2下層膜パターン4a、第2側壁膜7はそれぞれ幅寸法W2で形成され、第2側壁膜7の間の幅寸法もW2となる。

第2側壁膜7は、層間絶縁膜3、第2下層膜パターン4aとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。例えば、層間絶縁膜3がシリコン酸化膜、第2下層膜パターン4aがシリコン窒化膜であれば、第2側壁膜6として多結晶シリコン膜などのシリコン膜を用いることができる。また、これらを入れ替えていずれかに当てはめることにより使用することもできる。

第2側壁膜7の形成は、第2下層膜パターン4aを形成した後に、膜厚W2で側壁膜形成用の膜を全面に形成する。この場合、第2下層膜パターン4a間の幅寸法はW2の約3倍であるから、第2下層膜パターン4aの上面および側壁に沿って側壁用の膜を形成すると、層間絶縁膜3が露出している部分の幅寸法はW2となる。この後、側壁膜形成用の膜をRIE(reactive ion etching)法によりエッチバック処理を行い、第2下層膜パターン4aの上面および層間越煙幕3の上面に形成されていた部分を除去する。これにより、第2下層膜パターン4aの両側壁部に第2側壁膜7がスペーサ状に形成される。

また、この状態において、第2側壁膜7は第2下層膜パターン4aを囲むように形成されるので、図8(a)のカット領域CUA0には、第2下層膜パターン4aのループパターン4x部分に沿うように第2側壁膜7が形成され、ループ状につながった外側のループ第2側壁膜7xa、内側のループ第2側壁膜7xbが形成されている。

次に、図9(a)、(b)に示すように、第2下層膜パターン4aを選択的に除去して層間絶縁膜3上に第2側壁膜7を残したパターンに形成する。第2下層膜パターン4aの除去は、ドライエッチングあるいはウェットエッチングなどの処理を行なって選択的に除去する。これにより、層間絶縁膜3上に幅寸法W2の第2側壁膜7が間隔W2で並んだ状態すなわちラインアンドスペースパターンに形成される。

続いて、図10(a)、(b)に示すように、第2側壁膜7をマスクとして用いて層間絶縁膜3の表層部分にエッチング加工を行い、層間絶縁膜3の上面に所定深さの凹部3aを形成する。この状態において、凹部3aは第2側壁膜7が形成されていない部分に形成されるので、図10(a)のカット領域CUA0には、第2側壁膜7のループ第2側壁膜7xa、7xbと異なる領域にループ凹部3xaおよび内側の1本のカットパターン凹部3xbが形成されている。また、カット領域CUA0の広い部分も結合凹部3xcとして形成されている。

次に、図11(a)、(b)に示すように、上記のようにして形成した層間絶縁膜3の凹部3aに銅による配線パターン8としていわゆるダマシン法により埋め込み形成する。この場合、まず、上記した凹部3aを形成した層間絶縁膜3上に、銅の配線用膜を成膜する。これにより、層間絶縁膜3上および凹部3a内に銅の配線用膜が形成される。この後、凹部3a内の銅の配線用膜を残し、他の層間絶縁膜3上の銅の配線膜をCMP(chemical mechanical polishing)法による研磨処理で除去する。

なお、配線パターン8は、層間絶縁膜3の凹部3a内に形成されるので、図11(a)のカット領域CUA0には、外側のループ凹部3xa内に形成された外側ループ配線パターン8xaと、内側のカットパターン凹部3xb内に形成されたカット配線パターン8xbが形成されている。また、広い領域である結合凹部3xcにも結合配線パターン8xcが形成され、2本の配線パターン8を連結した状態に形成されている。
上記の配線パターン8を形成した状態で、その上面にカット領域形成用のレジスト膜9を形成する。フォトリソグラフィ技術により、カット領域CUA0に対応する部分にカット領域CUAの開口9aをパターニングする。

続いて、図12(a)、(b)に示すように、レジスト9の開口9a部分に露出している配線パターン8のループ配線パターン8xaおよび連結配線パターン8xcを除去する。なお、この配線除去の際に、カット配線パターン8xbの先端部の一部を除去しても良い。これにより、隣接する3本の配線パターン8がカット領域CUAにおいてカットされた状態に形成される。この場合、3本の銅配線パターン8の内、中央の配線パターン8がビット線BLo、BLeまたは配線ToDLとされ、その両側の銅配線パターン8がダミー線DMLとなる。また、Y方向と交差するX方向に延びるループ配線パターン8xaの少なくとも一部を切断すれば良い。その結果、X方向における合わせマージンを大きくすることができる。

なお、このような3本の配線パターン8を切断するカット領域CUAは、配線パターン8の延びる方向と交差する方向において配線パターン8を1本挟んだ位置で、且つ配線パターン8の延びる方向にずらした位置に順次形成される。これにより、図3に示した構成のビット線フックアップ回路HUの配線パターンとして形成することができる。

このような第1実施形態によれば、側壁転写技術を2回用いて層間絶縁膜3に配線パターン8を埋め込み形成する場合に、ビット線フックアップ回路HUにおけるカット領域CUAとして、配線パターン8を隣接する3本を切断する構成とすることができ、省スペース化を図ることができる。

また、トランジスタQ1に接続されるビット線BLoと配線ToDLは異なるカット領域CUA0とCUA1で切断されている。その結果、ビット線BLoと配線ToDLが短絡する可能性を小さくすることができる。

(第2実施形態)
図13(a)〜(d)は、第2実施形態を示すもので、以下、第1実施形態と異なる部分について説明する。

この実施形態においては、第1実施形態において図4に示した第1上層膜パターン5を形成する際に、カットパターン5xをリソグラフィ技術によるパターニングでラインアンドスペースパターンと同時に形成するのではなく、別工程で形成するようにしている。

すなわち、図13(a)に示すように、シリコン基板2上に層間絶縁膜3、配線パターン形成用の下層膜4を形成し、その上面に上層膜をラインアンドスペースパターンに加工した第1上層膜パターン5を形成した状態を示している。第1上層膜パターン5は、リソグラフィ技術によりビット線形成方向にラインアンドスペースパターンで形成されている。この第1上層膜パターン5は幅寸法および間隔寸法が同じ幅寸法W0で形成され、これは、例えばリソグラフィ技術により形成可能な限界あるいは限界に近い幅寸法とされている。

次に、図13(b)に示すように、第1上層膜パターン5を部分的に除去するためのフォトリソグラフィ処理を行う。ここでは、レジストパターンに開口10を形成し、開口10に露出している第1上層膜パターン5をRIE法により加工して切断する。図13(c)は、上記の加工を経て得られた第1上層膜パターン5とカットパターン5xの部分を示し、カットパターン5xによりこの部分にカット領域CUA0を設けている。

次に、図13(d)に示すように、第1上層膜パターン5およびカットパターン5xを芯材として、第1実施形態と同様にしてスリミング処理を行なって第2上層膜パターン5aの形成、および側壁膜形成の工程を経て第1側壁膜6の形成を行う。以下、第1実施形態と同様の工程を経ることで配線パターン8と、隣接する3本の配線パターン8が切断されたカット領域CUAを形成することができる。

このような第2実施形態によっても、第1実施形態と同様の作用効果を得ることができる。また、第1上層膜を加工する際に、ラインアンドスペースパターン形成のリソグラフィ工程と、カットパターン形成のリソグラフィ工程に分けて第1上層膜パターン5のカットパターン5xを形成するので、直接カットパターン5xを形成するリソグラフィ工程が厳しい場合でも実施可能となる。

(第3実施形態)
図14(a)〜(f)は第3実施形態を示すもので、以下第1実施形態と異なる部分について説明する。この実施形態では、第1実施形態において図4に示した第1上層膜パターン5を形成する際において、カット領域CUA0の周囲でリソグラフィの特性、または、第1上層膜パターン5の加工に起因して平面パターンが変形したパターン5yが形成される場合の例を示すものである。

図14(a)は、図4(a)に示した工程に相当する図の一例である。第1上層膜パターン5を形成する際に、ラインアンドスペースのパターンの繰り返しが途切れるカット領域CUA0に対応する領域において、リソグラフィの特性、または、加工に起因してその両脇に位置する第1上層膜パターン5が広くなる幅広パターン5yとして形成されている場合がある。したがって、第1実施形態で示したカット領域CUA0よりもやや狭いカット領域CUA1となっている。

以下、図14(a)に示した第1上層膜パターン5すなわち、カットパターン5xおよび幅広パターン5yを有する平面パターンに基いて第1実施形態と同様の工程を進める場合の形状について説明する。

図14(b)に示すように、第1上層膜パターン5をスリミング処理して第2上層膜パターン5aとし、その両側壁部に第1側壁膜6を形成する。このとき、カット領域CUA1に面するカットパターン5xに対して両側壁部から連結した状態にループ第1側壁膜6xが形成されている。また、カット領域CUA1に面する幅広パターン5yは、スリミングされた状態において幅広の部分が残存するので、幅広パターン5yのカット領域CUA1側に面する側壁部には湾曲部6yを有する第1側壁膜6が形成される。

この後、図14(c)に示すように、第2上層膜パターン5aを選択的に除去し、下層膜4を加工するためのマスクとして形成される。続いて、図14(d)に示すように、第2上層膜パターン5aをマスクとして下層膜4をエッチング加工し、第1下層膜パターンを形成し、さらに、その第1下層膜パターンをスリミング処理して第2下層膜パターン4aを形成する。この状態において、ループ第1側壁膜6xにより加工された部分にはループパターン4xが形成されている。また、第1側壁膜6の湾曲部6y部分をマスクとして下層膜4が加工された部分には、同様の形状が転写され第2下層膜パターン4aには湾曲部4yが形成されている。

続いて、図14(e)に示すように、第2下層膜パターン4aの両側面部に第2側壁膜7を形成する。この状態において、ループ第2下層膜パターン4xの両側壁には外側と内側のそれぞれに両側壁部から連結した状態にループ第2側壁膜7xa、7xbが形成されている。また、カット領域CUA1においては、第2下層膜パターン4aの湾曲部4y部分の両側壁に、同様の形状が転写された第2側壁膜7に湾曲部7ya、7ybが形成されている。

この後、前述と同様にして第2側壁膜7をマスクとして用いて層間絶縁膜3のエッチング加工を行い、層間絶縁膜3の上面に所定深さの凹部3aを形成する。この状態において、凹部3aは第2側壁膜7が形成されていない部分に形成されるので、図10(a)に示したのと同様に、カット領域CUA1には、第2側壁膜7のループ第2側壁膜7xa、7xbと異なる領域すなわち外側ループ凹部3xaおよび内側の1本のカットパターン凹部3xbが形成されている。また、カット領域CUA1の広い部分も連結凹部3xcとして形成されている。さらに、カット領域CUA1に面した第2側壁膜7の湾曲部7ya、7ybにより湾曲した湾曲凹部が形成されている。

次に、図14(f)に示すように、上記のようにして形成した層間絶縁膜3の凹部3aに銅による配線パターン8としてダマシン法により埋め込み形成する。形成工程は、前述同様で、銅の配線用膜を成膜し、凹部3a内の銅の配線用膜を残し、層間絶縁膜3上の銅の配線膜をCMP法による研磨処理で除去する。

配線パターン8は、層間絶縁膜3の凹部3a内に形成されるので、図14(f)のカット領域CUA1には、ループ配線パターン8xaと、カット配線パターン8xbが形成されている。また、広い領域である連結凹部3xcにも結合配線パターン8xcが形成され、2本の配線パターン8を連結した状態に形成されている。さらに、第2側壁膜7の湾曲部7ya、7ybにより湾曲した状態で形成された凹部内には、湾曲配線パターン8ya、8ybが形成されている。

この後、上記の配線パターン8を形成した状態で、前述同様にして上面にカット領域形成用のレジスト膜9を形成し、カット領域CUA0に対応する部分にカット領域CUAの開口9aをパターニングする。続いて、レジスト9の開口9a部分に露出している配線パターン8のループ配線パターン8xa、カット配線パターン8xbおよび結合配線パターン8xcを除去する。これにより、隣接する3本の配線パターン8がカット領域CUAにおいてカットされた状態に形成される。この場合、3本の配線パターン8の内、中央の配線パターン8がビット線BLoまたはBLeとされ、その両側の配線パターン8がダミー線DMLとなる。

このような第3実施形態によっても、第1実施形態と同様の作用効果を得ることができる。また、リソグラフィ技術により第1上層膜パターン5の形成時に、カットパターン5aを形成した際にカット領域CUA1に面する部分に湾曲したパターンが発生する場合があり、この場合には、この実施形態を利用してパターン形成をしていることがパターン上で認識できるようになる。なお、図14(f)に示すような配線パターンが、第1実施形態の芯材パターン5(第1上層膜パターン5)を用いて側壁転写技術を2回用いた時に形成される独特な形状である。

(第4実施形態)
図15〜図22は第4実施形態を示すものであり、以下、第1実施形態と異なる部分について説明する。この実施形態においては、ダマシン法による銅の配線パターンを形成するのではなく、層間絶縁膜3上にあらかじめタングステン膜、または、アルミニウム膜などのパターニング可能な配線用導電膜を形成し、これを加工して配線パターンを形成するものである。なお、この実施形態の場合には、第1実施形態で示した配線パターン8とは反転した部分に配線パターンが形成されるところが異なる。

図15(a)、(b)は、図4(a)、(b)に相当する図である。図15(b)に示すように、シリコン基板2上に、層間絶縁膜3を形成し、その上面に配線パターン形成用の導電膜11を形成している。導電膜11は、例えばアルミニウム膜あるいはアルミニウムを含む金属膜あるいは導電性を有する材料からなり、エッチング加工によりパターニングが可能な膜として形成される。

そして、導電膜11の上面に、配線パターン形成用の下層膜4および第1上層膜パターン5を形成した状態を示している。下層膜4は、導電膜11とは異なる材料で形成され、選択的にエッチング加工が可能に設けられている。また、第1上層膜パターン5の上層膜は、下層膜4に対して選択的にエッチング加工が可能な材料が用いられる。

図15(a)では、第1上層膜パターン5は、ビット線形性方向に形成されたラインアンドスペースパターンと、その1本にカット領域CUAを形成する部分に対応して切断したカットパターン5xとを有する。カットパターン5xによりこの部分にカット領域CUA0が形成される。図15(b)は、図15(a)中A−A線で示す部分の断面を模式的に示している。なお、以下の図16〜図22においては、各分図(b)は、図15(a)と同様の部分で切断した断面を示している(図示省略)。

次に、図16(a)、(b)に示すように、第1上層膜パターン5の幅寸法W0を約半分の幅寸法W1(=W0/2)となるようにスリミング処理を実施して第2上層膜パターン5aを形成する。この後、第2上層膜パターン5aの両側壁部に膜厚がW1の第1側壁膜6を形成する。第1側壁膜6は、下層膜4、第2上層膜パターン5aとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。第1側壁膜6の形成は、第1実施形態と同様にして行うことができる。

この状態において、第1側壁膜6は第2上層膜パターン5aを囲むように形成されるので、図5(a)のカット領域CUA0には、第2上層膜パターン5aがカットされた部分を包囲するように第1側壁膜6が形成され、ループ状につながったループ第1側壁膜6xが形成されている。

次に、図17(a)、(b)に示すように、第2上層膜パターン5aを選択的に除去して下層膜4上に第1側壁膜6を残したパターンに形成する。これにより、下層膜4上に幅寸法W1の第1側壁膜6が間隔W1で並んだ状態に形成される。

次に、図18(a)、(b)に示すように、第1側壁膜6を用いて下層膜4をエッチング加工して第1下層膜パターンを形成する。この後、第1側壁膜6を除去し、さらにスリミング処理を行うことで幅寸法W2(=W1/2=W0/4)の第2下層膜パターン4aを形成する。

次に、図19(a)、(b)に示すように、第2下層膜パターン4aの両側壁に幅寸法W2の第2側壁膜7を形成する。これにより、第2下層膜パターン4a、第2側壁膜7はそれぞれ幅寸法W2で形成され、第2側壁膜7の間の幅寸法もW2となる。第2側壁膜7は、例えば導電膜11、第2下層膜パターン4aとは異なる材料で、選択的にエッチングが可能な材料が選ばれる。第2側壁膜7は、第1実施形態と同様にして形成することができる。

この状態において、第2側壁膜7は第2下層膜パターン4aを囲むように形成されるので、図19(a)のカット領域CUA0には、第2下層膜パターン4aのカットパターン4x部分に沿うように第2側壁膜7が形成され、ループ状につながった外側のループ第2側壁膜7xa、内側のループ第2側壁膜7xbが形成されている。

次に、図20(a)、(b)に示すように、第2下層膜パターン4aを選択的に除去して層間絶縁膜3上に第2側壁膜7を残したパターンに形成する。これにより、導電膜11上に幅寸法W2の第1側壁膜6が間隔W2で並んだ状態に形成される。

続いて、図21(a)、(b)に示すように、第2側壁膜7をマスクとして用いて導電膜11のエッチング加工を行い、配線パターン11aを形成する。この状態において、配線パターン11aは、第2側壁膜7が形成されていた部分の下部に残存するように形成されるので、図21(a)のカット領域CUA0には、第2側壁膜7のループ第2側壁膜7xa、7xbと同じパターンでループ配線パターン11xaおよび11xbが形成されている。また、カット領域CUA0の広い部分では、導電膜11が除去されるので、層間絶縁膜3の上面が露出した状態となる。

次に、図22(a)、(b)に示すように、上記のようにして形成した配線パターン11aを形成した状態で、その上面にカット領域形成用のレジスト膜9を形成し、フォトリソグラフィ技術により、前述同様にしてカット領域CUA0に対応する部分にカット領域CUAの開口9aをパターニングする。

続いて、レジスト9の開口9a部分に露出している配線パターン11aのループ配線パターン11xa、11xbを除去する。これにより、隣接する4本の配線パターン11aがカット領域CUAにおいてカットされた状態に形成される。この場合、4本の配線パターン11aの内、中央の2本の配線パターン11aのいずれかがビット線BLoまたはBLeとされ、残りの配線パターン11aがダミー線DMLとなる。また、Y方向と交差するX方向に延びるループ配線パターン11xaおよび11xbの少なくとも一部を切断すれば良い。その結果、X方向における合わせマージンを大きくすることができる。

なお、このような4本の配線パターン11aを切断するカット領域CUAは、配線パターン11aを3本ずらした位置で、且つ配線パターン11aの延びる方向にずらした位置に順次形成される。これにより、図3に示した構成のビット線フックアップ回路HUの配線パターンに対して、ダミー線DMLが1本多い構成となるが、第1実施形態と同様に最小限の本数をカットする構成で形成することができる。

このような第4実施形態によれば、側壁転写技術を2回用いて層間絶縁膜3上に形成した導電膜11を配線パターン11aに加工する場合に、ビット線フックアップ回路HUにおけるカット領域CUAとして、配線パターン8を隣接する4本を切断する構成とすることができ、省スペース化を図ることができる。

なお、上記実施形態では、導電膜11を、第2側壁膜7をマスクとして加工することによって配線パターン11aを形成するようにしたが、第2側壁膜7のパターンを反転させたパターンを形成してマスクにすることもできる。この場合には、第1実施形態におけるダマシン法で形成した配線パターン8と同様の配線パターンを形成することができる。また、これによって配線パターンを3本のカットするカット領域CUAを形成することができる。

(レイアウトの変形例)
図23および図24は、第1実施形態における図3に示したレイアウトと異なるパターンのレイアウト例を示している。例えば、ビット線フックアップ回路HUのトランジスタQ1、Q2部分のレイアウトは図23に示すようなレイアウトでも可能である。各トランジスタQ1、Q2に対応する素子形成領域Saおよびゲート電極QGに対して、上層に層間絶縁膜が形成されている。

層間絶縁膜にはトランジスタQ1、Q2のゲート電極QGの上部を横切るように多数(例えば32本)の配線が配置されている。各ビット線BLo、BLeの間に電気的にフローティング状態で配置されるダミー線DMLが少なくとも3本配置されている。各ビット線BLo、BLe間にダミー線DMLが配置されることにより、ビット線BLoとビット線BLe間の絶縁耐圧を向上させている。トランジスタQ1のソース/ドレイン領域には、ビット線BLoおよびデータラッチ回路DLへ引き出される配線ToDLがそれぞれコンタクトCQを介して接続されている。トランジスタQ2のソース/ドレイン領域には、ビット線BLeおよびデータラッチ回路DLへ引き出される配線ToDLがそれぞれコンタクトCQを介して接続されている。

トランジスタQ1に接続されるビット線BLoは、それぞれ両側に位置するダミー線DMLを含んで3本ずつをまとめて切断したカット領域CUA1を有する。ビット線BLoは、この3本の中央の配線である。ここで、カット領域CUA1でカットされた先(データラッチ回路DL側)の配線のうち1本を配線ToDLとして使用する。図23では、3本の配線のうち左側を配線ToDLとして使用している。その結果、カット領域CUA1において、ビット線BLoと配線ToDLの距離を大きくすることができ、配線間ショートを防止することができる。

同様に、トランジスタQ2に接続されるビット線BLeは、それぞれ両側に位置するダミー線DMLを含んで3本ずつをまとめて切断したカット領域CUA2を有する。ビット線BLoは、この3本の中央の配線である。ここで、カット領域CUA2でカットされた先(データラッチ回路DL側)の配線のうち1本を配線ToDLとして使用する。図23では、3本の配線のうち左側を配線ToDLとして使用している。その結果、カット領域CUA2において、ビット線BLoと配線ToDLの距離を大きくすることができ、配線間ショートを防止することができる。

なお、ビット線BLeとトランジスタQ1に接続された配線ToDLとの距離が短くなるが問題は生じにくい。ビット線BLeとトランジスタQ1に接続された配線ToDL間の電圧が大きくなるのは、消去動作の時である。

このようなレイアウトは、第1実施形態の図4に示したように、芯材パターン5を1本おきに斜めにカットすることにより形成することができる。すなわち、カット領域CUA1とカット領域CUA2は、配線の延びる方向と交差する方向においてダミー線DML2を1つ挟み、且つ、配線の方向にずれた位置に配置されている。また、ビット線BLoとビット線BLeの間のダミー線DMLの数を少なくすることができるため、回路面積を小さくすることができる。

また、ビット線フックアップ回路HUのトランジスタQ1、Q2部分のレイアウトは図24に示すようなレイアウトでも可能である。図24の適用例では、カット領域CUA1でカットされた先(データラッチ回路DL側)の配線のうち1本を配線ToDLとして使用するが、3本の配線のうち中央を配線ToDLとして使用している。同様に、ここで、カット領域CUA2でカットされた先(データラッチ回路DL側)の配線のうち1本を配線ToDLとして使用するが、3本の配線のうち中央を配線ToDLとして使用している。その結果、ビット線BLeとトランジスタQ1に接続された配線ToDLとの距離を大きくすることができる。

(他の実施形態)
上記実施形態で説明したもの以外に次のような変形をすることができる。
各パターンの幅寸法について、W0、W1、W2の関係を設定する例を示したが、これらの幅寸法の関係は厳格に規定されるものではなく、おおよその関係を示す設定とすることもできるし、これらと異なる関係に設定することもできる。

側壁転写技術を2回利用して配線パターンを形成する場合の例として示しているが、3回以上利用する場合にも適用することが可能であり、その場合でも、省スペース化の効果を得ることができる。
NAND型のフラッシュメモリ装置1に適用したが、ラインアンドスペースの配線パターンを有する構成で、複数本の配線をカットする領域を設ける構成の半導体装置全般に適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

以下は、本実施形態に含まれる半導体装置およびその製造方法を示すものである。
(1)絶縁膜上に形成した導体膜に対して側壁転写技術を2回用いてラインアンドスペースの配線パターンを形成する半導体装置であって、
前記配線パターンは、複数本の配線のうちの隣接する4本を一組として切断されたカット領域を有することを特徴とする半導体装置。

(2)上記(1)に記載の半導体装置において、
前記配線パターンは、前記カット領域から前記配線が3本分ずれた位置で且つ配線の方向にずれた位置に別の前記カット領域が配置されていることを特徴とする半導体装置。

(3)上記(1)または(2)に記載の半導体装置において、
前記配線パターンは、前記カットパターンで切断された4本の配線のうち内側の2本のうちの1本の配線がトランジスタに接続され、残りの3本の配線が固定電位に接続されない状態とされていることを特徴とする半導体装置。

(4)半導体基板上に形成された絶縁膜上に導電膜、下層膜および上層膜を形成する工程と、
前記上層膜をリソグラフィ技術により加工してラインアンドスペースパターンで且つ所定のラインの一部を切断してカットパターンを設けた第1上層膜パターンを形成する工程と、
前記第1上層膜パターンをスリミング処理して第2上層膜パターンを形成した後に、前記第2上層膜パターンの側壁部に第1側壁膜を形成する工程と、
前記第1側壁膜を形成した後に、前記第1上層膜パターンを選択的に除去する工程と、
前記第1側壁膜をマスクとして前記下層膜をエッチング加工して第1下層膜パターンを形成する工程と、
前記第1下層膜パターンをスリミング処理して第2下層膜パターンを形成した後に、前記第2下層膜パターンの側壁部に第2側壁膜を形成する工程と、
前記第2側壁膜を形成した後に、前記第2下層膜パターンを選択的に除去してマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記導電膜を加工して配線パターンを形成する工程と、
前記配線パターンの前記カットパターンに対応する部分のループ状に形成されたパターンを切断加工する工程と
を備えたことを特徴とする半導体装置の製造方法。

図面中、1はNAND型フラッシュメモリ装置、2はシリコン基板(半導体基板)、3は層間絶縁膜、4は下層膜、4aは第2下層膜パターン、5は第1上層膜パターン(芯材パターン)、5aは第2上層膜パターン、6は第1側壁膜、7は第2側壁膜、8は配線パターン、11は導電膜、11aは配線パターン、CUAはカット領域を示す。

Claims (5)

  1. 絶縁膜上に側壁転写技術を2回用いて形成される凹部に埋め込まれるラインアンドスペースの配線パターンを有する半導体装置であって、
    前記配線パターンは、複数本の配線のうちの隣接する3本を一組として切断されたカット領域を有することを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    別の前記カット領域は、配線の方向と交差する方向において前記カット領域から前記配線を1本挟んだ位置で、且つ、配線の方向にずれた位置に配置されていることを特徴とする半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記配線パターンは、前記カットパターンで切断された3本の配線のうち中央の配線がトランジスタに接続され、両側の2本の配線が固定電位に接続されない状態とされていることを特徴とする半導体装置。
  4. 半導体基板上に形成された絶縁膜上に下層膜および上層膜を形成する工程と、
    前記上層膜をリソグラフィ技術により加工してラインアンドスペースパターンで且つ所定のラインの一部を切断してカットパターンを設けた第1上層膜パターンを形成する工程と、
    前記第1上層膜パターンをスリミング処理して第2上層膜パターンを形成した後に、前記第2上層膜パターンの側壁部に第1側壁膜を形成する工程と、
    前記第1側壁膜を形成した後に、前記第1上層膜パターンを選択的に除去する工程と、
    前記第1側壁膜をマスクとして前記下層膜をエッチング加工して第1下層膜パターンを形成する工程と、
    前記第1下層膜パターンをスリミング処理して第2下層膜パターンを形成した後に、前記第2下層膜パターンの側壁部に第2側壁膜を形成する工程と、
    前記第2側壁膜を形成した後に、前記第2下層膜パターンを選択的に除去してマスクパターンを形成する工程と、
    前記マスクパターンをマスクとして前記絶縁膜に所定深さの溝パターンを形成する工程と、
    前記溝パターンに導電性膜を埋め込んで配線パターンを形成する工程と、
    前記配線パターンの前記カットパターンに対応する部分のループ状に形成されたパターンを切断加工する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  5. 請求項4に記載の半導体装置の製造方法において、
    前記第1上層膜パターンを形成する工程では、
    前記上層膜をリソグラフィ技術により加工して第1幅のラインアンドスペースパターンに形成する工程と、
    前記ラインアンドスペースパターンを形成した後、前記ラインアンドスペースパターンの所定のラインの一部を切断して前記カットパターンを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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