CN107968047A - 一种sadp页缓冲器切断方法及结构 - Google Patents

一种sadp页缓冲器切断方法及结构 Download PDF

Info

Publication number
CN107968047A
CN107968047A CN201711183484.8A CN201711183484A CN107968047A CN 107968047 A CN107968047 A CN 107968047A CN 201711183484 A CN201711183484 A CN 201711183484A CN 107968047 A CN107968047 A CN 107968047A
Authority
CN
China
Prior art keywords
sadp
double exposure
distance piece
hard mask
mandrels
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711183484.8A
Other languages
English (en)
Inventor
范鲁明
华子群
李碧峰
曹清晨
冯耀斌
夏志良
霍宗亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201711183484.8A priority Critical patent/CN107968047A/zh
Publication of CN107968047A publication Critical patent/CN107968047A/zh
Priority to CN201880005356.0A priority patent/CN110100302B/zh
Priority to PCT/CN2018/111834 priority patent/WO2019100899A1/en
Priority to TW107138803A priority patent/TWI697103B/zh
Priority to US16/183,174 priority patent/US10727056B2/en
Priority to US16/909,510 priority patent/US11251043B2/en
Priority to US17/572,870 priority patent/US20220130671A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及一种SADP页缓冲器切断方法及结构，所述方法包括如下步骤：步骤一，使用光学邻近校正模具覆盖页缓冲器的两根芯轴并进行曝光，从而切断上述两根芯轴；步骤二，使用绝缘层包裹上述页缓冲器的所有芯轴，并使用双重曝光硬掩模及间隔件覆盖上述所有芯轴，沿所述双重曝光硬掩模及间隔件刻蚀所述芯轴，去除所述绝缘层；步骤三，对步骤二的所有芯轴进行二次曝光，并在上述双重曝光硬掩模及间隔件的空隙填充导电材料，以形成M2层。本发明通过新的M2双重曝光硬掩模间隔件切断方法，最终实现了三条M2线的切断，并且提高了工艺可控制性，提高了工序余量。

Description

一种SADP页缓冲器切断方法及结构
技术领域
本发明涉及一种SADP页缓冲器切断方法及结构，涉及3D NAND存储器制造技术领域。
背景技术
双图案化是在半导体制造中开发用于光刻以增强部件密度的技术。在通常所实施的光刻中，对半导体晶圆的表面施加光刻胶，然后在光刻胶中限定图案。图案化的光刻胶中的图案在光刻掩模中进行限定并用作透明部分或者不透明部分。在双图案化中，对单层实施两次光刻工艺以克服光学紧邻效应，该效应可能导致两个部件彼此融合，进而导致短路。
自对准双图案化(self-aligned double patterning，“SADP”)是设计用于减少对单层进行显影所需要的光刻步骤的数量的半导体工艺。SADP采用形成硬掩模间隔件来创建在光刻掩模中未形成的其他图案。蚀刻出通过间隔件创建的图案并对其进行填充，从而在不使用额外的光刻掩模的情况下在半导体衬底中创建其他图案。
如图1所示，为3D NAND存储器制造过程中，整个页缓冲器(Page Buffer)区域结构示意图。图2为SADP技术中使用硬掩模间隔件的过程示意图，其中的斜线部分即为硬掩模间隔件。图3为硬掩模间隔件的使用方法示意图，此处硬掩模间隔件1用于切断M2层2，其中M2层用于连接字线(Bit Line，BL)，其中M2层用于切断后进行本地低压寻址。由于目前布线设计中硬掩模间隔件1的边缘没有虚构区，因此硬掩模间隔件1仅仅切断3条M2层。然而，由于关键尺寸间距(Space Critical Dimension)仅为19nm，因此工艺控制会非常困难。
如图4所示，为正常的理想情况下，硬掩模间隔件1切断三条M2层2的情况示意图。然而，实际生产过程中，由于关键尺寸间距非常小并且考虑工艺误差，M2层的切断过程中往往会出现过切断(如图5所示，实线部分为实际情况，4条M2层被切断)或者部分未切断(如图6所示，实线部分为实际情况，仅仅完全切断两条M2层，有一条M2层部分未切断)的情况。其中，过切断会使得某些M2层无法连通字线，而部分未切断的M2层则会使得高低压差变低从而影响器件性能。
因此，为了避免上述两种不理想情况的出现，提高硬掩模间隔件的工艺可控性，需要进一步改进切断方法设计。
发明内容
本发明的目的是改变M2双重曝光硬掩模间隔件的芯轴布局，首先切断两条M2线，然后结合新剪切方式，最终实现切断3条M2线。使用本发明的方法，工艺窗口可以从9.5nm提高到29nm，从而有利于进行工艺控制。
根据本发明的一个方面，提供了一种SADP页缓冲器切断方法，包含以下步骤：
步骤一，使用光学邻近校正模具覆盖页缓冲器的两根芯轴并进行曝光，从而切断上述两根芯轴；
步骤二，使用绝缘层包裹上述页缓冲器的所有芯轴，并使用双重曝光硬掩模及间隔件覆盖上述所有芯轴，沿所述双重曝光硬掩模及间隔件刻蚀所述芯轴，去除所述绝缘层；
步骤三，对步骤二的所有芯轴进行二次曝光，并在上述双重曝光硬掩模间隔件的空隙填充导电材料，以形成M2层。
优选的，所述M2层中有三条M2线是断开的。
优选的，所述双重曝光硬掩模间隔件包括：氧化硅、氮化硅、氮氧化硅、它们的组合或它们的多层。
优选的，所述空隙填充导电材料是通过物理汽相沉积(PVD)、原子层沉积(ALD)、化学汽相沉积(CVD)。
优选的，所述导电材料为金属或掺杂硅。
更优选的，所述方法进一步包括：对晶圆进行平坦化使得填充后的结构位于与图案化的结构基本相同的高度。
更优选的，所述金属是以下金属中的一种：钨、钴、铜、铝。
优选的，所述双重曝光硬掩模的纵条数量为所述芯轴数量的两倍，对应所述两条断开的芯轴的四条双重曝光硬掩模的纵条也是断开的，并且所述四条双重曝光硬掩模的纵条的断开处对应所述两条断开的芯轴的断开处，并且所述四条双重曝光硬掩模的纵条的断开处具有两个横条，所述间隔件横跨所述四条双重曝光硬掩模的中间两纵条的断开处，并在两头分别部分覆盖所述四条双重曝光硬掩模中间的两个纵条的空隙。
更优选的，所述间隔件的宽度小于等于所述中间两纵条及所述中间两纵条之间的空隙宽度之和，但是应大于所述中间两纵条之间的空隙宽度。
另外，本发明还提供了一种3D-NAND存储器，其包括根据上述的方法制作的SADP页缓冲器切断结构。
本发明通过新的M2双重曝光硬掩模间隔件切断方法，最终实现了三条M2线的切断，并且提高了工艺可控制性，提高了工序余量。并且本发明的方法中依然可以使用现有技术中加比选单元(ACS，add-compare-select)制作过程中的方法，即使用光学邻近校正(Optical Proximity Correction，OPC)模具来进行覆盖。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是页缓冲器区域结构示意图；
图2是SADP技术中使用硬掩模间隔件的过程示意图；
图3是硬掩模间隔件的使用方法示意图；
图4是理想情况下硬掩模间隔件切断三条字线的情况示意图；
图5是可能发生的M2层过切断情况示意图；
图6是可能发生的M2层部分未切断情况示意图；
图7是本发明的SADP页缓冲器切断方法步骤一示意图；
图8是本发明的SADP页缓冲器切断方法步骤二示意图；
图9是本发明的SADP页缓冲器切断方法步骤三示意图。
具体实施方式
下文将参照附图更充分地描述本发明的实施例，本发明的优选实施例在附图中示出。然而，本发明可以以不同的方式实施，而不应被解释为仅限于此处所述的实施例。在整个说明书中相同的附图标记始终指代相同的元件。
应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语用于使一个元件区别于另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的范围。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任意及所有组合。
应当理解，当称一个元件在另一元件“上”、“连接到”或“耦合到”另一元件时，它可以直接在另一元件上或者连接到或耦合到另一元件，或者还可以存在插入的元件。相反，当称一个元件“直接在”另一元件上或者“直接连接到”或“直接耦合到”另一元件时，不存在插入的元件。其他的用于描述元件之间关系的词语应当以类似的方式解释(例如，“在...之间”相对于“直接在...之间”、“相邻”相对于“直接相邻”等)。这里当称一个元件在另一元件上时，它可以在另一元件上或下，直接耦合到另一元件，或者可以存在插入的元件，或者元件可以通过空隙或间隙分隔开。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应当理解，术语“包括”、“包括”、“包括”和/或“包括”，当在此处使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他的特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
在自对准双图案化(“SADP”)加工期间，用于单层的光刻掩模仅包括层(例如层M1、M2、M3等)中待被图案化的导电(例如金属)迹线的一部分。通过露出沉积在半导体衬底上方的光刻胶对这些导电迹线或导线进行图案化。形成间隔层以覆盖包括图案化部件的半导体晶圆。在一些实施例中，间隔层包括氧化硅、氮化硅、氮氧化硅、它们的组合或它们的多层，但这仅是几种可能性。
对间隔层实施蚀刻步骤，从而在图案化的部件上保留侧壁间隔件。在侧壁间隔件之间沉积材料以填充侧壁间隔件之间的空隙。在一些实施例中，所沉积的用于填充侧壁间隔件之间的空隙的材料是通过物理汽相沉积(“PVD”)、原子层沉积(“ALD”)、化学汽相沉积(“CVD”)或另一沉积工艺沉积的导电材料，诸如金属或掺杂硅。对晶圆进行平坦化使得填充后的结构位于与图案化的结构基本相同的高度。
注意到，在SADP加工期间导线之间的间距是固定的，从而不会导致低压操作(例如，芯器件)的任何问题。然而，对于较高的电压应用，例如输入/输出(“I/O”)设备和/或模拟块(诸如USB/SD3.0)，固定的金属间距由于金属布局的紧密接近性对一些器件会产生不足的击穿电压(VBD)。
所公开的系统和方法利用这些SADP加工技术来生产能够处理高电压差(例如，0-3.3伏特)的半导体器件。通过使用浮置金属线来实现改进的处理较高电压的能力，该浮置金属线有时被称为“维和金属(peacekeeper metal)”或“维和结构(peacekeeperstructure)”。所谓的维和金属或维和结构增加了相邻的网(net)之间的间距，从而可以使彼此的电势改变高达包括且超过3.3伏特。在一些实施例中，切割维和金属以提供在一对网之间所设置的浮置金属或导线。
ACS单元是Viterbi、Turbo和log-MAP解码器的核心元件。ACS连接在它们之间的方式是由特定代码的网格图定义的。ACS运算是诸如Viterbi和log-MAP的这类基于网格的解码算法的瓶颈算术运算。这些算法可广泛地用于卷积、Turbo和LDPC码的解码。Viterbi和log-MAP算法以这样一种方式组织，如果将这些算法实现在硬件中，则每个ACS运算出现在相应的Viterbi和/或log-MAP算法实现的关键路径上。该ACS运算确定解码器的算法深度和对应的最大工作频率。
具体的，本发明的方法步骤如下：
步骤S1，如图7所示，使用光学邻近校正模具(未图示)覆盖页缓冲器的两根芯轴11并进行曝光，从而切断上述两根芯轴。
步骤S2，如图8所示，使用绝缘层包裹上述页缓冲器的所有芯轴，并使用双重曝光硬掩模12及间隔件13覆盖上述所有芯轴，沿所述双重曝光硬掩模12及间隔件13刻蚀所述芯轴11，去除所述绝缘层。
本发明的重点在于所述双重曝光硬掩模12及间隔件13的结构，如图8所示，所述双重曝光硬掩模12的纵条数量为所述芯轴11数量的两倍，对应所述两条断开的芯轴的四条双重曝光硬掩模12的纵条也是断开的，并且所述四条双重曝光硬掩模12的纵条的断开处对应所述两条断开的芯轴11的断开处，并且所述四条双重曝光硬掩模12的纵条的断开处具有两个横条，所述间隔件13横跨所述四条双重曝光硬掩模12的中间两纵条的断开处，并在两头分别部分覆盖所述四条双重曝光硬掩模12中间的两个纵条的空隙。所述间隔件13的宽度小于等于所述中间两纵条及所述中间两纵条之间的空隙宽度之和，但是应大于所述中间两纵条之间的空隙宽度。
在一些实施例中，双重曝光硬掩模间隔件包括氧化硅、氮化硅、氮氧化硅、它们的组合或它们的多层，但这仅是几种可能性。
步骤S3，如图9所示，对步骤S2的芯轴进行二次曝光，并在上述双重曝光硬掩模间隔件的空隙填充导电材料14，以形成M2层。所述M2层中有三条M2线是断开的。
向间隔件13之间沉积材料以填充间隔件13之间的空隙。在一些实施例中，所沉积的用于填充间隔件13之间的空隙的材料是通过物理汽相沉积(“PVD”)、原子层沉积(“ALD”)、化学汽相沉积(“CVD”)或另一沉积工艺沉积的导电材料，诸如金属或掺杂硅。所述金属是以下金属中的一种：钨、钴、铜、铝。对晶圆进行平坦化使得填充后的结构位于与图案化的结构基本相同的高度。
通过上述方法，工艺窗口从9.5nm提高到29nm，从而能够更好的进行工艺控制。
综上所述，本发明通过改变M2双重曝光硬掩模间隔件的芯轴布局，首先切断两条M2线，然后结合新剪切方式，最终实现切断3条M2线。使用本发明的方法，工艺窗口可以从9.5nm提高到29nm，从而有利于进行工艺控制。
可以至少部分地以方法和用于实践那些方法的装置的形式来实现所公开的系统和方法。还可以至少部分地以在诸如软盘、CD-ROM、DVD-ROM、蓝光盘、硬盘驱动器、USB快闪驱动器或任何其他机器可读存储介质的有形介质中所实现的程序代码的形式来实现所公开的系统和方法，其中，当程序代码被上传到诸如计算机的机器中并由该机器执行时，该机器变为用于实践本发明的装置。还可以至少部分地以程序代码的形式实现所公开的系统和方法，例如存储在存储介质中、上传到机器中和/或由机器执行的程序代码，还是通过一些传输介质(诸如通过电气布线或电缆布线、通过光纤或者经由电磁辐射)进行传输的程序代码，其中，当程序代码被上传到诸如计算机的机器中并由该机器执行时，该机器变为用于实践该方法的装置。当在通用处理器上实施程序代码段时，该程序代码段与处理器结合以提供与专用逻辑电路类似地进行操作的独特器件。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种SADP页缓冲器切断方法，其特征是，包含以下步骤：
步骤一，使用光学邻近校正模具覆盖页缓冲器的两根芯轴并进行曝光，从而切断上述两根芯轴；
步骤二，使用绝缘层包裹上述页缓冲器的所有芯轴，并使用双重曝光硬掩模及间隔件覆盖上述所有芯轴，沿所述双重曝光硬掩模及间隔件刻蚀所述芯轴，去除所述绝缘层；
步骤三，对步骤二的所有芯轴进行二次曝光，并在上述双重曝光硬掩模间隔件的空隙填充导电材料，以形成M2层。
2.根据权利要求1所述的一种SADP页缓冲器切断方法，其特征是：
所述M2层中有三条M2线是断开的。
3.根据权利要求1所述的一种SADP页缓冲器切断方法，其特征是：
所述双重曝光硬掩模间隔件包括：氧化硅、氮化硅、氮氧化硅、它们的组合或它们的多层。
4.根据权利要求1所述的一种SADP页缓冲器切断方法，其特征是：
所述空隙填充导电材料是通过物理汽相沉积(PVD)、原子层沉积(ALD)、化学汽相沉积(CVD)。
5.根据权利要求1所述的一种SADP页缓冲器切断方法，其特征是：
所述导电材料为金属或掺杂硅。
6.根据权利要求5所述的一种SADP页缓冲器切断方法，其特征是：
所述方法进一步包括：对晶圆进行平坦化使得填充后的结构位于与图案化的结构基本相同的高度。
7.根据权利要求5所述的一种SADP页缓冲器切断方法，其特征是：
所述金属是以下金属中的一种：钨、钴、铜、铝。
8.根据权利要求1所述的一种SADP页缓冲器切断方法，其特征是：
所述双重曝光硬掩模的纵条数量为所述芯轴数量的两倍，对应所述两条断开的芯轴的四条双重曝光硬掩模的纵条也是断开的，并且所述四条双重曝光硬掩模的纵条的断开处对应所述两条断开的芯轴的断开处，并且所述四条双重曝光硬掩模的纵条的断开处具有两个横条，所述间隔件横跨所述四条双重曝光硬掩模的中间两纵条的断开处，并在两头分别部分覆盖所述四条双重曝光硬掩模中间的两个纵条的空隙。
9.根据权利要求8所述的一种SADP页缓冲器切断方法，其特征是：
所述间隔件的宽度小于等于所述中间两纵条及所述中间两纵条之间的空隙宽度之和，但是应大于所述中间两纵条之间的空隙宽度。
10.一种3D-NAND存储器，其包括根据权利要求1-9任意一项所述的方法制作的SADP页缓冲器切断结构。
CN201711183484.8A 2017-11-23 2017-11-23 一种sadp页缓冲器切断方法及结构 Pending CN107968047A (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201711183484.8A CN107968047A (zh) 2017-11-23 2017-11-23 一种sadp页缓冲器切断方法及结构
CN201880005356.0A CN110100302B (zh) 2017-11-23 2018-10-25 用于使用自对准双图案化来切割密集线图案的方法和结构
PCT/CN2018/111834 WO2019100899A1 (en) 2017-11-23 2018-10-25 Method and structure for cutting dense line patterns using self-aligned double patterning
TW107138803A TWI697103B (zh) 2017-11-23 2018-11-01 使用自對準雙圖案化以切割密集線圖案的方法及結構
US16/183,174 US10727056B2 (en) 2017-11-23 2018-11-07 Method and structure for cutting dense line patterns using self-aligned double patterning
US16/909,510 US11251043B2 (en) 2017-11-23 2020-06-23 Method and structure for cutting dense line patterns using self-aligned double patterning
US17/572,870 US20220130671A1 (en) 2017-11-23 2022-01-11 Method and structure for cutting dense line patterns using self-aligned double patterning

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711183484.8A CN107968047A (zh) 2017-11-23 2017-11-23 一种sadp页缓冲器切断方法及结构

Publications (1)

Publication Number Publication Date
CN107968047A true CN107968047A (zh) 2018-04-27

Family

ID=62001605

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201711183484.8A Pending CN107968047A (zh) 2017-11-23 2017-11-23 一种sadp页缓冲器切断方法及结构
CN201880005356.0A Active CN110100302B (zh) 2017-11-23 2018-10-25 用于使用自对准双图案化来切割密集线图案的方法和结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201880005356.0A Active CN110100302B (zh) 2017-11-23 2018-10-25 用于使用自对准双图案化来切割密集线图案的方法和结构

Country Status (4)

Country Link
US (2) US11251043B2 (zh)
CN (2) CN107968047A (zh)
TW (1) TWI697103B (zh)
WO (1) WO2019100899A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707088A (zh) * 2019-09-03 2020-01-17 长江存储科技有限责任公司 一种三维存储器件及其制作方法
CN112151498A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 一种互连线的形成方法
WO2022160644A1 (zh) * 2021-01-29 2022-08-04 长鑫存储技术有限公司 集成电路结构的形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11676821B2 (en) 2019-10-29 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning
DE102020123934A1 (de) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtete doppelstrukturierung
US11189527B2 (en) 2020-03-23 2021-11-30 International Business Machines Corporation Self-aligned top vias over metal lines formed by a damascene process
TWI767844B (zh) * 2021-09-29 2022-06-11 華邦電子股份有限公司 半導體結構及其形成方法
US20230138978A1 (en) * 2021-11-01 2023-05-04 International Business Machines Corporation Structure and method to pattern pitch lines

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740580A (zh) * 2008-11-17 2010-06-16 三星电子株式会社 半导体器件及半导体器件的布图方法
CN104022021A (zh) * 2013-03-01 2014-09-03 华邦电子股份有限公司 图案化的方法及存储器元件的形成方法
WO2016134954A1 (en) * 2015-02-23 2016-09-01 Asml Netherlands B.V. Device manufacturing method and patterning devices for use in device manufacturing method
US9472447B1 (en) * 2015-12-17 2016-10-18 International Business Machines Corporation Confined eptaxial growth for continued pitch scaling
US20170243818A1 (en) * 2016-02-22 2017-08-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
JP5132098B2 (ja) * 2006-07-18 2013-01-30 株式会社東芝 半導体装置
KR101692407B1 (ko) * 2010-08-19 2017-01-04 삼성전자주식회사 라인 패턴 구조물의 형성 방법
US8637982B2 (en) * 2012-04-18 2014-01-28 Sandisk Technologies Inc. Split loop cut pattern for spacer process
JP2014229694A (ja) * 2013-05-21 2014-12-08 株式会社東芝 半導体装置およびその製造方法
CN103474339B (zh) * 2013-09-22 2016-01-06 上海华力微电子有限公司 制作高均匀度栅极线条的方法
US9406511B2 (en) 2014-07-10 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
KR102142795B1 (ko) * 2016-02-02 2020-09-14 도쿄엘렉트론가부시키가이샤 선택적 증착을 이용한 금속 및 비아의 자기 정렬
US9741615B1 (en) * 2016-08-22 2017-08-22 Globalfoundries Inc. Contacts for a fin-type field-effect transistor
US9818875B1 (en) * 2016-10-17 2017-11-14 International Business Machines Corporation Approach to minimization of strain loss in strained fin field effect transistors
US10727056B2 (en) 2017-11-23 2020-07-28 Yangtze Memory Technologies Co., Ltd. Method and structure for cutting dense line patterns using self-aligned double patterning

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740580A (zh) * 2008-11-17 2010-06-16 三星电子株式会社 半导体器件及半导体器件的布图方法
CN104022021A (zh) * 2013-03-01 2014-09-03 华邦电子股份有限公司 图案化的方法及存储器元件的形成方法
WO2016134954A1 (en) * 2015-02-23 2016-09-01 Asml Netherlands B.V. Device manufacturing method and patterning devices for use in device manufacturing method
US9472447B1 (en) * 2015-12-17 2016-10-18 International Business Machines Corporation Confined eptaxial growth for continued pitch scaling
US20170243818A1 (en) * 2016-02-22 2017-08-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151498A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 一种互连线的形成方法
CN112151498B (zh) * 2019-06-28 2023-03-24 中芯国际集成电路制造(上海)有限公司 一种互连线的形成方法
CN110707088A (zh) * 2019-09-03 2020-01-17 长江存储科技有限责任公司 一种三维存储器件及其制作方法
CN110707088B (zh) * 2019-09-03 2022-10-11 长江存储科技有限责任公司 一种三维存储器件及其制作方法
WO2022160644A1 (zh) * 2021-01-29 2022-08-04 长鑫存储技术有限公司 集成电路结构的形成方法

Also Published As

Publication number Publication date
US20220130671A1 (en) 2022-04-28
CN110100302A (zh) 2019-08-06
US20200321215A1 (en) 2020-10-08
US11251043B2 (en) 2022-02-15
CN110100302B (zh) 2020-11-17
TWI697103B (zh) 2020-06-21
WO2019100899A1 (en) 2019-05-31
TW201937707A (zh) 2019-09-16

Similar Documents

Publication Publication Date Title
CN107968047A (zh) 一种sadp页缓冲器切断方法及结构
CN103380484B (zh) 用以间隔件双图案微影的自我对准与非闪存选择栅字线
US9026973B2 (en) System and method for arbitrary metal spacing for self-aligned double patterning
TWI581053B (zh) 用於遮罩感知佈線之方法及裝置
KR101508368B1 (ko) 패터닝 방법 및 메모리 장치를 형성하는 방법
CN101764122B (zh) 具有窄导线图案的半导体装置及其形成方法
US7859111B2 (en) Computer implemented method for designing a semiconductor device, an automated design system and a semiconductor device
CN111128864A (zh) 设计布局的方法
TWI528202B (zh) 用於經修改單元構造以及所產生元件的方法與設備
US8296705B2 (en) Code tiling scheme for deep-submicron ROM compilers
TWI579965B (zh) 用於輔助金屬繞線的方法及設備
TW201730799A (zh) 用於修改界定電路組件之標準單元布局之電腦實施系統及方法
CN107004680A (zh) 具有捆扎式触点的FinFET SRAM
US10262099B2 (en) Methodology for model-based self-aligned via awareness in optical proximity correction
TWI774681B (zh) 在自對準多重圖案化中用於穿孔冗餘金屬之系統及方法
JP2009031460A (ja) マスクパターンの作成方法、作成装置及び露光用マスク
US20240096789A1 (en) Modified fuse structure and method of use
KR100429112B1 (ko) 반도체 장치, 그 설계 방법 및 설계 장치
US20170365675A1 (en) Dummy pattern arrangement and method of arranging dummy patterns
US9673051B1 (en) High density patterned material on integrated circuits
CN104050311B (zh) 用于自对准双图案化的任意金属间隔的系统和方法
TWI357143B (en) Power mesh management method utilized in an integr
KR102344709B1 (ko) 2차원 비아 필러 구조물들
US11977614B2 (en) Circuit design watermarking
CN220172123U (zh) 集成电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180427