CN101740580A - 半导体器件及半导体器件的布图方法 - Google Patents

半导体器件及半导体器件的布图方法 Download PDF

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Abstract

本发明提供了一种半导体器件及半导体器件的布图方法。所提供的半导体器件包括：多个位线图案；多个焊盘图案，分别连接到多个位线图案；以及至少一个接触，形成在多个焊盘图案的每一个上，其中多个焊盘图案的节距大于多个位线图案的节距。位线图案可以采用双图案化技术(DPT)形成。

Description

半导体器件及半导体器件的布图方法
技术领域
本发明涉及一种半导体器件及半导体器件的布图方法(layout method)，更具体地，本发明涉及位线图案和页缓冲图案(page buffer patterns)可彼此连接的半导体器件及半导体器件的布图方法，其中页缓冲图案具有与位线图案不同的节距(pitch)。
背景技术
NAND闪存器件包括存储单元阵列区域和页缓冲区域。就此而言，将属于存储单元阵列区域的位线图案与属于页缓冲区域的页缓冲图案连接是很重要的。
发明内容
本发明提供一种半导体器件及半导体器件的布图方法，在该半导体器件中，位线图案和具有不同于位线图案的节距的页缓冲图案可以彼此连接。
根据本发明的一个方面，所提供的半导体器件包括：多个位线图案；多个焊盘图案，分别连接到多个位线图案；以及至少一个接触，形成在多个焊盘图案中的每个上，其中多个焊盘图案的节距大于多个位线图案的节距。位线图案可以采用双图案化技术(double patterning technology，DPT)形成。
多个位线图案和多个焊盘图案可以形成在半导体器件的存储单元阵列区域中。多个位线图案的长度可以彼此不同。多个焊盘图案中的一些可以分别连接到长度彼此不同的多个位线图案中的一些的端部，并且其余焊盘图案可以分别连接到长度彼此不同的其余位线图案的其它端部。
半导体器件还可以包括多个页缓冲图案，其经由接触分别连接到多个位线图案或多个焊盘图案，其中多个页缓冲图案的节距大于多个位线图案的节距。页缓冲图案与位线图案可以形成在不同的层上。
根据本发明的另一个方面，所提供的半导体器件包括：多个位线图案；以及多个页缓冲图案，分别连接到多个位线图案，其中多个位线图案连接到页缓冲区域中的多个页缓冲图案，并且多个页缓冲图案的节距大于多个位线图案的节距。
多个页缓冲图案与多个位线图案可以形成在相同的层上。
根据本发明的另一个方面，所提供的半导体器件的布图方法包括：在第一层上形成多个位线图案；在第一层上形成多个焊盘图案，其中多个焊盘图案分别连接到多个位线图案的端部；在第二层上形成多个页缓冲图案，该第二层形成得比第一层高；在第二层上形成多个连接图案，其中多个连接图案分别连接到多个焊盘图案；以及形成至少一个接触，该至少一个接触将第一层上的多个焊盘图案与第二层上的多个连接图案垂直连接，其中多个焊盘图案的节距大于多个位线图案的节距。
根据本发明的另一个方面，所提供的半导体器件的布图方法包括：在第一层上形成多个位线图案；以及在第一层上形成多个页缓冲图案，其中在页缓冲区域中，多个页缓冲图案分别连接到多个位线图案，其中多个页缓冲图案中的一些分别连接到多个位线图案中的一些的端部，并且其余页缓冲图案分别连接到其余位线图案的其它端部，多个页缓冲图案的节距大于多个位线图案的节距。
附图说明
从以下结合附图的详细描述，本发明的示范性实施例将被更清楚地理解，附图中：
图1是根据本发明实施例的半导体器件的示意图；
图2是根据本发明另一个实施例的半导体器件的示意图；
图3是示出根据本发明实施例的半导体器件的布图的示意图；以及
图4是示出根据本发明另一个实施例的半导体器件的布图的示意图。
具体实施方式
参照示出了本发明示范性实施例的附图，以获得对本发明构思、优点以及实施本发明构思而实现的目标的充分理解。
在下文，将通过参照附图说明本发明的示范性实施例来详细描述本发明的构思。
图1是根据本发明实施例的半导体器件的示意图。
参照图1，主阵列(main array)110设置在页缓冲区域PBHV1至PBLV8与页缓冲区域PBHV9至PBLV16之间。页缓冲区域PBHV1至PBLV8依次设置在主阵列110的一侧，页缓冲区域PBHV9至PBLV16依次设置在主阵列110的另一侧。页缓冲区域PBHV1至PBHV16对应于高电压，页缓冲区域PBLV1至PBLV16对应于低电压。多个位线图案形成在主阵列110上。
图2是根据本发明另一个实施例的半导体器件的示意图。
参照图2，页缓冲区域PBHV1至PBHV16以及PBLV1至PBLV16设置在主阵列210的两侧。如图2所示的页缓冲区域PBHV1至PBHV16和PBLV1至PBLV16的设置与如图1所示的设置不同。
在图2中，奇数页缓冲区域PBHV1至PBHV15和PBLV1至PBLV15依次设置在主阵列210的一侧，偶数页缓冲区域PBHV2至PBHV16和PBLV2至PBLV16依次设置在主阵列210的另一侧。
图3是示出根据本发明实施例的半导体器件的布图的示意图。
参照图3，根据本发明实施例的半导体器件包括主阵列310、第一页缓冲器330和第二页缓冲器340。主阵列310可以属于存储单元阵列区域，第一页缓冲器330和第二页缓冲器340可以属于页缓冲区域。
多个位线图案BLP1和BLP2以及多个焊盘图案PADP1和PADP2形成在主阵列310所属的存储单元阵列区域上。多个焊盘图案PADP1和PADP2分别连接到多个位线图案BLP1和BLP2。
在半导体的制造中，位线图案BLP1和BLP2可以采用双图案化技术(DPT)形成。在此情况下，可以减小位线图案BLP1和BLP2的节距。参照图3，位线图案BLP1和BLP2的节距为2F。同时，焊盘图案PADP1和PADP2的节距大于位线图案BLP1和BLP2的节距。
参照图3，位线图案BLP1和BLP2的长度彼此不同。就此而言，当诸如PADP1和PADP2的焊盘图案分别连接到位线图案BLP1的两端以及位线图案BLP2的两端时，位线图案BLP1连接到焊盘图案PADP1的位置与位线图案BLP2连接到焊盘图案PADP2的位置不同。因此，在存储单元阵列区域中，位线图案BLP1和BLP2可以连接到具有不同于位线图案BLP1和BLP2的节距的焊盘图案PADP1和PADP2。
至少一个接触MC1和MC2可以分别形成在焊盘图案PADP1和PADP2上。接触MC1和MC2可以由金属接触形成，并可以采用其它各种材料形成。形成接触MC1和MC2以连接形成在彼此不同层上的图案。接触MC1和MC2垂直贯穿以得到预定的空间，从而在减小接触MC1和MC2的面积上存在限制。因此，难以在位线图案BLP1和BLP2上直接形成接触MC1和MC2(考虑到，由于采用DPT形成位线图案BLP1和BLP2，所以其节距很小)。为了解决这个问题，位线图案BLP1和BLP2分别连接到焊盘图案PADP1和PADP2，接触MC1和MC2分别形成在焊盘图案PADP1和PADP2上。
焊盘图案PADP1经由接触MC1连接到连接图案CONP1，焊盘图案PADP2经由接触MC2连接到连接图案CONP2。在第一页缓冲器330和第二页缓冲器340所属的页缓冲区域中，连接图案CONP1和CONP2分别连接到页缓冲图案PBP1和PBP2。连接图案CONP1和CONP2以及页缓冲图案PBP1和PBP2可以形成在这样的层上，该层高于或低于形成位线图案BLP1和BLP2以及焊盘图案PADP1和PADP2的层。
如上所述，位线图案BLP1和BLP2可以采用DPT形成；然而，难以采用DPT形成页缓冲图案PBP1和PBP2。因此，当采用DPT形成位线图案BLP1和BLP2时，其节距减小。从而，页缓冲图案PBP1和PBP2的节距大于位线图案BLP1和BLP2的节距。参照图3，页缓冲图案PBP1和PBP2的节距为4F(与图3所示的位线图案BLP1和BLP2的节距(2F)相比)。
此外，连接图案CONP1和CONP2连接到页缓冲图案PBP1和PBP2，从而连接图案CONP1和CONP2的节距可以与页缓冲图案PBP1和PBP2的节距相同。
图4是示出根据本发明另一个实施例的半导体器件的布图的示意图。
参照图4，根据本实施例的半导体器件包括主阵列410、第一页缓冲器430、第二页缓冲器440、第三页缓冲器450和第四页缓冲器460。主阵列410可以属于存储单元阵列区域，第一页缓冲器430、第二页缓冲器440、第三页缓冲器450和第四页缓冲器460可以属于页缓冲区域。
多个位线图案BLP1至BLP6形成在主阵列410上。多个页缓冲图案PBP1至PBP6形成在页缓冲区域中。
位线图案BLP1至BLP6分别连接到页缓冲区域中的页缓冲图案PBP1至PBP6。例如，位线图案BLP1和BLP2可以分别连接到第一页缓冲器430所属的页缓冲区域中的页缓冲图案PBP1和PBP2，位线图案BLP3和BLP4可以分别连接到第三页缓冲器450所属的页缓冲区域中的页缓冲图案PBP3和PBP4。此外，在第一页缓冲器430和第三页缓冲器450所属的页缓冲区域中的页缓冲图案PBP1至PBP6可以连接到第二页缓冲器440和第四页缓冲器460所属的页缓冲区域中的页缓冲图案PBP7和PBP8。
页缓冲图案PBP1至PBP8的节距大于位线图案BLP1至BLP6的节距。参照图4，页缓冲图案PBP1至PBP8的节距为4F，位线图案BLP1至BLP6的节距为2F。此外，如图4所示，页缓冲图案PBP1至PBP8的宽度可以为3F，页缓冲图案PBP1至PBP8中任意两个之间的距离可以为1F。
页缓冲图案PBP1至PBP8可以与位线图案BLP1至BLP6形成在相同的层上(在图3中，页缓冲图案与位线图案形成在不同的层上)。
现在，将参照图3描述根据本发明实施例的半导体器件的布图方法。
多个位线图案BLP1和BLP2形成在第一层上。位线图案BLP1和BLP2可以采用DPT形成。
接下来，多个焊盘图案PADP1和PADP2形成在第一层上，并分别连接到位线图案BLP1的端部和位线图案BLP2的端部。焊盘图案PADP1和PADP2的节距(例如，4F)可以大于位线图案BLP1和BLP2的节距(例如，2F)。位线图案BLP1和BLP2以及焊盘图案PADP1和PADP2形成在半导体器件的存储单元阵列区域中。诸如PADP1的焊盘图案连接到位线图案BLP1的两端，诸如PADP2的焊盘图案连接到位线图案BLP2的两端。
随后，多个页缓冲图案PBP1和PBP2形成在第二层上，该第二层形成得比第一层高。然后，连接到焊盘图案PADP1和PADP2的多个连接图案CONP1和CONP2形成在第二层上。连接图案CONP1和CONP2的节距可以大于位线图案BLP1和BLP2的节距，并且可以与页缓冲图案PBP1和PBP2的节距相同。
最后，形成至少一个接触MC1以将第一层上的焊盘图案PADP1与第二层上的连接图案CONP1垂直连接，以及形成至少一个接触MC2以将第一层上的焊盘图案PADP2与第二层上的连接图案CONP2垂直连接。
现在将参照图4描述根据本发明另一个实施例的半导体器件的布图方法。
多个位线图案BLP1至BLP6形成在第一层上。然后，多个页缓冲图案PBP1至PBP8形成在第一层上，页缓冲图案PBP1至PBP6分别连接到位线图案BLP1至BLP6。页缓冲图案PBP3和PBP4分别连接到第三页缓冲器450所属的页缓冲区域中的位线图案BLP3和BLP4，页缓冲图案PBP1、PBP2、PBP5和PBP6分别连接到第一页缓冲器430所属的页缓冲区域中的位线图案BLP1、BLP2、BLP5和BLP6。页缓冲图案PBP1至PBP8的节距大于位线图案BLP1至BLP6的节距。
如上所述，在根据本发明的半导体器件中，位线图案和具有不同于位线图案的节距的页缓冲线可以彼此连接。
尽管已经参照本发明的示范性实施例具体示出并描述了本发明，但是应当理解，可以在形式和细节上做出各种变化而不背离权利要求书的精神和范围。
本申请要求于2008年11月17日提交的韩国专利申请No.10-2008-0114030的优先权，其公开内容在此全文引作参考。

Claims (18)

1.一种半导体器件，包括：
多个位线图案；
多个焊盘图案，分别连接到所述多个位线图案；以及
至少一个接触，形成在所述多个焊盘图案中的每个上，
其中所述多个焊盘图案的节距大于所述多个位线图案的节距。
2.根据权利要求1所述的半导体器件，其中所述多个位线图案和所述多个焊盘图案形成在所述半导体器件的存储单元阵列区域中。
3.根据权利要求1所述的半导体器件，其中所述多个位线图案的长度彼此不同，所述多个焊盘图案中的一些分别连接到长度彼此不同的所述多个位线图案中一些的端部，并且其余的焊盘图案分别连接到长度彼此不同的其余位线图案的其它端部。
4.根据权利要求1所述的半导体器件，还包括多个页缓冲图案，所述多个页缓冲图案分别经由所述接触连接到所述多个位线图案或所述多个焊盘图案，其中所述多个页缓冲图案的节距大于所述多个位线图案的节距。
5.根据权利要求4所述的半导体器件，其中所述多个焊盘图案与所述多个位线图案形成在相同的层上，并且所述多个页缓冲图案与所述多个位线图案形成在不同的层上。
6.根据权利要求5所述的半导体器件，还包括连接图案，所述连接图案与所述多个页缓冲图案形成在相同的层上，其中所述连接图案分别连接到所述多个页缓冲图案，并经由所述接触分别连接到所述多个焊盘图案。
7.根据权利要求6所述的半导体器件，其中所述连接图案的节距大于所述多个位线图案的节距，并与所述多个页缓冲图案的节距相同。
8.根据权利要求1所述的半导体器件，其中所述多个位线图案采用双图案化技术形成。
9.根据权利要求1所述的半导体器件，其中所述接触由金属接触形成。
10.一种半导体器件，包括：
多个位线图案；以及
多个页缓冲图案，分别连接到所述多个位线图案，
其中所述多个位线图案连接到页缓冲区域中的所述多个页缓冲图案，并且所述多个页缓冲图案的节距大于所述多个位线图案的节距。
11.根据权利要求10所述的半导体器件，其中所述多个页缓冲图案与所述多个位线图案形成在相同的层上。
12.根据权利要求10所述的半导体器件，所述多个页缓冲图案中的一些分别连接到所述多个位线图案中的一些的端部，并且其余的页缓冲图案分别连接到其余位线图案的其它端部。
13.一种半导体器件的布图方法，所述方法包括：
在第一层上形成多个位线图案；
在所述第一层上形成多个焊盘图案，其中所述多个焊盘图案分别连接到所述多个位线图案的端部。
在第二层上形成多个页缓冲图案，所述第二层形成得比所述第一层高；
在所述第二层上形成多个连接图案，其中所述多个连接图案分别连接到所述多个焊盘图案；并且
形成至少一个接触，所述至少一个接触将所述第一层上的所述多个焊盘图案与所述第二层上的所述多个连接图案垂直连接，
其中所述多个焊盘图案的节距大于所述多个位线图案的节距。
14.根据权利要求13所述的布图方法，其中所述多个位线图案和所述多个焊盘图案形成在所述半导体器件的存储单元阵列区域中。
15.根据权利要求13所述的布图方法，其中所述多个焊盘图案中的一些分别连接到长度彼此不同的所述多个位线图案中的一些的端部，并且其余的焊盘图案分别连接到长度彼此不同的其余位线图案的其它端部。
16.根据权利要求13所述的布图方法，其中所述多个连接图案的节距大于所述多个位线图案的节距，并与所述多个页缓冲图案的节距相同。
17.根据权利要求13所述的布图方法，其中所述多个位线图案采用双图案化技术形成。
18.一种半导体器件的布图方法，该方法包括：
在第一层上形成多个位线图案；以及
在所述第一层上形成多个页缓冲图案，其中在页缓冲区域中，所述多个页缓冲图案分别连接到所述多个位线图案，
其中所述多个页缓冲图案中的一些分别连接到所述多个位线图案中的一些的端部，并且其余的页缓冲图案分别连接到其余位线图案的其它端部，所述多个页缓冲图案的节距大于所述多个位线图案的节距。
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