KR20130083369A - 메모리 셀의 금속층 내부에서의 워드선 및 파워 콘덕터 레이아웃 - Google Patents
메모리 셀의 금속층 내부에서의 워드선 및 파워 콘덕터 레이아웃 Download PDFInfo
- Publication number
- KR20130083369A KR20130083369A KR1020120142498A KR20120142498A KR20130083369A KR 20130083369 A KR20130083369 A KR 20130083369A KR 1020120142498 A KR1020120142498 A KR 1020120142498A KR 20120142498 A KR20120142498 A KR 20120142498A KR 20130083369 A KR20130083369 A KR 20130083369A
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- power
- word line
- memory cell
- line sections
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 97
- 239000004020 conductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000004590 computer program Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 79
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 230000002250 progressing effect Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
메모리 셀(6)은, 연속된 워드선들(12)과, 이 워드선들에 평행하게 진행하는 복수의 분리된 파워 라인 섹션들(14)로 이루어진 파워 콘덕터들을 포함하는 M3 금속층을 구비한다. 분리된 파워 라인 섹션들 사이의 간극들은 파워 라인 섹션들 그 자체보다 크기가 더 크다. 파워 라인 섹션들은 워드선들의 양측에 엇갈린 배치로 배치된다.
Description
본 발명은, 메모리 셀 레이아웃 분야에 관한 것이다. 특히, 본 발명은, 메모리 셀의 금속층 내부의 워드선 및 파워 콘덕터의 레이아웃에 관한 것이다.
다수의 금속층들을 포함하는 메모리 셀을 제공하는 것이 알려져 있다. 프로세스 외형(geometrics)이 20nm와 같이 축소함에 따라, 더 큰 프로세스 외형에서 마주치지 않았던 다양한 문제가 발생한다. 한가지 예로는, 최소의 비아 간격에 대한 제약을 들 수 있다. 이것을 해소하는 한가지 방법은, M1 및 M2 층으로 워드선들을 이동하는 것이다. 그러나, 이와 같은 접근방법의 문제는, 워드선과 관련된 더 큰 RC 값을 발생하고 이것이 메모리 액세스와 메모리 사이클 시간을 늦춘다는 것이다. 더구나, 워드선을 버퍼링할 필요가 있는 경우에는, 메모리 라인의 RC의 증가가 소비전력과 메모리 영역을 증가시키게 된다.
일면에 따르면, 본 발명은, 1개 이상의 비트의 데이터를 기억하는 메모리 셀로서, 상기 메모리 비트 셀은,
기판과,
상기 기판 위에 배치되고, 상기 기판 위에 근접하여 배치된 제 1 금속층과, 상기 제 1 금속층 위에 근접하여 배치된 제 2 금속층과, 상기 제 2 금속층 위에 배치된 1개 이상의 추가 금속층들을 적어도 포함하는 일련의 금속층들을 구비하고,
상기 1개 이상의 추가 금속층들은 서브젝트(subject) 금속층을 포함하고, 상기 서브젝트 금속층은,
상기 메모리 셀에 대한 액세스를 제어하는 워드선 신호를 전달하도록 구성되고, 상기 메모리 비트 셀을 가로질러 연속적으로 뻗는 워드선과,
상기 메모리 셀에 전력을 공급하도록 구성되고, 상기 워드선에서 이격되며 상기 워드선에 평행한 라인을 따라 배치된 복수의 분리된 파워 라인 섹션들을 갖는 전력 공급 콘덕터들을 구비하는, 메모리 셀을 제공한다.
본 발명의 기술은, 메모리 셀을 이루는 M3 또는 그것보다 더 높은 차수의 금속층들 내부에 워드선들을 이용한다. 더구나, 워드선들을 포함하고 파워 그리드(power grid)의 일부를 구성하는 층 내부의 파워 콘덕터들의 수를 줄여, 워드선과 파워 콘덕터들 사이의 용량 결합을 감소시킨다. 더구나, 분리된 파워 라인 섹션들 사이의 간극(interstitial gap)들은 이들 간극들에 인접한 영역에서 워드선들이 폭이 넓어지게 허용함으로써, 워드선들의 저항을 줄인다. 종합적인 효과는, 워드선들과 관련된 RC 값을 줄여, 메모리 셀의 동작 속도를 증가시키고 메모리 셀에 의해 소모되는 전력을 감소시킨다.
메모리 셀과 관련된 워드선 또는 워드선들과 파워 콘덕터들을 포함하는 서브젝트 금속층은 제 3 금속층이거나 더 높은 차수의 금속층에 위치해도 된다. 서브젝트 금속층이 제 3 금속층인 경우에, 본 기술의 메모리 셀을 사용하는 집적회로 내부의 전체적인 라우팅 과밀(routing congestion)을 줄일 수 있다.
일반적으로, 집적회로 및 메모리셀과 관련된 전형적인 제조기술에 따라 메모리 셀이 다수의 다른 층들로 구성되어도 된다는 것은 자명하다. 이들 층 중에서 일부만이 금속층이다.
상기 일련의 금속층들은, 서브젝트 금속층에 근접하고, 워드선과 복수의 분리된 파워 라인 섹션들에 수직하게 배치된 복수의 연속된 파워 라인들을 포함하는 추가 금속층을 구비해도 된다. 각각의 파워 라인 섹션들은 추가 금속층 내부의 복수의 연속된 파워 라인들에 전기 접속되어도 된다. 따라서, 추가 금속층은 서브젝트 금속층의 파워 콘덕터들에 파워 그리드 급전(feeding)의 일부를 제공한다.
이와 관련하여, 메모리 셀의 전체 높이를 줄이고, 본 기술에 따른 메모리 셀을 사용하는 집적회로 내부에서 기타의 라우팅 목적을 위해 더 고차 레벨의 금속층을 개방하기 위해, 상기 추가 금속층이 제 4 금속층이어도 된다.
라인을 따라 배치된 분리된 파워 라인 섹션들은 간극들에 의해 분리되고, 복수의 분리된 워드선들에 인접하는 것보다 간극들에 더 인접하는 분리된 파워 라인 섹션들의 라인에 수직한 폭을 갖도록 워드선이 형성되어도 된다. 이와 같이 간극들에 인접한 워드선들의 폭의 확장은 설계에 의해 이루어져도 되고, 또는 본 기술을 사용하는 메모리 셀 설계 레이아웃에 근거하여 메모리 셀을 제조하는 마스크들을 생성하는 마스크 생성 도구에 의해 자동으로 행해져도 된다.
파워 콘덕터들 내부의 간극들이 분리된 파워 라인 섹션들보다 길 때, 워드선과 관련된 RC 값의 감소가 증진될 수 있다.
일부 실시예에서는, 전술한 발명에 따른 복수의 메모리 셀을 구비하는 메모리가 파워 라인 섹션들의 복수의 라인과 인터리브된 복수의 워드선을 포함한다. 이와 관련하여, 주어진 워드선의 제 1 측에 인접한 파워 라인 섹션들이 상기 주어진 워드선의 제 2 측에 인접한 파워 라인 섹션들 사이의 간극들의 반대측에 배치되도록, 복수의 파워 라인 섹션들이 배치된다. 이에 따르면, 분리된 파워 라인 섹션들의 설치가 워드선의 양측에서 엇갈리게 되어, 워드선의 폭의 확장과 이와 관련된 워드선의 저항 감소를 용이하게 한다.
메모리 셀은 2×2 어레이의 비트 셀을 구비하고, 각 비트 셀이 1개의 데이터 비트를 기억해도 된다. 이와 같은 구성은, 인터리브된 배치된 제 2 금속층과 제 3 금속층 사이에 뻗는 비아들의 설치를 용이하게 함으로써, 상기 비아들 중에서 3개 이상의 가장 근접한 이웃하는 것들 사이에서 뻗는 라인의 교번하는 측면들로부터 비아들이 오프셋되고 또한 이 교번하는 측면들에 비아들이 배치되어도 된다.
또 다른 면에 따르면, 본 발명은, 1개 이상의 비트의 데이터를 기억하는 메모리 셀을 제조하는 방법으로서,
기판을 형성하는 단계와,
상기 기판 위에 배치되고, 상기 기판 위에 근접하여 배치된 제 1 금속층과, 상기 제 1 금속층 위에 근접하여 배치된 제 2 금속층과, 상기 제 2 금속층 위에 배치된 1개 이상의 추가 금속층들을 적어도 포함하는 일련의 금속층들을 형성하는 단계를 포함하고,
상기 1개 이상의 추가 금속층들은 서브젝트 금속층을 포함하고, 상기 서브젝트 금속층은,
상기 메모리 셀에 대한 액세스를 제어하는 워드선 신호를 전달하도록 구성되고, 상기 메모리 비트 셀을 가로질러 연속적으로 뻗는 워드선과,
상기 메모리 셀에 전력을 공급하도록 구성되고, 상기 워드선에서 이격되며 상기 워드선에 평행한 라인을 따라 배치된 복수의 분리된 파워 라인 섹션들을 갖는 전력 공급 콘덕터들을 구비하는, 메모리 셀 제조방법을 제공한다.
또 다른 면에 따르면, 본 발명은, 위에서 설명한 메모리 셀을 제조하기 위한 1개 이상의 마스크를 생성하도록 범용 컴퓨터에 의해 실행된, 전자 설계 자동화 도구 등의 컴퓨터 프로그램을 제어하기 위해 비일시적인 컴퓨터 판독가능한 형태로 기억된 셀 라이브러리를 제공한다.
본 발명의 상기한 목적, 특징 및 이점은 첨부도면을 참조하여 주어지는 이하의 실시예의 상세한 설명으로부터 명확해질 것이다.
도 1은 메모리 셀들의 어레이를 포함하는 집적회로를 개략적으로 나타낸 것이다.
도 2는 연속된 파워 라인 콘덕터들과 연속된 워드선을 구비한 금속층을 개략적으로 나타낸 것이다.
도 3은 M3층 내부에 연속된 워드선들과 분리된 파워라인 섹션들을 사용하는 M3 및 M4 금속층을 개략적으로 나타낸 것이다.
도 4는 메모리 셀 내부의 M1층을 개략적으로 나타낸 것이다.
도 5는 메모리 셀 내부의 M3층을 개략적으로 나타낸 것이다.
도 6은 메모리 셀 내부의 M2층, Via23 및 M3층을 개략적으로 나타낸 것이다.
도 7은 합성된 레이아웃과 이에 대응하는 제조 마스크를 생성하기 위해 셀 라이브러리와 컴퓨터 소프트웨어를 이용하는 메모리 셀들을 구비한 집적회로 제조과정을 개략적으로 나타낸 것이다.
도 2는 연속된 파워 라인 콘덕터들과 연속된 워드선을 구비한 금속층을 개략적으로 나타낸 것이다.
도 3은 M3층 내부에 연속된 워드선들과 분리된 파워라인 섹션들을 사용하는 M3 및 M4 금속층을 개략적으로 나타낸 것이다.
도 4는 메모리 셀 내부의 M1층을 개략적으로 나타낸 것이다.
도 5는 메모리 셀 내부의 M3층을 개략적으로 나타낸 것이다.
도 6은 메모리 셀 내부의 M2층, Via23 및 M3층을 개략적으로 나타낸 것이다.
도 7은 합성된 레이아웃과 이에 대응하는 제조 마스크를 생성하기 위해 셀 라이브러리와 컴퓨터 소프트웨어를 이용하는 메모리 셀들을 구비한 집적회로 제조과정을 개략적으로 나타낸 것이다.
도 1은 메모리 셀들의 어레이(4)를 구비한 집적회로(2)를 나타낸 것이다. 메모리 셀들의 행 내부의 각각의 메모리 셀(6)은 어레이를 가로질러 진행하는 워드선 WL에 접속된다. 워드선 WL에 수직하게 진행하는 비트선들 BL을 사용하여, 메모리 셀들(6)에서 비트값들을 판독하고 메모리 셀들(6)에 값을 기록한다. 이때, 실용상, 어레이는, 고용량의 메모리를 제공하는데 필요한 다수의 메모리 셀들을 포함하는 2차원 어레이이다.
도 2는 메모리 셀들(6) 내부의 종래의 금속층을 나타낸 것이다. 이 금속층은, 메모리 셀들을 가로질러 진행하는 연속된 워드선들(8)과, 워드선들(8)에 평행하고 마찬가지로 메모리 셀들을 가로질러 진행하는 연속된 파워 콘덕터들(10)을 구비한다. 이와 같은 접근방식의 문제점은, 워드선들에 대해 높은 RC값과 메모리 셀들의 느린 동작을 일으키는, 워드선들(8)과 파워 콘덕터들(10) 사이의 비교적 높은 용량 결합이다.
도 3은 본 발명의 기술의 한가지 예시적인 실시예에 따른 메모리 셀 내부의 M3 및 M4 금속층들을 개략적으로 나타낸 것이다. 실선으로 도시된 형상은 M3 층 내부에 형성된다. 점선으로 나타낸 형상들은 M4 금속층 내부에 형성된다. M3 금속층은 메모리 셀을 가로질러 진행하는 연속된 워드선들(12)을 포함한다. 워드선들(12)에 평행하고, 그리고 동일한 M3층 내부에, 복수의 분리된 파워 라인 섹션들(14)이 배치된다. 이들 파워 라인 섹션들(14) 각각은 워드선들(12)과 평행한 파워 라인 위에 놓인다. 각각의 파워 라인 섹션들(14) 사이에는 간극들이 배치된다. 이들 간극은 파워 라인 섹션들 그 자체보다 크다. 복수의 파워 라인 섹션들(14)은 워드선들(12)과 인터리브된다. 파워 라인 섹션(14)은 서로에 대해 엇갈린 배치로 배치되어, 워드선(12)의 일측에 근접한 파워 라인 섹션(14)이 이 워드선(12)의 다른 측에 있는 간극과 반대측에 놓인다.
M4 금속층은 M3 금속층 위에 놓인다. M4 금속층은, 워드선들(12)과 파워 라인 섹션들(14) 모두에 수직한 방향으로 진행하는 연속된 파워 라인들(16)을 포함한다. 연속된 파워 라인들(61)은 층간 접점들(18)을 사용하여 그들의 아래에 놓인 M3 금속층 내부의 파워 라인 섹션들(14)에 접속된다.
도 3에서, M3 층의 파워 콘덕터들 내부의 간극들은, 워드선들 주위에 추가적인 공간을 제공하며, 파워 라인 섹션들(14)과 워드선들(12) 사이의 용량 결합을 줄이는 역할을 한다는 것을 알 수 있다.
도 4, 도 5 및 도 6은 본 기술의 한가지 예시적인 실시예에 따라 형성된 메모리 셀 내부의 서로 다른 층들을 개략적으로 나타낸 것이다. 도 4는 이와 같은 메모리 셀 내부의 M1 금속층을 개략적으로 나타낸 것이다. 이와 같은 M1 금속층 내부에는 워드선들이 존재하지 않는다는 것을 알 수 있다. 도 5는 M3 금속층을 나타낸 것으로, 이것은 워드선들(12)과 파워 라인 섹션들(14)을 구비한다. 도 5에 도시된 것과 같이, 파워 라인 섹션들(14) 사이의 간극들의 반대측에서 워드선들(12)의 폭이 증가된다. 이와 같은 구성은, 워드선들(12)의 평균 폭을 증가시켜 그들의 저항을 감소시키는 효과를 갖는다.
도 6은 단일 데이터 비트를 각각 기억하는 비트 셀들의 2×2 어레이를 포함하는 메모리 셀 내부의 M2 금속층, Via23층(M2 금속층과 M3 금속층 사이에 뻗는 비아들) 및 M3 금속층을 나타낸 것이다. 워드선들을 M3 금속층 내부로 이동하여 비아 간격 제약이 충족된다. M3 층 내부의 파워 라인들의 수를 줄여 워드선들과 관련된 RC 값을 감소시킴으로써, 워드선들의 동작의 저하를 방지한다.
Via23층의 비아들(30)은, 가장 근접한 이웃하는 비아들 사이에서 뻗는 라인(32)의 교번하는 측면들로부터 횡방향으로 오프셋되고 또한 이 교번하는 측면들에 배치된다. 이와 같은 구성은 (특히 22nm 및 그 미만의 프로세서 외형에서) 최소 비아 간격 제약에 부합하는데 도움이 되도록 비아-비아 간격을 증가시키도록 돕는다. 메모리 셀 내부의 인접하는 비아들(30)을 둘러싸는 박스(34) 내부에 비아들(30)을 효과적으로 인터리브하는 것이 도시되어 있다.
도 7은, 범용 컴퓨터에 의해 실행된 전자 설계 자동화 도구(20)에 대한 1개의 입력으로서의 역할을 하는 비일시적 컴퓨터 판독가능한 매체(예를 들면, 콤팩트 디스크 또는 HDD 파일)의 형태를 갖는 셀 라이브러리(18)를 개략적으로 나타낸 것이다. 또한, EDA 도구(20)에는, 레지스터 전환 언어(transfer language) 컴퓨터 파일 등의 언어로 된 제조할 집적회로의 기술(description)(22)이 더 입력된다. EDA 도구(20)는, RTL 기술(22)에 의해 규정된 기능을 제공하기 위해 셀 라이브러리(18) 에서 얻어진 다양한 회로 셀들을 조립함으로써 RTL 기술(22)에 대응하는 합성 레이아웃(24)을 형성한다. 셀 라이브러리(18)는 전술한 발명에 따라 형성된 메모리 셀들을 포함한다.
EDA 도구(20)에 의해 생성된 합성 레이아웃(24)을 사용하여 제조용 마스크들(26)을 작성하고, 이 제조용 마스크들을 제조설비 내에서 사용하여, 전술한 메모리 셀들을 구비한 집적회로(28)를 제조한다.
첨부된 도면을 참조하여 본 발명의 예시적인 실시예를 상세히 설명하였지만, 본 발명은 이들 정확한 실시예들에 한정되지 않으며, 첨부된 청구범위에 규정된 본 발명의 보호범위 및 사상을 벗어나지 않으면서 당업자에 의해 다양한 변경 및 변형이 행해질 수 있다는 것은 자명하다.
Claims (10)
1개 이상의 비트의 데이터를 기억하는 메모리 셀로서, 상기 메모리 비트 셀은,
기판과,
상기 기판 위에 배치되고, 상기 기판 위에 근접하여 배치된 제 1 금속층과, 상기 제 1 금속층 위에 근접하여 배치된 제 2 금속층과, 상기 제 2 금속층 위에 배치된 1개 이상의 추가 금속층들을 적어도 포함하는 일련의 금속층들을 구비하고,
상기 1개 이상의 추가 금속층들은 서브젝트 금속층을 포함하고, 상기 서브젝트 금속층은,
상기 메모리 셀에 대한 액세스를 제어하는 워드선 신호를 전달하도록 구성되고, 상기 메모리 비트 셀을 가로질러 연속적으로 뻗는 워드선과,
상기 메모리 셀에 전력을 공급하도록 구성되고, 상기 워드선에서 이격되며 상기 워드선에 평행한 라인을 따라 배치된 복수의 분리된 파워 라인 섹션들을 갖는 전력 공급 콘덕터들을 구비하는, 메모리 셀.
기판과,
상기 기판 위에 배치되고, 상기 기판 위에 근접하여 배치된 제 1 금속층과, 상기 제 1 금속층 위에 근접하여 배치된 제 2 금속층과, 상기 제 2 금속층 위에 배치된 1개 이상의 추가 금속층들을 적어도 포함하는 일련의 금속층들을 구비하고,
상기 1개 이상의 추가 금속층들은 서브젝트 금속층을 포함하고, 상기 서브젝트 금속층은,
상기 메모리 셀에 대한 액세스를 제어하는 워드선 신호를 전달하도록 구성되고, 상기 메모리 비트 셀을 가로질러 연속적으로 뻗는 워드선과,
상기 메모리 셀에 전력을 공급하도록 구성되고, 상기 워드선에서 이격되며 상기 워드선에 평행한 라인을 따라 배치된 복수의 분리된 파워 라인 섹션들을 갖는 전력 공급 콘덕터들을 구비하는, 메모리 셀.
제 1항에 있어서,
상기 서브젝트 금속층은, 상기 제 2 금속층 위에 근접하여 배치된 제 3 금속층인 메모리 셀.
상기 서브젝트 금속층은, 상기 제 2 금속층 위에 근접하여 배치된 제 3 금속층인 메모리 셀.
제 1항에 있어서,
상기 일련의 금속층들은, 상기 서브젝트 금속층에 근접하고, 상기 워드선과 상기 복수의 분리된 파워 라인 섹션들에 수직하게 배치된 복수의 연속된 파워 라인들을 포함하는 추가 금속층을 구비하고, 각각의 상기 복수의 분리된 파워 라인 섹션들은 상기 복수의 연속된 파워 라인들에 통전되게 접속되는 메모리 셀.
상기 일련의 금속층들은, 상기 서브젝트 금속층에 근접하고, 상기 워드선과 상기 복수의 분리된 파워 라인 섹션들에 수직하게 배치된 복수의 연속된 파워 라인들을 포함하는 추가 금속층을 구비하고, 각각의 상기 복수의 분리된 파워 라인 섹션들은 상기 복수의 연속된 파워 라인들에 통전되게 접속되는 메모리 셀.
제 3항에 있어서,
상기 서브젝트 금속층은 상기 제 2 금속층 위에 근접하여 배치된 제 3 금속층이고, 상기 추가 금속층은 상기 제 3 금속층 위에 근접하여 배치된 제 4 금속층인 메모리 셀.
상기 서브젝트 금속층은 상기 제 2 금속층 위에 근접하여 배치된 제 3 금속층이고, 상기 추가 금속층은 상기 제 3 금속층 위에 근접하여 배치된 제 4 금속층인 메모리 셀.
제 1항에 있어서,
상기 라인을 따라 배치된 상기 복수의 분리된 파워 라인 섹션들은 간극들에 의해 분리되고, 상기 워드선은, 상기 복수의 분리된 워드선 섹션들에 인접하는 것보다 상기 간극들에 인접하여 더 크기가 큰 상기 라인에 수직한 폭을 갖는 메모리 셀.
상기 라인을 따라 배치된 상기 복수의 분리된 파워 라인 섹션들은 간극들에 의해 분리되고, 상기 워드선은, 상기 복수의 분리된 워드선 섹션들에 인접하는 것보다 상기 간극들에 인접하여 더 크기가 큰 상기 라인에 수직한 폭을 갖는 메모리 셀.
제 5항에 있어서,
상기 간극들은 상기 복수의 분리된 파워 라인 섹션들보다 길이가 긴 메모리 셀.
상기 간극들은 상기 복수의 분리된 파워 라인 섹션들보다 길이가 긴 메모리 셀.
청구항 5에 기재된 복수의 메모리 셀을 구비한 메모리로서, 상기 복수의 워드선들은 파워 라인 섹션들의 복수의 라인과 인터리브되고, 주어진 워드선의 제 1 측에 인접한 파워 라인 섹션들이 상기 주어진 워드선의 제 2 측에 인접한 파워 라인 섹션들 사이의 간극들의 반대측에 배치되도록, 상기 복수의 파워 라인 섹션들이 배치된, 메모리.
제 2항에 있어서,
상기 메모리 셀은 2×2 어레이의 비트 셀을 구비하고, 상기 제 2 금속층과 상기 제 3 금속층 사이에서 뻗는 비아들은, 상기 비아들 중에서 3개 이상의 가장 근접한 이웃하는 것들 사이에서 뻗는 라인의 교번하는 측면들로부터 오프셋되어 배치되고 또한 이 교번하는 측면들에 배치되는 메모리 셀.
상기 메모리 셀은 2×2 어레이의 비트 셀을 구비하고, 상기 제 2 금속층과 상기 제 3 금속층 사이에서 뻗는 비아들은, 상기 비아들 중에서 3개 이상의 가장 근접한 이웃하는 것들 사이에서 뻗는 라인의 교번하는 측면들로부터 오프셋되어 배치되고 또한 이 교번하는 측면들에 배치되는 메모리 셀.
1개 이상의 비트의 데이터를 기억하는 메모리 셀을 제조하는 방법으로서,
기판을 형성하는 단계와,
상기 기판 위에 배치되고, 상기 기판 위에 근접하여 배치된 제 1 금속층과, 상기 제 1 금속층 위에 근접하여 배치된 제 2 금속층과, 상기 제 2 금속층 위에 배치된 1개 이상의 추가 금속층들을 적어도 포함하는 일련의 금속층들을 형성하는 단계를 포함하고,
상기 1개 이상의 추가 금속층들은 서브젝트 금속층을 포함하고, 상기 서브젝트 금속층은,
상기 메모리 셀에 대한 액세스를 제어하는 워드선 신호를 전달하도록 구성되고, 상기 메모리 비트 셀을 가로질러 연속적으로 뻗는 워드선과,
상기 메모리 셀에 전력을 공급하도록 구성되고, 상기 워드선에서 이격되며 상기 워드선에 평행한 라인을 따라 배치된 복수의 분리된 파워 라인 섹션들을 갖는 전력 공급 콘덕터들을 구비하는, 메모리 셀 제조방법.
기판을 형성하는 단계와,
상기 기판 위에 배치되고, 상기 기판 위에 근접하여 배치된 제 1 금속층과, 상기 제 1 금속층 위에 근접하여 배치된 제 2 금속층과, 상기 제 2 금속층 위에 배치된 1개 이상의 추가 금속층들을 적어도 포함하는 일련의 금속층들을 형성하는 단계를 포함하고,
상기 1개 이상의 추가 금속층들은 서브젝트 금속층을 포함하고, 상기 서브젝트 금속층은,
상기 메모리 셀에 대한 액세스를 제어하는 워드선 신호를 전달하도록 구성되고, 상기 메모리 비트 셀을 가로질러 연속적으로 뻗는 워드선과,
상기 메모리 셀에 전력을 공급하도록 구성되고, 상기 워드선에서 이격되며 상기 워드선에 평행한 라인을 따라 배치된 복수의 분리된 파워 라인 섹션들을 갖는 전력 공급 콘덕터들을 구비하는, 메모리 셀 제조방법.
청구항 1에 기재된 메모리 셀을 제조하기 위한 1개 이상의 마스크를 생성하도록 범용 컴퓨터에 의해 실행된 컴퓨터 프로그램을 제어하기 위해 비일시적인 컴퓨터 판독가능한 형태로 기억된 셀 라이브러리.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/348,838 | 2012-01-12 | ||
| US13/348,838 US8582340B2 (en) | 2012-01-12 | 2012-01-12 | Word line and power conductor within a metal layer of a memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130083369A true KR20130083369A (ko) | 2013-07-22 |
| KR102109513B1 KR102109513B1 (ko) | 2020-05-12 |
Family
ID=48779841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120142498A KR102109513B1 (ko) | 2012-01-12 | 2012-12-10 | 메모리 셀의 금속층 내부에서의 워드선 및 파워 콘덕터 레이아웃 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8582340B2 (ko) |
| KR (1) | KR102109513B1 (ko) |
| TW (1) | TWI552272B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134745B2 (en) | 2014-12-19 | 2018-11-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Conductive layers with different thicknesses |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9600179B2 (en) * | 2014-07-30 | 2017-03-21 | Arm Limited | Access suppression in a memory device |
| JP6704677B2 (ja) * | 2015-03-31 | 2020-06-03 | キヤノン株式会社 | 固体撮像装置 |
| US10074410B2 (en) | 2016-09-30 | 2018-09-11 | Arm Limited | Integrated circuit using shaping and timing circuitries |
| DE112017008087T5 (de) | 2017-12-28 | 2020-07-09 | Intel Corporation | Energie-gemeinsame zellenarchitektur |
| KR20210053651A (ko) | 2019-11-04 | 2021-05-12 | 삼성전자주식회사 | 집적된 표준 셀 구조를 포함하는 집적 회로 |
| US11694015B2 (en) * | 2021-06-23 | 2023-07-04 | Nxp B.V. | Signal routing between memory and memory controller |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187510A (ja) * | 1997-07-10 | 1999-03-30 | Kawasaki Steel Corp | 配線構造およびこの配線構造の形成方法ならびにこの配線構造を適用する半導体集積回路 |
| JP2006210963A (ja) * | 2006-05-11 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100570241B1 (ko) * | 1999-01-22 | 2006-04-12 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 및 그 제조 방법 |
| JP2003007860A (ja) * | 2001-06-22 | 2003-01-10 | Hitachi Ltd | 半導体集積回路装置 |
| US7408218B2 (en) * | 2001-12-14 | 2008-08-05 | Renesas Technology Corporation | Semiconductor device having plural dram memory cells and a logic circuit |
| US7006370B1 (en) * | 2003-11-18 | 2006-02-28 | Lsi Logic Corporation | Memory cell architecture |
| TW200529414A (en) * | 2004-02-06 | 2005-09-01 | Renesas Tech Corp | Storage |
| US7365432B2 (en) * | 2004-08-23 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| US7592649B2 (en) * | 2007-12-26 | 2009-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory word lines with interlaced metal layers |
-
2012
- 2012-01-12 US US13/348,838 patent/US8582340B2/en active Active
- 2012-11-19 TW TW101143100A patent/TWI552272B/zh active
- 2012-12-10 KR KR1020120142498A patent/KR102109513B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187510A (ja) * | 1997-07-10 | 1999-03-30 | Kawasaki Steel Corp | 配線構造およびこの配線構造の形成方法ならびにこの配線構造を適用する半導体集積回路 |
| JP2006210963A (ja) * | 2006-05-11 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134745B2 (en) | 2014-12-19 | 2018-11-20 | Taiwan Semiconductor Manufacturing Company Ltd. | Conductive layers with different thicknesses |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102109513B1 (ko) | 2020-05-12 |
| TWI552272B (zh) | 2016-10-01 |
| TW201330179A (zh) | 2013-07-16 |
| US8582340B2 (en) | 2013-11-12 |
| US20130182484A1 (en) | 2013-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102109513B1 (ko) | 메모리 셀의 금속층 내부에서의 워드선 및 파워 콘덕터 레이아웃 | |
| US9530795B2 (en) | Methods for cell boundary encroachment and semiconductor devices implementing the same | |
| JP6462838B2 (ja) | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト | |
| US10503859B2 (en) | Integrated circuit design and/or fabrication | |
| KR101739709B1 (ko) | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 | |
| JP4773466B2 (ja) | 配列された論理セル格子及び相互接続ルーティング構造 | |
| US20070033562A1 (en) | Integrated circuit power distribution layout with sliding grids | |
| US8171446B2 (en) | Method for designing a semiconductor device by computing a number of vias, program therefor, and semiconductor device | |
| KR102257031B1 (ko) | 반도체 집적 회로 설계 방법 | |
| JP2005209776A (ja) | 自動設計方法、自動設計装置、及び半導体集積回路 | |
| CN110226227A (zh) | 集成电路的电网布局设计 | |
| US4947229A (en) | Semiconductor integrated circuit | |
| JP3747968B2 (ja) | 集積回路装置 | |
| US9324718B2 (en) | Three dimensional multilayer circuit | |
| US20070200238A1 (en) | Semiconductor integrated circuit apparatus and method of designing the same | |
| EP4060738A1 (en) | Standard cell template and semiconductor structure | |
| JP2016058582A (ja) | 半導体記憶装置 | |
| Lin et al. | Performance study of VeSFET-based, high-density regular circuits | |
| JP5126194B2 (ja) | Ｃｍｏｓ集積回路およびフォトマスク | |
| TW202127552A (zh) | 積體電路 | |
| JP2004304197A (ja) | 半導体集積回路の製造方法 | |
| JP2013222127A5 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |