TW201330179A - 記憶單元之金屬層中的字元線及電源導體之佈局 - Google Patents

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Abstract

記憶體單元6包括M3金屬層，該M3金屬層結合連續的字元線12與電源導體，該等電源導體由與該等字元線平行延行之複數個分隔開的電力線區段14形成。分隔開的電力線區段之間的間隙之尺寸大於電力線區段本身之尺寸。以在字元線之任一側的交錯佈置來設置電力線區段。

Description

記憶單元之金屬層中的字元線及電源導體之佈局
本發明係關於記憶體單元佈局之領域。更特定而言之，本發明係關於記憶單元之金屬層中的字元線及電源導體之佈局。
眾所周知提供包括多個金屬層之記憶體單元。隨著製程幾何形狀縮小(如縮小到20 nm)，出現了在較大製程幾何形狀中不存在的各種問題。一個實例為對最小通路間隔之約束。解決此問題之一種方式為將字元線移至M1層或M2層中。然而，使用此方式的問題在於產生與字元線相關聯之較大RC值且此舉減緩記憶體存取及記憶體週期時間。此外，若需要緩衝字元線，則記憶體線之RC的增加亦將增加記憶體的所消耗功率與面積。
自一個態樣之視角，本發明提供一種用於儲存更多資料位元中之一個位元的記憶體單元，該記憶體位元單元包含：基板；及設置在該基板上方之一系列金屬層，該系列包括設置在該基板上方且鄰近該基板的至少一第一金屬層、設置在該第一金屬層上方且鄰近該第一金屬層的第二金屬層 及設置在該第二金屬層上方的一或更多個進一步金屬層；其中該一或更多個進一步金屬層包括標的金屬層，該標的金屬層包括：字元線，該字元線經配置以傳送用於控制至該記憶體單元之存取的字元線訊號，該字元線連續地延伸橫越該記憶體位元單元；及電源導體，該等電源導體經配置以供應電力至該記憶體單元，該等電源導體具有沿一線設置之複數個獨立電力線區段，該線與該字元線間隔開且與該字元線平行。
本發明技術使用形成記憶體單元之M3或更高金屬層中的字元線。此外，減少包含字元線且形成電力網之一部分之層中的電源導體以降低字元線與電源導體之間的電容耦合。此外，獨立電力線區段之間的間隙允許在鄰近彼等間隙的區域中加寬字元線，藉此降低字元線的電阻。整體效應在於降低與字元線相關聯之RC值，藉此提高記憶體單元操作速度且降低記憶體單元消耗的功率。
含有字元線或多個字元線的標的金屬層及與記憶體單元相關聯的電源導體可處於第三金屬層或更高金屬層。若標的金屬層為第三金屬層，則可降低使用本發明技術之記憶體單元之積體電路內的整體佈線擁塞。
將瞭解，一般而言，根據與積體電路及記憶體單元相關聯之標準製造技術，記憶體單元可由許多不同的層組 成。彼等層中僅有一些層為金屬層。
系列金屬層可包括鄰近標的金屬層且包括複數條連續的電力線之進一步金屬層，該複數條連續的電力線垂直於該字元線及該複數個獨立電力線區段而設置。電力線區段中之每一電力線區段可電連接至該進一步金屬層內之複數條連續的電力線。因此，進一步金屬層提供饋入至標的金屬層之電源導體的電力網之部分。
在上述情境中，進一步金屬層可為第四金屬層以降低記憶體單元之總高度且開發用於根據本發明技術使用記憶體單元之積體電路內其他佈線目的之更高階金屬層。
沿線設置之獨立電力線區段藉由間隙分隔開且可形成字元線以具有垂直於獨立電力線區段之線的寬度，在鄰近於間隙處之寬度大於鄰近複數條獨立字元線處之寬度。可藉由設計以此方式加寬鄰近間隙之字元線或可藉由遮罩產生工具自動執行該加寬，該遮罩產生工具基於使用本發明技術之記憶體單元設計佈局產生用於製造記憶體單元的遮罩。
在電源導體內之間隙比獨立電力線區段長時可增進與字元線相關聯之RC值的降低。
在一些實施例中，包含根據上文的複數個記憶體單元之記憶體包括與電力線區段之複數條線交錯的複數條字元線。在此情境中，複數個電力線區段經設置以使鄰近於給定字元線之第一側之電力線區段被設置成與鄰近該給定字元線之第二側之電力線區段之間的間隙相對。以 此方式，規定獨立電力線區段錯列在字元線之每一側以促進字元線的加寬及彼字元線之電阻的相關聯降低。
記憶體單元可包含2×2位元單元陣列，每一位元單元儲存一個資料位元。此舉促進於交錯佈置中提供在第二金屬層與第三金屬層之間延伸的通路，藉以使該通路偏離在該等通路中之三個或三個以上最近鄰通路之間延伸的線而設置並且設置在該線之交替側上。此舉有助於避免由於處理幾何形狀之低於22 nm的最小通路至通路間隔而產生的約束。
自另一態樣之視角，本發明提供一種製造用於儲存更多資料位元中之一個位元之記憶體單元的方法，該方法包含以下步驟：形成基板；及形成設置在該基板上方之系列金屬層，該系列包括設置在該基板上方且鄰近該基板的至少一第一金屬層、設置在該第一金屬層上方且鄰近該第一金屬層的第二金屬層及設置在該第二金屬層上方的一或更多個進一步金屬層；其中該一或更多個進一步金屬層包括標的金屬層，該標的金屬層包括：字元線，該字元線經配置以傳送用於控制至該記憶體單元之存取的字元線訊號，該字元線連續地延伸橫越該記憶體位元單元；及電源導體，該等電源導體經配置以供應電力至該記憶 體單元，該等電源導體具有沿一線設置之複數個獨立電力線區段，該線與該字元線間隔開且與該字元線平行。
自又一態樣之視角，本發明提供一種單元庫，該單元庫以非暫時性電腦可讀取形式儲存以用於控制由通用電腦執行之電腦程式(諸如電子設計自動化工具)，以產生用於製造如上文所述之記憶體單元的一或更多個遮罩。
本發明之上述及其他目標、特徵結構及優點將自說明性實施例之以下實施方式顯而易見，結合隨附圖式閱讀實施方式。
第1圖圖示包括記憶體單元陣列4之積體電路2。記憶體單元列內之每一記憶體單元6連接至橫越陣列延行的字元線WL。垂直於字元線WL延行的位元線BL用以讀取來自記憶體單元6的位元值且將值寫入至記憶體單元6。應理解，實務上，陣列4為可含有提供大容量記憶體所需之大量記憶體單元的二維陣列。
第2圖圖示記憶體單元6內可能的先前技術金屬層。此金屬層包括橫越記憶體單元延行之連續的字元線8及與字元線8平行且亦橫越記憶體單元延行之連續的電源導體10。使用此方式之問題在於字元線8與電源導體10之間的相對高的電容性耦合，此舉產生字元線之高RC值且減緩記憶體單元之操作。
第3圖示意性圖示根據本發明技術之一個示例性實施 例之記憶體單元內的M3金屬層及M4金屬層。以實線圖示之形狀係形成在M3層中。以虛線圖示之形狀係形成在M4金屬層內。M3金屬層含有橫越記憶體單元延行之連續的字元線12。與字元線12平行且在同一M3層內設置有複數個獨立電力線區段14。此等電力線區段14中之每一電力線區段14位於與字元線12平行之電力線上。在個別電力線區段14之間設置有間隙。此等間隙大於電力線區段本身。複數個電力線區段14與字元線12交錯。以相對於彼此交錯佈置設置電力線區段14以使鄰近於字元線12之一側的電力線區段14與彼字元線12之另一側上的間隙相對。
M4金屬層設置在M3金屬層上方。M4金屬層含有在垂直於字元線12及電力線區段14兩者之方向上延行之連續的電力線16。用層間連接18將連續的電力線16連接至M3金屬層內之電力線區段14，該等電力線區段14覆在該M3金屬層上。
在第3圖中可見，M3層之電源導體內的間隙提供字元線周圍的額外空間且用來降低電力線區段14與字元線12之間的電容耦合。
第4圖、第5圖及第6圖示意性圖示根據本發明技術之一個示例性實施例形成之記憶體單元內的不同層。第4圖示意性圖示此記憶體單元內的M1金屬層。可見此M1金屬層內無字元線。第5圖圖示M3金屬層且此M3金屬層包括字元線12及電力線區段14。如第5圖中所 圖示，增加與電力線區段14之間的間隙相對之字元線12的寬度。此舉具有增加字元線12之平均寬度藉此降低該等字元線12之電阻的效應。
第6圖圖示記憶體單元內的M2金屬層、通路23層(在M2金屬層與M3金屬層之間延伸的通路)及M3金屬層，該記憶體單元含有2×2位元單元陣列，該等位元單元各自儲存單一資料位元。可藉由將字元線遷移至M3金屬層中來滿足通路間隔約束。可藉由減少M3金屬層內的電力線來避免字元線之動作的減緩，以降低與字元線相關的RC值。
通路23層之通路30橫向地偏離在最近鄰通路30之間延伸的線32而設置且設置在該線32之交替側上。此舉有助於以協助滿足最小通路間隔約束(特別是在22 nm及低於22 nm之製程幾何形狀中)之方式增加通路至通路間隔。於環繞記憶體單元內之相鄰通路30之方塊34內圖示通路30之有效交錯。
第7圖示意性圖示單元庫18，單元庫18呈非暫時電腦可讀媒體(例如，光碟或HDD檔案)之形式，該非暫時電腦可讀媒體用作至由通用電腦執行之電子設計自動化工具20之一個輸入。另外，至EDA工具20之輸入為待以語言(諸如暫存器轉移語言電腦檔案)製造之積體電路的描述22。EDA工具20藉由將來自單元庫18之不同的電路單元組裝在一起來形成對應於RTL描述22的合成佈局24，以提供由RTL描述22界定的功能性。單 元庫18包括根據上文所描述的技術形成之記憶體單元。
由EDA工具20產生之合成佈局24用以形成製造遮罩26，製造遮罩26又用於製造設施內以製造包括如上文所描述之記憶體單元的積體電路28。
雖然本文已參閱隨附圖式詳細描述本發明之說明性實施例，但應瞭解，本發明不局限於彼等精確實施例，且熟習此項技術者可對彼等精確實施例作出各種變化與修改而不脫離由隨附申請專利範圍界定的本發明之範疇及精神。
2‧‧‧積體電路
4‧‧‧憶體單元陣列
6‧‧‧記憶體單元
8‧‧‧字元線
10‧‧‧電源導體
12‧‧‧字元線
14‧‧‧電力線區段
16‧‧‧電力線
18‧‧‧層間連接
18‧‧‧單元庫
20‧‧‧電子設計自動化工具
22‧‧‧RTL描述
24‧‧‧合成佈局
26‧‧‧製造遮罩
28‧‧‧積體電路
30‧‧‧通路
32‧‧‧線
34‧‧‧方塊
WL‧‧‧字元線
BL‧‧‧位元線
第1圖示意性圖示包含記憶體單元陣列之積體電路；第2圖示意性圖示包括連續的電力線導體及連續的字元線之金屬層；第3圖示意性圖示M3金屬層及使用M3層內之連續的字元線及獨立電力線區段之M4金屬層；第4圖示意性圖示記憶體單元內之M1層；第5圖示意性圖示記憶體單元內之M3層；第6圖示意性圖示記憶體單元內之M2層、通路2及M3層；及第7圖示意性圖示製造包括記憶體單元之積體電路，該等記憶體單元使用單元庫及電腦軟體工具產生合成佈局及相應製造遮罩。
12‧‧‧字元線
14‧‧‧電力線區段
16‧‧‧電力線
18‧‧‧層間連接

Claims (10)

  1. 一種用於儲存更多資料位元中之一個位元的記憶體單元，該記憶體位元單元包含：一基板；及設置在該基板上方之一系列金屬層，該系列包括設置在該基板上方且鄰近該基板的至少一第一金屬層、設置在該第一金屬層上方且鄰近該第一金屬層的一第二金屬層及設置在該第二金屬層上方的一或更多個進一步金屬層；其中該一或更多個進一步金屬層包括一標的金屬層，該標的金屬層包括：一字元線，該字元線經配置以傳送用於控制至該記憶體單元之存取的一字元線訊號，該字元線連續地延伸橫越該記憶體位元單元；及電源導體，該等電源導體經配置以供應電力至該記憶體單元，該等電源導體具有沿一線設置之複數個獨立電力線區段，該線與該字元線間隔開且與該字元線平行。
  2. 如請求項1所述之記憶體單元，其中該標的金屬層為設置在該第二金屬層上方且鄰近該第二金屬層之一第三金屬層。
  3. 如請求項1所述之記憶體單元，其中該系列金屬層包括 鄰近該標的金屬層且包括複數條連續的電力線之一進一步金屬層，該複數條連續的電力線垂直於該字元線及該複數個獨立電力線區段而設置，該複數個獨立電力線區段中之每一獨立電力線區段導電連接至該複數條連續的電力線中之一條連續的電力線。
  4. 如請求項3所述之記憶體單元，其中該標的金屬層為設置在該第二金屬層上方且鄰近該第二金屬層之一第三金屬層且該進一步金屬層為設置在該第三金屬層上方且鄰近該第三金屬層之一第四金屬層。
  5. 如請求項1所述之記憶體單元，其中沿該線設置之該複數個獨立電力線區段由間隙分隔開且該字元線具有垂直於該線之一寬度，鄰近該等間隙之該寬度大於鄰近該複數個獨立字元線區段之該寬度。
  6. 如請求項5所述之記憶體單元，其中該等間隙比該複數個獨立電力線區段長。
  7. 如請求項2所述之記憶體單元，其中該記憶體單元包含一2×2位元單元陣列且在該第二金屬層與該第三金屬層之間延伸的通路偏離在該等通路中之三個或三個以上最近鄰通路之間延伸的一線而設置且設置在該線之交替側上。
  8. 一種包含如請求項5所述之複數個記憶體單元的記憶體，其中該複數條字元線與電力線區段之複數條線交錯且該複數個電力線區段經設置以使鄰近一給定字元線之一第一側之電力線區段被設置成與鄰近該給定字元線之一第二側之電力線區段之間的間隙相對。
  9. 一種製造用於儲存更多資料位元中之一個位元之一記憶體單元的方法，該方法包含以下步驟：形成一基板；及形成設置在該基板上方之一系列金屬層，該系列包括設置在該基板上方且鄰近該基板的至少一第一金屬層、設置在該第一金屬層上方且鄰近該第一金屬層的一第二金屬層及設置在該第二金屬層上方的一或更多個進一步金屬層；其中該一或更多個進一步金屬層包括一標的金屬層，該標的金屬層包括：一字元線，該字元線經配置以傳送用於控制至該記憶體單元之存取的一字元線訊號，該字元線連續地延伸橫越該記憶體位元單元；及電源導體，該等電源導體經配置以供應電力至該記憶體單元，該等電源導體具有沿一線設置之複數個獨立電力線區段，該線與該字元線間隔開且與該字元線平行。
  10. 一種單元庫，該單元庫以一非暫時性電腦可讀取形式儲存以用於控制由一通用電腦執行之一電腦程式，以產生用於製造如請求項1所述之一記憶體單元的一或更多個遮罩。
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