TWI441036B - 唯讀記憶體佈局方法與系統 - Google Patents

唯讀記憶體佈局方法與系統 Download PDF

Info

Publication number
TWI441036B
TWI441036B TW099128228A TW99128228A TWI441036B TW I441036 B TWI441036 B TW I441036B TW 099128228 A TW099128228 A TW 099128228A TW 99128228 A TW99128228 A TW 99128228A TW I441036 B TWI441036 B TW I441036B
Authority
TW
Taiwan
Prior art keywords
read
layout
memory
bit
component
Prior art date
Application number
TW099128228A
Other languages
English (en)
Other versions
TW201108017A (en
Inventor
Chen Lin Yang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201108017A publication Critical patent/TW201108017A/zh
Application granted granted Critical
Publication of TWI441036B publication Critical patent/TWI441036B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/34—Source electrode or drain electrode programmed

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

唯讀記憶體佈局方法與系統
本發明所揭露之系統與方法主要係關於一種記憶體裝置，特別係有關於唯獨記憶體(read only memory，ROM)裝置。
目前於唯讀記憶體用於任意碼(arbitrary code)之位元單元(bit cell)分塊(tiling)是藉由分塊基本的編碼0單元(code0 cell)以及/或編碼1單元(code1 cell)來完成。第1A圖以及第1B圖係分別顯示編碼0以及編碼1位元單元之設計電路圖。如第1A圖所示，一編碼0單元通常以單一場效電晶體(MOSFET)完成，該單一場效電晶體具有電性連接至一字元線(word line或WL)的閘極以及電性連接至編碼節點(coding node)的汲極。該編碼0節點之位元線(bit line或BL)設置一浮動電壓(floating voltage)表示一邏輯0(logic zero)。如第1B圖所示，一編碼1單元也包括一場效電晶體，該場效電晶體具有耦接至電壓Vss的源極以及電性連接至一字元線的閘極。上述編碼1單元的場效電晶體之汲極耦接至一位元線，以使得當上述場效電晶體導通時，將電壓Vss提供至位元線。第1A圖以及第1B圖之實施例中，該字元線提供邏輯1(logic one)或邏輯0至該場效電晶體之閘極，用以控制上述場效電晶體的導通與否。
上述編碼0以及編碼1單元之分塊可適用於具有絕緣的定義氧化層島(oxide definition island，OD island)之遮罩唯讀記憶體(masked ROM)單元的每個位元單元。第2A圖顯示一位元單元佈局之實施例，使用具有絕緣的定義氧化層島之遮罩唯讀記憶體。然而，這些傳統佈局受限於長定義氧化層(long OD，LOD)效應，多晶矽間隙效應(polysilicon spacing effect，PSE)以及定義氧化層間隙效應(OD spacing effect，OSE)，上述效應皆會造成裝置劣化。第2B圖為上述第2A圖所示之位元單元佈局中，其NMOS參數Ldsat_shift對於表面面積(μm)之關係圖。如第2B圖所示，上述位元單元佈局之表面面積越小，則劣化越嚴重，如圖左側顯示其急遽下降之區域。第2C圖為上述第2A圖所示之位元單元佈局中，其NMOS參數Dldsat對於其間隙(μm)之關係圖。在上述第2A圖所示之佈局中，裝置劣化隨著定義氧化層島間之縱向間隙增加而增加，如第2C圖所示。
因此，需要一種唯讀記憶體佈局的改善方法。
在本發明一實施例之方法，包括接收用以設計一唯讀記憶體陣列(ROM array)之指令，產生唯讀記憶體陣列之網表(netlist)，產生表示在半導體晶圓上唯讀記憶體陣列的實體佈局之一資料檔案，以及儲存上述資料檔案於一電腦可讀取儲存媒體。上述唯讀記憶體陣列之指令定義一第一佈局於一第一元件，該第一元件包括耦接於一第一字元線之一第一位元單元，一匯流排(bus)可選擇性耦接於具有第一電壓位準之一第一供應電源，耦接至一第二字元線之一第二元件的一第二佈局，以及一第三元件之一第三佈局，該第三元件具有一絕緣裝置，並且與第二元件或其他第三元件共用一位元線接點。上述第二佈局之第二元件排列於唯讀記憶體陣列之邊緣且包括具有一冗餘裝置(dummy device)。
在本發明其他實施例，一電子設計自動化(electronic design automation或EDA)系統包括一電腦可讀取儲存媒體以及與電腦可讀取之儲存媒體資料傳遞之一處理器。上述處理器用以接收設計一唯讀記憶體陣列之指令，產生唯讀記憶體陣列之網表，以及產生表示在半導體晶圓上唯讀記憶體陣列的實體佈局之一資料檔案。上述唯讀記憶體陣列之指令定義一第一佈局於一第一元件，該第一元件包括耦接於一第一字元線之一第一位元單元，一匯流排(bus)可選擇性耦接於具有第一電壓位準之一第一供應電源，耦接至一第二字元線之一第二元件的一第二佈局，以及一第三元件之一第三佈局，該第三元件具有一絕緣裝置，並且與第二元件或其他第三元件共用一位元線接點。上述第二佈局之第二元件排列於唯讀記憶體陣列之邊緣且包括具有一冗餘裝置。
在先前的技術(例如，低於32nm之技術)，定義氧化層島可用連續定義氧化層(continuous OD)以及接地多晶矽(grounded polysilicon)組成之冗餘裝置作取代，以空出均等的間隙用於限制上述長定義氧化層效應、多晶矽間隙效應、以及定義氧化層間隙效應造成的劣化。在第3圖係顯示一實施例，為具有連續定義氧化層以及均等多晶矽間隙(uniform poly spacing)之一位元單元佈局。接地多晶矽(例如，一多晶矽閘極耦接至接地)通常作為一冗餘裝置於次32奈米(sub-32nm)技術下使位元對位元分離以避免位元單元短路(例如，一編碼1位元單元短路至一編碼0位元單元，反之亦然)。這些冗餘裝置用於當定義氧化層不再配置絕緣島(isolated islands)時。
然而，將該應用連續定義氧化層之接地多晶矽冗餘裝置建模於一電路圖中，會在製作唯讀記憶體編譯器(ROM compiler)的網表時發生問題，其中該唯讀記憶體編譯器用於產生一資料檔案(例如，一圖形資料系統(graphic data system或GDS)或一格式GDSII檔案)於任意客製唯讀記憶體資料。舉例來說，一傳統網表演算法(netlisting algorithm)不允許任何包括單元Vss的單元短路於任何具有耦接於一絕緣裝置的單元埠(cell port)，如第4圖顯示之排列方式。反而將電壓Vss應用於一電路圖分層中較高之位準以避免設計者在最終佈局造成一位元單元短路。此外，雖然絕緣單元(isolation cell)在實際唯讀記憶體之佈局可被共用，但當在電路圖中需要兩個分開的絕緣單元而非單一絕緣單元時仍無法被完成。
本發明之唯讀記憶體佈局以及方法詳述於此，其提供一方法用以拆解任意唯讀記憶體編碼轉成可重複使用的網表片段，以使應用連續定義氧化層之絕緣和冗餘裝置可建模。上述演算法可包括唯讀記憶體編譯器軟體用於網表以及任意結構的格式GDS/GDSII檔案的產生。此外，上述改善方法可以藉由產生表示一電路之一完整網表以對上述改良的唯讀記憶體陣列佈局作一佈局對應電路(layout versus schematic或LVS)檢查，其中該網表包含各冗餘裝置提供具有強化品質之陣列。
第5A~5C圖係顯示一改良唯讀記憶體佈局之一實施例，而第7圖係顯示一演算法用以拆解任意唯讀記憶體編碼轉為第5A~5B圖所示之複數元件，該複數元件作為建造唯讀記憶體陣列之組件。如第7圖所示，其提供不具有位元單元編碼訊息之一通用單元或元件於區塊10。第5A圖係顯示一通用裝置100之一實施例。如第5A圖所示，通用裝置100(第一佈局)可包括複數位元單元102，上述各位元單元耦接於一字元線(WL)和分別的位元線(BL)(例如，位元線BL(0)~BL(7))。
在區塊20，提供一「虛擬」編碼匯流排(例如節點NC1_0、NC1_1、NC0_0以及NC0_1)，可根據唯讀記憶體之電壓Vss帶頻率(strapping frequency)以電性連接至電壓Vss。在最終網表上無法辨識上述虛擬編碼匯流排。反而節點NC1(包括NC1_0、NC1_1)被辨識成電壓Vss而節點NC0(包括NC0_0、NC0_1)列為介於一位元單元以及一絕緣裝置間之中間節點。
在區塊30，提供一邊緣元件104。第5B圖係顯示邊緣元件104(第二佈局)之一實施例。如第5B圖所示，位於頂端的邊緣元件104a以及位於底端的邊緣元件104b皆包含一位元單元102至耦接於絕緣裝置110，上述絕緣裝置110各耦接至電壓Vss以及一邊緣絕緣裝置108。上述位元單元102耦接至一字元線WL_EDGE以及編碼信號NC0_EDGE與NC1_EDGE。上述編碼信號NC0_EDGE以及NC1_EDGE可耦接至虛擬編碼匯流排，用以提供邏輯0以及邏輯1之任意輸入。
在區塊40，一可重複元件包括一對字元線以及一絕緣裝置，並可與區塊30中之形式的相鄰裝置共用位元線接點。第5B圖係顯示可重複元件106(第三佈局)之一實施例。如第5B圖所示，可重複元件106包括由絕緣裝置108所分開之二個位元單元102。其中一位元單元102耦接至一第一字元線WL(1)，且該第一字元線用以接收編碼信號NC1_1以及NC0_1。另一位元單元102耦接至一第二字元線WL(2)，該第二字元線用以接收編碼信號NC0_1以及NC1_0。上述編碼信號NC0_1以及NC1_0可耦接至上述虛擬編碼匯流排，該虛擬編碼匯流排用以提供任意邏輯0以及邏輯1之輸入。可重複元件106之各位元單元102可耦接至另一可重複元件或是經由一位元線接點耦接至頂端邊緣元件104a或底端邊緣元件104b，於其電路圖架構環境下應可容易了解。設計一唯讀記憶體陣列包含複數列(row)與行(column)之位元單元可應用可重複使用元件106、頂端邊緣元件104a或底端邊緣元件104b作為最小的架構區塊。為簡化圖形，這些額外行之位元單元並沒有繪出。
第5C圖係顯示一實施例之一唯讀記憶體陣列112之高位準電路圖，該唯讀記憶體陣列112包括128個字元線以及32個位元線。如第5C圖所示，該唯讀記憶體陣列112包括頂端邊緣元件104a或底端邊緣元件104b，以及彼此耦接之複數可重複元件106(例如，63個可重複元件)。一熟知此技術之人員可了解其他陣列組合亦包括於其中，而非用以限制於14x9之陣列或18x7之陣列。
上述有關於第5A~5C圖中唯讀記憶體112之佈局，可用於編寫網表至一電子設計自動化系統之編譯器，如加州山景城市的Synopsis公司或加州聖荷西市的Cadence Design Systems公司所銷售之系統。如第6圖所示，該編譯器軟體可用於執行預解析(pre-parsing)於使用者輸入之任意或自由格式之本文。該任意或自由格式之本文之輸入可藉由分塊位元單元以完成網表並建立一格式GDSII之檔案(如第6圖，根據編碼00、01、10、11、edge0以及edge1)。
第8圖為一區塊圖表示一系統800，包括一電子設計自動化工具810(例如，加州山景城市的Synopsis公司所販售之「IC COMPILERTM 」)，其具有一路由器820(例如，「ZROUTETM 」也是由Synopsis公司所販售)。也可使用其他電子設計自動化工具810，例如，「VIRTUOSO」客製設計平台或Cadence公司之「ENCOUNTER」數位IC設計平台配合「VIRTUOSO」晶片裝配路由器820(chip assembly router)，上述皆為加州聖荷西市的Cadence Design Systems公司所銷售。
上述電子設計自動化工具810為一特殊用途之電腦，其用以取回儲存於電腦可讀取儲存媒體830、840的程式指令836並處理該指令於一般用途之處理器814。處理器814可為任何中央處理單元(CPU)、微處理器(microprocessor)、微控制器(micro-controller)或可用以處理指令之計算機裝置或電路。上述電腦可讀取儲存媒體830、840可為一隨機存取記憶體(random access memory或RAM)以及/或一永久記憶體(例如，唯讀記憶體ROM)。隨機存取記憶體可包括靜態隨機存取記憶體(static random access memory或SRAM)或動態隨機存取記憶體(dynamic random access memory或DRAM)，上述儲存媒體為舉例並非用以限制本發明。熟知此技術之人員可了解一唯讀記憶體可作為一可程式化唯讀記憶體(programmable read-only memory或PROM)、一可消除可程式化唯讀記憶體(ersable programmable read-only memory或EPROM)，或一電子式可消除可程式化唯讀記憶體(electrically ersable programmable read-only memory或EPROM)。
系統800可包括一顯示器816以及使用者介面或輸入裝置812(例如，一滑鼠(mouse)、一觸控螢幕(touch screen)、一麥克風(microphone)、一軌跡球(track ball)、一鍵盤(keyboard)或使用者可輸入設計指令的類似裝置)。一或多個電腦可讀取儲存媒體830、840可儲存一使用者之輸入資料，一格式GDSII檔案842，IC設計和單元資訊832，以及設計規則834。此外，電子設計自動化工具810可包括一傳輸介面818以允許軟體以及資料在電子設計自動化工具810與外部裝置(external device)間傳遞。一傳輸介面818之例子可包括一數據機(modem)，乙太網路卡(Ethernet card)，無線網路卡(wireless network card)，個人電腦記憶體卡國際協會擴充槽以及卡片(Personal Computer Memory Card International Association slot and card)等等。軟體以及資料的傳輸經過傳輸介面818可為多種形式之信號，如電子式、電磁式、光學式，或其他可被傳輸介面818所接收之形式。這些信號可經由傳遞路徑(例如，channel)提供至傳輸介面818，可使用電線(wire)、電纜(cable)、光纖(fiber optics)、電話線(telephone line)、蜂巢式連接(cellular link)、無線電頻率(radio frequency或RF)連接，以及其他傳遞通道。
一積體電路(IC)之佈局中路由器820可接收複數單元之一判別，包括成對單元之一列表832，其中上述複數單元彼此互相電性連接。一組設計規則834可應用在多種技術之交集(例如，大於、等於或小於32奈米之技術)。在本發明一些實施例中，該設計規則834配置路由器820以設置接線以及穿孔結構(via)於一製作網格(manufacturing grid)。其他實施例中，可允許路由器於佈局中包括離網(off-grid)接線以及穿孔結構。
第9圖顯示一方法由電子設計自動化工具810完成之一實施例。在區塊902中，該電子設計自動化工具810接收一唯讀記憶體陣列112之設計指令。可經由如第8圖所示之輸入裝置812接收使用者之上述指令。如前所述，唯讀記憶體陣列可包括一佈局用於通用單元100，一虛擬編碼匯流排(例如，節點NC1_0、NC1_1，NC0_0，以及NC0_1)，一或多個可重複元件106，以及一或多個邊緣元件104a，104b。在一些實施例中，電子設計自動化工具810可指令下載從一電腦可讀取儲存媒體(例如，光碟(CD-ROM)、數位影音光碟(DVD-ROM)、藍光光碟(Blu-ray ROM)、快閃記憶體裝置(flash memory device)或其他類似方法之對應的驅動裝置或介面)。在一些實施例中，上述指令可經由傳輸介面818接收，例如，無線傳輸或是乙太網路之類的有線傳輸或是其他類似的傳輸方式。
在區塊904中，產生該唯讀記憶體陣列112之一網表，而區塊906中，實施該唯讀記憶體陣列之一佈局對應電路檢查。在區塊908中，該佈局對應電路檢查之結果可儲存於一電腦可讀取儲存媒體830、840。
在區塊910中，一資料檔案(例如，一格式GDSII檔案)，包括表示半導體晶圓上產生唯讀記憶體陣列之實體佈局之資料。在區塊912中，該資料可儲存於一電腦可讀取儲存媒體830、840，且在區塊914中可被遮罩製造設備(mask making equipment)使用(例如，一光學型樣產生器optical pattern generator)，以產生一或多個遮罩於唯讀記憶體陣列。熟知本技術之人員可了解，在區塊916中，路由器820可製造該唯讀記憶體陣列在半導體晶圓上。
上述改善之唯讀記憶體佈局有助於減少佈局引起的裝置劣化效應以及其相關的製程變異。此外，上述唯讀記憶體佈局提供可重複使用的網表片段可製模絕緣以及冗餘裝置以使其可藉由佈局對應電路或其他可完成佈局對應電路檢查之工具完成佈局對應電路之檢查，從而強化陣列之品質。
本發明可至少部分實施於電腦化製程和用於實行製程之設備的形式。本發明可至少部分實施於有形的機器可讀取儲存媒體(例如，隨機存取記憶體(RAM)、唯讀記憶體(ROMs)、光碟、數位影音光碟、藍光光碟、硬碟機(hard disk drives)、快閃記憶體、或其他有形的機器可讀取儲存媒體)之電腦程式碼，其中，當上述電腦程式碼已載入並執行於電腦，該電腦成為實行本發明之一設備。本發明可至少實施於部分形式之電腦程式碼，不論是載入和/或執行於電腦，當上述電腦程式碼已載入並執行於電腦，該電腦成為執行本發明之一設備。當實施於一般目的之處理器，電腦程式碼區分配置該處理器以創造一特定邏輯電路。本發明可至少部分實施於特殊應用積體電路組成的數位信號處理器替代地完成本發明。
雖然本發明之系統以及方法已詳述於上之實施例，但並非用以限定於此。更確切的說，應廣義地解釋隨附之權利範圍，以包括本發明系統與方法的各種變化以及實施例，熟知此技術之人員在不背離本發明之範疇以及相同系統及方法之範圍下可完成。
10、20、30、40、902、904、906、908、910、912、914、916．．．區塊
100．．．通用裝置
102．．．位元單元
104a、104b．．．邊緣元件
106．．．可重複元件
108、110．．．絕緣裝置
112．．．唯讀記憶體陣列
800．．．系統
810．．．電子設計自動化工具
812．．．輸入裝置
814．．．處理器
816．．．顯示器
818．．．傳輸介面
820．．．路由器
830、840．．．電腦可讀取儲存媒體
832．．．單元資訊
834．．．設計規則
836．．．程式指令
842．．．檔案
BL、BL(0)~BL(7)、BL(0:7)、BL(0:31)．．．位元線
Dummy0~4．．．冗餘裝置
NC0_1、NC1_1．．．節點
NC0_EDGE、NC1_EDGE．．．編碼信號
WL(0)、WL(1)、WL0~4、WL_EDGE、WL(1:126)、WL(127)．．．字元線
VSS．．．電壓
第1A圖係顯示一編碼0單元之實施例。
第1B圖係顯示一編碼1單元之實施例。
第2A圖係顯示應用定義氧化層島之一傳統唯讀記憶體佈局之實施例。
第2B圖係顯示第2A圖所示之唯讀記憶體佈局的劣化對表面面積之關係圖。
第2C圖係顯示第2A圖所示之唯讀記憶體佈局的劣化對間隙寬度之關係圖。
第3圖係顯示應用連續定義氧化層以及等間隙多晶矽(equally spaced poly)之一唯讀記憶體佈局之實施例。
第4圖係顯示一編碼0單元通過一絕緣裝置耦接至一編碼1單元在編譯器軟體中不被允許。
第5A圖係顯示根據一改良唯讀記憶體佈局之通用單元之實施例。
第5B圖係顯示根據一改良唯讀記憶體佈局之一可重複元件以及一邊緣元件之實施例。
第5C圖係顯示一改良唯讀記憶體佈局之上視圖，包括根據第5A圖之一通用單元以及根據第5B圖之一可重複元件以及一邊緣元件。
第6圖係顯示一編譯器之實施例。
第7圖係顯示一拆解第5A~5B圖所示之唯讀記憶體的編碼轉為複數元件之演算法之一流程圖。
第8圖為具有電子設計自動化工具之一系統之實施例之區塊圖。
第9圖為可實行第8圖所示之系統之方法實施例之一流程圖。
102．．．位元單元
104a、104b．．．邊緣元件
106．．．可重複元件
108、110．．．絕緣裝置
BL(0:7)．．．位元線
NC0_1、NC1_1．．．節點
NC0_EDGE、NC1_EDGE．．．編碼信號
WL(0)、WL(1)、WL_EDGE．．．字元線
VSS．．．電壓

Claims (10)

  1. 一種唯讀記憶體佈局方法，包括：接收指令，用以設計一唯讀記憶體陣列，該指令用於上述唯讀記憶體陣列，定義為：一第一佈局，用於一第一元件，包括耦接至一第一字元線之一第一位元單元；一匯流排，選擇性耦接於具有一第一電壓位準之一第一供應電源；一第二佈局，用於將一第二元件耦接至一第二字元線，該第二佈局包括一冗餘裝置並排列於上述唯讀記憶體陣列之邊緣；以及一第三佈局，用於一第三元件，上述第三元件具有一絕緣裝置並用以與上述第二元件或另一第三元件共用一位元線接點；產生一網表，用於上述唯讀記憶體陣列；產生一資料檔案，表示上述唯讀記憶體陣列在一半導體晶圓上之一實體佈局；以及儲存上述資料檔案於一電腦可讀取儲存媒體。
  2. 如申請專利範圍第1項所述之唯讀記憶體佈局方法，其中上述第一佈局包括複數位元單元，該位元單元各耦接至一第三字元線。
  3. 如申請專利範圍第1項所述之唯讀記憶體佈局方法，其中上述資料檔案為一GDSII檔案，該唯讀記憶體佈局方法更包括：根據上述格式GDSII檔案製造上述唯讀記憶體陣列於一半導體晶圓上。
  4. 如申請專利範圍第1項所述之唯讀記憶體佈局方法，更包括：實行一佈局對電路圖檢查於上述唯讀記憶體陣列；以及儲存上述佈局對電路圖檢查之一結果於上述電腦可讀取儲存媒體。
  5. 如申請專利範圍第1項所述之唯讀記憶體佈局方法，其中上述第三佈局包括第二位元單元以及第三位元單元各耦接於一分開之字元線，上述第二位元單元以及第三位元單元藉由一第二絕緣裝置分開，且各上述第二位元單元以及上述第三位元單元用以耦接一位元線接點。
  6. 如申請專利範圍第1項所述之唯讀記憶體佈局方法，其中上述第二佈局包括耦接至一邊緣絕緣裝置之一第二位元單元。
  7. 如申請專利範圍第1項所述之唯讀記憶體佈局方法，其中上述指令接收於一電子設計自動化系統。
  8. 一種電子設計自動化系統，包括一電腦可讀取儲存媒體；以及一處理器，於上述電腦可讀取儲存媒體作資料傳遞，該處理器用以：接收設計一唯讀記憶體陣列之指令，該指令用於上述唯讀記憶體陣列，定義為：一第一佈局，用於一第一元件，包括耦接至一第一 字元線之一第一位元單元；一匯流排，可選擇性耦接於具有一第一電壓位準之一第一供應電源；一第二佈局，用於將一第二元件耦接至一第二字元線，該第二佈局包括一冗餘裝置並排列於上述唯讀記憶體陣列之邊緣；以及一第三佈局，用於一第三元件具有一絕緣裝置並用以與上述第二元件或另一第三元件共用一位元線接點；產生網表，用於唯讀記憶體陣列；以及產生一資料檔案，表示唯讀記憶體陣列在一半導體晶圓上之一實體佈局。
  9. 如申請專利範圍第8項所述之電子設計自動化系統，其中上述資料檔案為一格式GDSII檔案，以及上述處理器用以儲存上述格式GDSII檔案於上述電腦可讀取媒體裝置。
  10. 如申請專利範圍第8項所述之電子設計自動化系統，其中上述第一佈局包括複數位元單元，該位元單元各耦接至一第三字元線。
TW099128228A 2009-08-28 2010-08-24 唯讀記憶體佈局方法與系統 TWI441036B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US23775109P 2009-08-28 2009-08-28
US12/683,599 US8296705B2 (en) 2009-08-28 2010-01-07 Code tiling scheme for deep-submicron ROM compilers

Publications (2)

Publication Number Publication Date
TW201108017A TW201108017A (en) 2011-03-01
TWI441036B true TWI441036B (zh) 2014-06-11

Family

ID=43626724

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099128228A TWI441036B (zh) 2009-08-28 2010-08-24 唯讀記憶體佈局方法與系統

Country Status (3)

Country Link
US (1) US8296705B2 (zh)
CN (1) CN102005246B (zh)
TW (1) TWI441036B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120017184A1 (en) * 2009-04-15 2012-01-19 Michiko Tsukamoto System for creating layout pattern for manufacturing mask rom, mask rom manufactured using the system, and method for creating mask pattern
US8386983B1 (en) * 2010-08-10 2013-02-26 Xilinx, Inc. Parallel signal routing
US9424010B2 (en) * 2010-08-30 2016-08-23 International Business Machines Corporation Extraction of functional semantics and isolated dataflow from imperative object oriented languages
US8570784B2 (en) * 2011-07-28 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Differential ROM
US8837192B2 (en) * 2012-10-19 2014-09-16 Taiwan Semiconductor Manufacturing Company Limited N-bit rom cell
US8943455B2 (en) * 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9053283B2 (en) 2013-03-12 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in finFET standard cells using filters
DE102013106539B4 (de) * 2013-03-12 2020-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Verifikation eines Layouts für Polysilizium-Zellrandstrukturen in FinFET-Standardzellen
US9104432B2 (en) 2013-06-24 2015-08-11 International Business Machines Corporation Extracting stream graph structure in a computer language by pre-executing a deterministic subset
US9659137B2 (en) 2014-02-18 2017-05-23 Samsung Electronics Co., Ltd. Method of verifying layout of mask ROM
US10289794B2 (en) 2016-12-14 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Layout for semiconductor device including via pillar structure
CN111063670B (zh) * 2018-10-17 2022-03-18 奇景光电股份有限公司 电路布线方法、电路布线系统以及集成电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1032034A1 (en) * 1992-01-22 2000-08-30 Macronix International Co., Ltd. Method of making memory device
TW335494B (en) * 1996-11-29 1998-07-01 United Microelectronics Corp The decode method of high density ROM array
US6002607A (en) * 1998-02-24 1999-12-14 National Semiconductor Corporation Read-only-memory (ROM) having a memory cell that stores a plurality of bits of information
TW454202B (en) * 1998-07-07 2001-09-11 Dsp Group Inc A two bit per cell ROM using a two phase current sense amplifier
JP2000195300A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd フラッシュメモリ及びその試験方法
US6617621B1 (en) * 2000-06-06 2003-09-09 Virage Logic Corporation Gate array architecture using elevated metal levels for customization
US20040115995A1 (en) * 2002-11-25 2004-06-17 Sanders Samuel Sidney Circuit array module
US7002827B1 (en) * 2003-02-10 2006-02-21 Virage Logic Corporation Methods and apparatuses for a ROM memory array having a virtually grounded line
US6853572B1 (en) * 2003-02-28 2005-02-08 Virage Logic Corporation Methods and apparatuses for a ROM memory array having twisted source or bit lines
US7290237B2 (en) * 2003-06-23 2007-10-30 Altera Corporation Method for programming a mask-programmable logic device and device so programmed
WO2007063495A1 (en) * 2005-12-02 2007-06-07 Nxp B.V. Method for providing an ic design and ic design tool
US7913215B2 (en) * 2006-07-26 2011-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory macro with irregular edge cells
US8237201B2 (en) * 2007-05-30 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Layout methods of integrated circuits having unit MOS devices

Also Published As

Publication number Publication date
US8296705B2 (en) 2012-10-23
TW201108017A (en) 2011-03-01
CN102005246A (zh) 2011-04-06
CN102005246B (zh) 2014-05-07
US20110055783A1 (en) 2011-03-03

Similar Documents

Publication Publication Date Title
TWI441036B (zh) 唯讀記憶體佈局方法與系統
US10007750B2 (en) Gate pad layout patterns for masks and structures
TWI492081B (zh) 靜態隨機存取記憶體佈局
US7989849B2 (en) Apparatuses and methods for efficient power rail structures for cell libraries
CN102598254B (zh) 用于硅通孔的esd/天线二极管
US9767240B2 (en) Temperature-aware integrated circuit design methods and systems
US10621300B2 (en) Computing system for performing colorless routing for quadruple patterning lithography
TWI497499B (zh) 產生ｒｏｍ位元格陣列
JP2008532275A (ja) 集積回路のトランジスタ性能を最適化するための方法
KR102661932B1 (ko) 멀티플 패터닝 리소그래피를 위한 집적 회로, 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
KR102049103B1 (ko) 표준 셀 라이브러리 내의 표준 셀 및 이의 변형
US11574104B2 (en) Analog cells utilizing complementary mosfet pairs
JP2003249559A (ja) 多層配線装置および配線方法並びに配線特性解析・予測方法
TWI552272B (zh) 記憶單元之金屬層中的字元線及電源導體之佈局
US11239228B2 (en) Integrated circuit layout and method of configuring the same
KR100293021B1 (ko) 집적회로장치의제조방법및집적회로장치
JP2004326654A (ja) 配線構造決定方法
JP5168869B2 (ja) ＲｅＲＡＭ
US10521545B2 (en) Placement constraint method for multiple patterning of cell-based chip design
CN116547810A (zh) 用于混合高度单元库的定制平铺的放置结构的适应性行图案
CN103970924A (zh) 用于预测金属氧化物半导体阵列中的电流失配的分析模型
KR102295527B1 (ko) 컨택 점퍼를 포함하는 집적 회로
JP2008282272A (ja) 半導体装置の設計支援装置、当該装置としてコンピュータを機能させるためのプログラムおよび記録媒体、ならびに半導体装置の製造方法
CN110582767A (zh) 利用euv光刻的电网架构和优化
JP2000260877A (ja) 半導体集積回路のレイアウト設計方法