TWI492081B - 靜態隨機存取記憶體佈局 - Google Patents

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TWI492081B
TWI492081B TW102123184A TW102123184A TWI492081B TW I492081 B TWI492081 B TW I492081B TW 102123184 A TW102123184 A TW 102123184A TW 102123184 A TW102123184 A TW 102123184A TW I492081 B TWI492081 B TW I492081B
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Xi-Wei Lin
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Description

靜態隨機存取記憶體佈局
本發明係相關於靜態隨機存取記憶體(SRAM)，尤其是SRAM陣列及單元佈局、此種記憶體的佈局方法、及相關技術。
在大部分的積體電路設計中，SRAM為佔據相當大面積、汲取明顯的電力、及決定晶片性能之必要組件。儘管特徵尺寸縮放，但是由於控制變化和洩漏的需要，SRAM單元中之最小通道長度仍維持為核心邏輯面積的幾乎兩倍大。
圖1圖示典型的6電晶體SRAM單元100電路概要。其係依據一對交互連接的反相器，及包括由第一P通道上拉電晶體PU1和第一N通道下拉電晶體PD1所構成之第一反相器，以及由第二P通道上拉電晶體PU2和第二N通道下拉電晶體PD2所構成之第二反相器。電晶體PU1的汲極係連接到電晶體PD1的汲極，而電晶體PU2的汲極係連接到電晶體PD2的汲極。電晶體PU1及PU2二者 的源極係連接到Vdd，而電晶體PD1及PD2二者的源極係連接到地。電晶體PU1及PD1的閘極係連接在一起，且連接到連接PU2的汲極與PD2的汲極之節點。同樣地，電晶體PU2及PD2的閘極係連接在一起，且連接到連接PU1的汲極與PD1的汲極之節點。‘真’位元線BL係經由第一通道閘極電晶體PG1來連接到電晶體PU2及PD2的閘極，而‘補充’位元線BLB係經由第二通道閘極電晶體PG2來連接到電晶體PU1及PD1的閘極。如此處所使用一般，就方便性而言來使用術語“真”及“補充”位元線，以意指差動對的相反極性位元線。在特定陣列中，位元線被視作“真”及被視作“補充”端賴陣列外面的電路系統而定。
圖2圖示6電晶體單元100之典型FinFET為基的佈局。佈局圖圖示N通道擴散210，其中電晶體PG1及PD1的通道區係分別由閘極電極212及214所定義。再者所圖示的是P通道擴散216，其中閘極電極214定義電晶體PU1的通道區。再者所圖示的是另一N通道擴散218，其中電晶體PD2及PG2的通道區係分別由閘極電極220及222所定義。再者所圖示的是另一P通道擴散224，其中閘極電極220定義電晶體PU2的通道區。擴散210、216、218及224係形成在鰭狀物中。局部金屬互連226將閘極電極220連接到電晶體PG1、PD1及PU1之間的接面，及局部互連228將閘極電極214連接到電晶體PG2、PD2及PU2之間的接面。圖2未圖示較高位準的金屬互 連，但是指出到WL、BL、BLB、Vdd及GND的連接。通常，除非特別聲明，否則為了清楚圖解，在此處佈局圖的任一個中並不圖示此種較高位準的互連。
若λ為用於特定製造技術的最小間距，則閘極導體212、214、220及222的寬度(因此所有電晶體的通道長度)可以例如是0.8λ(最小通道長度0.4λ的兩倍)。鰭狀物寬度可以是0.36λ，結果總單元面積為36λ2 。
因為各種理由，先進技術節點中之積體電路特徵典型上係沿著直角平行虛擬線來佈局。有關閘極電極，一些平行虛擬線被定義以延伸在整個佈局中，或者至少在整個SRAM單元陣列中。這些平行虛擬線在此處意指閘極電極軌道或佈局軌道，及它們被用於指示佈局內之電晶體的閘極電極的位置。在圖2的佈局中，六個電晶體共用兩閘極電極軌道：電極212及220共用軌道230，及電極214及222共用軌道232。隨著特徵尺寸繼續變小，改變共用特定軌道之電極材料的寬度變得非常困難。困難的出現部分係因為由於子波長微影所產生之繞射加工品。如此共用特定軌道之所有電晶體典型上具有相同通道長度。在圖2的佈局中，此意指電晶體PG1、PU2及PD2全都具有相同通道長度，及電晶體PG2、PU1及PD1全都具有相同通道長度。此外，電晶體通道寬度僅可藉由添加或減少鰭狀物來改變，是種阻礙連續電晶體寬度尺寸變化之數量調整。
在依據交叉連接的反相器之SRAM單元中，讀及寫操作之間需要平衡。單元內的反饋必須夠弱，使得資料寫入 操作可翻轉所儲存的值，但是其輸出驅動電流亦必須夠強，使得當在讀取操作期間選擇時能夠充電位元線。在較舊的技術中，為了達成可與最佳靜態雜訊邊界、洩漏、及面積達成此平衡之裝置比，調整各種電晶體的通道長度和寬度是司空見慣的。不幸地是，圖2的SRAM佈局不允許此種個別的電晶體尺寸變化。
本發明的態樣解決此問題。
因此，在先進技術節點中出現為SRAM單元最佳化的問題建立健全的解決方案之機會，在FinFET環境中是主要的但非排他的。
粗略地說，本發明包含重新配置SRAM陣列中的單元佈局，使得沿著不同佈局軌道形成用於想要使用不同通道長度之彈性的不同電晶體之閘極電極。已發現此種重新配置不僅能夠最佳化裝置比，而且在某些實施中亦能夠降低而非增加單元面積。說明特定例示佈局。本發明可反映及存在於佈局檔案、巨晶元、微影遮罩、及結合這些原理之積體電路裝置，與製造方法。
為了提供本發明的一些態樣之基本瞭解，所以提供本發明的上述概要。此概要並不用於確認本發明的關鍵或必要元件或者描述本發明的範圍。其唯一的目的在於以簡易形式陳述本發明的一些概念作為稍後將陳述之更詳細說明的前序。在申請專利範圍、說明書及圖式中說明本發明的 特定態樣。
PU1‧‧‧第一P通道上拉電晶體
PU2‧‧‧第一N通道下拉電晶體
PD1‧‧‧第二P通道上拉電晶體
PD2‧‧‧第二N通道下拉電晶體
PG1‧‧‧第一通道閘極電晶體
PG2‧‧‧第二通道閘極電晶體
WL‧‧‧字元線
BL‧‧‧‘真’位元線
BLB‧‧‧‘補充’位元線
BLB-A‧‧‧補充位元線
BLB-B‧‧‧補充位元線
BLB-C‧‧‧補充位元線
BL-A‧‧‧真位元線
BL-B‧‧‧真位元線
BL-C‧‧‧真位元線
WLA‧‧‧字元線
WLB‧‧‧字元線
WLC‧‧‧字元線
100‧‧‧6電晶體單元
210‧‧‧N通道擴散
212‧‧‧閘極電極
214‧‧‧閘極電極
216‧‧‧P通道擴散
218‧‧‧N通道擴散
220‧‧‧閘極電極
222‧‧‧閘極電極
224‧‧‧P通道擴散
226‧‧‧局部金屬互連
228‧‧‧局部互連
230‧‧‧軌道
232‧‧‧軌道
300‧‧‧佈局
310‧‧‧閘極電極軌道
312‧‧‧閘極電極軌道
314‧‧‧閘極電極軌道
316‧‧‧閘極電極軌道
318‧‧‧擴散軌道
320‧‧‧擴散軌道
322‧‧‧N通道擴散
324‧‧‧閘極電極
326‧‧‧閘極電極
328‧‧‧P通道擴散
330‧‧‧N通道擴散
332‧‧‧閘極電極
334‧‧‧閘極電極
336‧‧‧P通道擴散
338‧‧‧局部金屬互連
340‧‧‧局部金屬互連
342‧‧‧較高位準的金屬互連
344‧‧‧較高位準的金屬互連
524‧‧‧閘極電極
622A‧‧‧鰭狀物
622B‧‧‧鰭狀物
628A‧‧‧鰭狀物
628B‧‧‧鰭狀物
630A‧‧‧鰭狀物
630B‧‧‧鰭狀物
636A‧‧‧鰭狀物
636B‧‧‧鰭狀物
810‧‧‧閘極電極軌道
812‧‧‧閘極電極軌道
814‧‧‧閘極電極軌道
816‧‧‧閘極電極軌道
818‧‧‧擴散軌道
820‧‧‧擴散軌道
822‧‧‧N通道擴散
823‧‧‧P通道擴散
824‧‧‧閘極電極
826‧‧‧閘極電極
827‧‧‧閘極電極
828‧‧‧N通道擴散
829‧‧‧P通道擴散
830‧‧‧N通道擴散
832‧‧‧閘極電極
834‧‧‧閘極電極
835‧‧‧閘極電極
836‧‧‧N通道擴散
838‧‧‧局部金屬互連
839‧‧‧局部互連
840‧‧‧局部金屬互連
842‧‧‧較高位準的金屬互連
844‧‧‧較高位準的金屬互連
910‧‧‧閘極電極軌道
912‧‧‧閘極電極軌道
914‧‧‧閘極電極軌道
916‧‧‧閘極電極軌道
918‧‧‧擴散軌道
920‧‧‧擴散層軌道
922‧‧‧N通道擴散
924‧‧‧閘極電極
926‧‧‧閘極電極
927‧‧‧閘極電極
928‧‧‧P通道擴散
930‧‧‧N通道擴散
932‧‧‧閘極電極
934‧‧‧閘極電極
935‧‧‧閘極電極
936‧‧‧擴散
938‧‧‧局部金屬互連
939‧‧‧局部互連
940‧‧‧局部互連
942‧‧‧較高位準的金屬互連
1010‧‧‧陣列
1012‧‧‧字元線
1014‧‧‧位元線
1016‧‧‧列解碼器
1018‧‧‧子集
1020‧‧‧位址輸入
1022‧‧‧剩餘物
1024‧‧‧行解碼器
1028‧‧‧行多工器
1030‧‧‧線
1032‧‧‧驅動器
1034‧‧‧輸出
1036‧‧‧線
1038‧‧‧感應放大器
1040‧‧‧資料離開線
1042‧‧‧讀取和寫入賦能訊號
1108‧‧‧粗黑線
1208‧‧‧虛線
1210‧‧‧閘極電極軌道
1212‧‧‧閘極電極軌道
1214‧‧‧閘極電極軌道
1216‧‧‧閘極電極軌道
1222B‧‧‧上N型鰭狀物
1222A‧‧‧下N型鰭狀物
1228B‧‧‧下P型鰭狀物
1228C‧‧‧上P型鰭狀物
1410‧‧‧電腦系統
1412‧‧‧匯流排子系統
1414‧‧‧處理器子系統
1416‧‧‧網路介面子系統
1418‧‧‧通訊網路
1420‧‧‧使用者介面輸出裝置
1422‧‧‧使用者介面輸入裝置
1424‧‧‧儲存體子系統
1426‧‧‧主機記憶體子系統
1428‧‧‧檔案儲存體子系統
1430‧‧‧主要隨機存取記憶體
1432‧‧‧唯讀記憶體
本發明將說明有關其特定實施例，及將參考圖式，其中：圖1為典型6電晶體SRAM單元之電路概要圖。
圖2為圖1的單元之典型FinFET為基的佈局之平面圖。
圖3-9為圖1之6電晶體SRAM電路的結合本發明之態樣的例示佈局之平面圖。
圖10為獨立的SRAM裝置或較大積體電路裝置的一部分及可結合本發明的態樣之典型SRAM裝置的方塊圖。
圖11為圖1之單元的其中四個之圖10的陣列之一部分的電路概要。
圖12為像圖3的單元之九個單元的圖10之陣列的例示佈局之平面圖。
圖13為圖解的數位積體電路設計流之簡化表示圖。
圖14為可用於執行此處所說明之許多電腦為基的步驟之電腦系統1410的簡易方塊圖。
圖15為可實施本發明的特徵之積體電路製造處理的簡易流程圖。
陳述下面說明以使精於本技藝之人士能夠製造及使用 本發明，及提供於特定應用及其需要的背景中。所揭示的實施例之各種修改對精於本技藝之人士而言是明顯地，及在不違背本發明的精神和範疇之下，可將此處所定義之一般原理應用到其他實施例和應用。如此，並不將本發明侷限於所示的實施例，而是涵蓋與此處所揭示的原理和特徵一致之最廣泛的範疇。
圖3為圖1之6電晶體SRAM電路的結合本發明之態樣的例示佈局300之平面圖。其包括四個閘極電極軌道310、312、314及316而非像如圖2的兩個，以及兩個擴散軌道318、320而非像圖2的四個。尤其是，佈局包括N通道擴散322，其中電晶體PG1及PD1的通道區係分別由閘極電極324及326所定義。再者所圖示的是P通道擴散328，其中閘極電極326亦定義電晶體PU1的通道區。再者所圖示的是另一N通道擴散330，其中電晶體PD2及PG2的通道區係分別由閘極電極332及334所定義。再者所圖示的是另一P通道擴散336，其中閘極電極334亦定義電晶體PU2的通道區。在一實施例中閘極電極的每一個可以是單一材料，或者在其他實施例中為複合或層式材料。擴散322及336係形成在共用擴散軌道318之鰭狀物中，而擴散328及330係形成在共用擴散軌道320之鰭狀物中。共用佈局軌道之不同鰭狀物係由介電質將彼此縱向分開。局部金屬互連338將電晶體PG1、PD1及PU1之間的共同接面連接在一起，而較高位準的金屬互連342(象徵性圖示)將此接面另外連接到閘極電極334。同樣地， 局部金屬互連340將電晶體PG2、PD2及PU2之間的共同接面連接在一起，而較高位準的金屬互連344(象徵性圖示)將此接面另外連接到閘極電極326。如圖2所示，其他較高位準的金屬互連並未圖示於圖3，但是指示到WL、BL、BLB、Vdd及GND的連接。
如此處所使用一般，“鰭狀物”為藉由介電質(包括空氣)與半導體脊狀物材料的所有其他段實際上間隔開之半導體脊狀物材料的段。
可看出定義電晶體PG1及PG2的通道之此例中的字元線(WL)閘極電極324及332未與定義電晶體PU1、PD1、PU2及PD2的通道之閘極電極326及334共用軌道。如此佈局設計者可選擇用於PG1及PG2的閘極電極寬度，其不同於用於PU1、PD1、PU2及PD2的閘極電極寬度。因為由閘極電極所定義的電晶體之通道的長度係由閘極電極的寬度所定義，所以可看出較窄或較寬寬度的閘極電極將定義具有較短或較長長度之電晶體通道。因此，利用圖3的配置，佈局設計者可選擇用於PG1及PG2的通道長度，其不同於用於PU1、PD1、PU2及PD2的通道長度。
此外，用於PG1的閘極電極324亦未與用於PG2的閘極電極332共用軌道。如此若想要的話，佈局設計者同樣也可為這兩電晶體選擇不同的通道長度。另外，用於電晶體PD1及PU1的閘極電極326未與用於電晶體PU2及PD2的閘極電極334共用軌道，因此若想要的話，相對於 PD2及PU2，佈局設計者亦可為PD1及PU1選擇不同的通道長度。換言之，圖3之佈局提供佈局設計者更多彈性，來調整各種電晶體的通道長度，以便達成能夠與最佳靜態雜訊邊界和洩漏達成平衡之裝置比。而且，若鰭狀物和電極寬度維持與圖2的鰭狀物和電極寬度相同，則在被單元所佔據的晶片面積上沒有變化(36λ2 )。
圖4為展現圖3所介紹的設計彈性之態樣的圖3之例示佈局的平面圖。尤其是，在圖4之佈局中，字元線閘極電極324及332窄於電極326及334，提供短於用於電晶體PU1、PD1、PU2及PD2之通道長度的通道長度給電晶體PG1及PG2。亦可使圖4的佈局佔據小於圖3之面積的面積。例如，若字元線324及332寬度各個被減少一半(至各個0.4λ)，則單元寬度減少0.8λ，而單元面積減少至32λ2 ，節省11%。
在其他實施例中，與用於上拉和下拉電晶體的閘極電極比較，字元線寬度會被增加而非減少，或者在用於上拉和下拉電晶體的那些被增加或減少的同時字元線寬度可維持不變。在其他實施例中，視需要可增加或減少電極326、324、332及334的任何一個、兩個、或三個，以最佳化用於雜訊邊界(或用於任何其他目的)的電晶體比。
如所述，在圖4的佈局中，閘極電極324及332佔據分開的軌道。電晶體PG1及PG2的通當長度因此可被彼此獨立調整。若此不一定必要，則在另一實施例中，閘極電極324及332可被組合成佔據單一軌道的單一電極。此 種實施例圖解在圖5的平面圖概要佈局。與圖4比較，可看出圖4的閘極電極324及332在圖5已被定義電晶體PG1及PG2二者的通道區之單一閘極電極524取代。如此在先進的技術節點中，更難以像圖4一般彼此獨立調整電晶體PG1及PG2的通道長度。需注意的是，依據諸如最小端對端縱向鰭狀物間隔等其他設計規則，將兩字元線組合成一閘極電極524會或不會本身能夠降低單元面積。
圖6為另一例示佈局的平面圖概要。除了加倍鰭狀物的每一個之外，其他類似於圖4的佈局。尤其是，N通道鰭狀物322已被一對平行的鰭狀物622A及622B取代；P通道鰭狀物328已被一對平行的鰭狀物628A及628B取代；N通道鰭狀物336已被一對平行的鰭狀物636A及636B取代；以及P通道鰭狀物330已被一對平行的鰭狀物630A及630B取代。因為閘極電極維持不變，所以利用適當的互連，與圖4比較，圖6之單元中的所有電晶體已加倍有效通道寬度。在其他實施例中，只有能夠加倍鰭狀物的其中一、二、或三個來取代所有四個，及在其他實施例中，可在各種電晶體中設置其他數量的鰭狀物。圖7為圖解鰭狀物不一定必須共用軌道之另一例示佈局的平面圖。
如所述，在圖3及4的實施例中，可獨立於上拉及下拉電晶體PU1、PD1、PU2及PD2的通道長度之外來調整通道閘極電晶體PG1及PG2的通道長度。圖8為可獨立於通道閘極及下拉電晶體PG1、PG2、PD1及PD2的通道 長度之外來調整上拉電晶體PU1及PU2的通道長度之另一例示佈局的平面圖。
如在圖3及4的實施例中一般，圖8之佈局包括四個閘極電極軌道810、812、814及816而非像圖2的兩個，以及兩個擴散軌道818、820而非像圖2的四個。圖8的佈局包括N通道擴散822，其中電晶體PD1的通道區係由閘極電極826所界定。再者所圖示的是P通道擴散823，其中電晶體PU1的通道區係由閘極電極824所界定。再者所圖示的是N通道擴散836，其中閘極電極834定義電晶體PG2的通道區。再者所圖示的是另一N通道擴散828，其中電晶體PG1的通道區係由閘極電極827所定義。再者所圖示的是另一P通道擴散829，其中閘極電極832界定電晶體PU2的通道區。再者所圖示的是另一N通道擴散830，其中閘極電極835定義電晶體PD2的通道區。擴散822、823及836係形成在共用擴散層軌道818之鰭狀物中，而擴散828、829及830係形成在共用擴散層軌道820之鰭狀物中。局部金屬互連838將電晶體PG1、PD1及PU1之間的共同接面連接在一起，而較高位準的金屬互連842(象徵性圖示)將此接面另外連接到閘極電極832及835。同樣地，局部互連840將電晶體PG2、PD2及PU2之間的共同接面連接在一起，而較高位準的金屬互連844(象徵性圖示)將此接面另外連接到閘極電極824及826。另一局部互連839將電晶體PU1及PU2的源極連接在一起，用於到Vdd的最終連接。如利用 此處的所有佈局圖式一般，除非特別聲明，否則圖8並不圖示其他較高位準的金屬互連。然而，指示到WL、BL、BLB、Vdd及GND的連接。
可看出定義電晶體PU1及PU2的通道之此例的閘極電極824及832未與定義電晶體PG1、PD1、PG2及PD2的通道之閘極電極826、827、834及835共用軌道。如此佈局設計者可選擇用於PU1及PU2的閘極電極寬度(因此通道長度)，其不同於用於PG1、PD1、PG2及PD2的閘極電極寬度。此外，用於PU1的閘極電極824亦未與用於PU2的閘極電極832共用軌道。如此若想要的話，佈局設計者同樣亦可為這兩電晶體選擇不同的通道長度。另外，用於電晶體PD1及PG1的閘極電極826及827(其共用軌道810)未與用於電晶體PG2及PD2的閘極電極834及835(其共用軌道816)共用軌道。因此若想要的話，相對於PD2及PG2，佈局設計者亦可為PD1及PG1選擇不同的通道長度。換言之，像圖3的佈局一般，圖8的佈局提供佈局設計者更多彈性，來調整各種電晶體的通道長度，以便達成能夠與最佳靜態雜訊邊界和洩漏達成平衡之裝置比。
同樣地，圖9為可獨立於通道閘極及下拉電晶體PG1、PG2、PU1及PU2的通道長度之外來調整下拉電晶體PD1及PD2的通道長度之另一例示單元佈局的平面圖概要。
如在圖3、4及8的實施例中一般，圖9的佈局包括 四個閘極電極軌道910、912、914及916而非像圖2的兩個，以及兩個擴散軌道918、920而非像圖2的四個。圖9的佈局包括N通道擴散922，其中電晶體PG1及PD1的通道區係分別由閘極電極926及924所定義。再者所圖示的是P通道擴散928，其中電晶體PU1的通道區係由閘極電極927所定義。再者所圖示的是另一P通道擴散936，其中電晶體PU2的通道區係由閘極電極934所界定。再者所圖示的是另一N通道擴散930，其中閘極電極932及935分別定義電晶體PD2及PG2的通道區。擴散922及936係形成在共用擴散層軌道918的鰭狀物中，而擴散928及930係形成在共用擴散層軌道920的鰭狀物中。局部金屬互連938將電晶體PG1、PD1及PU1之間的共同接面連接在一起，而較高位準的金屬互連844(象徵性圖示)將此接面另外連接到閘極電極932及934。同樣地，局部互連940將電晶體PG2、PD2及PU2之間的共同接面連接在一起，而較高位準的金屬互連942(象徵性圖示)將此接面另外連接到閘極電極924及927。另一局部互連939將電晶體PD1及PD2的源極連接在一起，用於到地的最終連接。其他較高位準的金屬互連(未圖示於圖9)將圖9之形狀連接到WL、BL、BLB、Vdd及GND，如圖式所指示一般。
可看出定義電晶體PD1及PD2的通道之此例的閘極電極924及932未與定義電晶體PG1、PU1、PG2及PU2的通道之閘極電極926、927、934及935共用軌道。如此 佈局設計者可選擇用於PD1及PD2的閘極電極寬度(因此通道長度)，其不同於用於PG1、PU1、PG2及PU2的閘極電極寬度。此外，用於PD1的閘極電極924亦未與用於PD2的閘極電極932共用軌道。如此若想要的話，佈局設計者同樣亦可為這兩電晶體選擇不同的通道長度。 另外，用於電晶體PG1及PU1的閘極電極926及927(其共用軌道910)未與用於電晶體PG2及PU2的閘極電極934及935(其共用軌道916)共用軌道。因此若想要的話，相對於PU2及PG2，佈局設計者亦可為PU1及PG1選擇不同的通道長度。換言之，像圖3的佈局一般，圖9的佈局提供佈局設計者更多彈性，來調整各種電晶體的通道長度，以便達成能夠與最佳靜態雜訊邊界和洩漏達成平衡之裝置比。需注意的是，有關圖3之例示佈局的上述所有變化亦可被應用到圖8及9的例示佈局。
如此，圖3、5、8及9圖解用於圖1之6電晶體SRAM單元的各種單元拓撲，其中藉由分開閘極電極以便佔據不同的佈局軌道，使得佈局設計者能夠得到更具彈性的雜訊邊界、洩漏及單元面積。其他佈局對讀者將顯而易見。通常，可看出組成記憶體單元之六個電晶體可為某種目的群組在一起：兩個用於通道閘極電晶體、兩個用於上拉電晶體、及兩個用於下拉電晶體。為了方便，此處有時以其功能來命名群組。即、此處有時將兩個通道閘極電晶體稱作具有第一功能，此處有時將兩個上拉電晶體稱作具有第二功能，及此處有時將兩個下拉電晶體稱作具有第三 功能，三個功能全部不同。佈局拓撲共用共有特徵如下：功能的其中之一的電晶體的至少第一電晶體之閘極電極未與其他兩功能的任一者之電晶體的任一個之閘極電極共用佈局軌道，及如此能夠在執行其他兩功能之電晶體的通道長度之外獨立調整那第一電晶體的通道長度。第一電晶體可以或不用與第一功能的另一電晶體共用佈局軌道。此外，執行其他兩功能之電晶體的閘極電極亦可被分開到不同軌道上，或者以各種組合方式組合到共同軌道上，為獨立調整電晶體通道長度提供更進一步的彈性。
一般而言，可看出利用佔據四個軌道之六個電晶體的閘極電極，可定義上至四個不同通道長度。電晶體的其中兩個電晶體之通道長度被結合到單元中的其他電晶體之通道長度。藉由將閘極電極分成五個或甚至六個軌道，可發展原理的其他例子，甚至能夠具有更多彈性。這些選擇會增加單元面積，但是在某些環境中為了更最佳化裝置比是可接受的權衡。
陣列
圖10為可以是獨立的SRAM裝置或較大積體電路裝置的一部分之典型SRAM裝置的方塊圖。其包含SRAM單元陣列1010，其具有字元線1012(圖1的WL)和位元線1014(圖1的BL及BLB)。字元線1012係連接到接收位址輸入1020之位元的子集1018之列解碼器1016的輸出。位址輸入1020的位元之剩餘物1022係連接到提供 選擇線給行多工器1028之行解碼器1024。行多工器1028的解多工線為位元線1014。就寫入操作而言，在線1030上提供資料給一組驅動器1032，其提供輸出1034給行多工器1028以驅動位元線1014。就讀取操作而言，來自SRAM單元陣列1010的資料在位元線1014上以相反方向通過行多工器1028，及透過線1036到感應放大器1038。 感應放大器在資料離開線1040上提供輸出資料。此外，讀取和寫入賦能訊號1042被提供到裝置，以在此處賦能全部讀取或寫入。行多工器1029、列和行解碼器1016及1024、驅動器1032及感應放大器1038的結構和操作對本發明而言並不太重要，因此讀者將知道能夠被用於這些功能的各種設計。此處將不再進一步說明。
圖11為陣列1010的一部分之電路概要，其圖示圖1的單元之四個單元。已添加粗黑線1108以識別單元的其中之一的邊界。可看出各列中的所有單元共用字元線WL，及各行中的所有單元共用一對差動的位元線BL/BLB。讀者將明白可有許多其他配置用於將SRAM單元排列成陣列。此外，SRAM陣列典型上將包括比圖11所示的四個(或者圖12所示的九個)還更多數目的單元。
圖12為結合本發明的態樣之陣列1010的例示佈局之平面圖概要。其包括像圖3之單元的九個單元，各個單元係由諸如1208等虛線加以圍邊。陣列將有關圖12所圖解和說明的格子形成具有水平列和垂直行。在水平上，所有 單元被一樣佈局。在垂直上，鄰接單元輪流取向，頂和底列中的單元相對於中央列中的單元頂對底翻轉，其匹配圖3中的單元之取向。此排列有助於形成N及P井區。例如，單元的中央列中之上N型鰭狀物1222B可與單元的上列中之下N型鰭狀物1222A共用P井區，及單元的中央列中之下P型鰭狀物1228B可與單元的下列中之上P型鰭狀物1228C共用N井區。將明白只因方便而使用語詞“水平”及“垂直”來意指通常平行於積體電路表面之第一和第二正交方向。同樣地，設計作為具有“列”及其他“行”的一方向同樣也是隨意的。此外，如此處所使用一般，語詞“積體電路裝置”未特別指明裝置製造的階段。例如，在應用任何擴散或電路之前的晶圓有時被稱作裝置，如製造的任何階段中之局部完工的產品，以及如完工的產品。
如同在圖3一般，圖12的陣列包括通過單元的各行之四個閘極電極軌道1210、1212、1214及1216，與通過單元的各列之兩個擴散軌道。(在圖式中，字尾A被添加到用於通過左手行的單元之軌道的指定者，字尾B被添加到用於通過中央行的單元之軌道的指定者，及字尾C被添加到用於通過右手行的單元之軌道的指定者。當此處在沒有字尾的時候使用指定者時，其意指單元行的任一個或所有中之對應軌道。)所有PD1及PU1電晶體的通道區係由沿著軌道1210所形成之閘極電極所定義，及所有PU2及PD2電晶體的通道區係由沿著軌道1216所形成之閘極電極所定義。所有PG1電晶體的通道區係由沿著軌道 1212所形成之閘極電極所定義，及所有PG2電晶體的通道區係由沿著軌道1214所形成之閘極電極所定義。指出到字元線WLA、WLB及WLC(分別用於左手、中央及右手行中的單元)的連接。指出到真位元線BL-A、BL-B及BL-C(分別用於上、中央及下列中的單元)的連接，如同到補充位元線BLB-A、BLB-B及BLB-C(分別用於上、中央及下列中的單元)的連接一般。為了清楚圖解，並未指出陣列中的所有連接。然而，參考圖3可明白省略的那些連接。例如，到Vdd及GND之連接的一些被指出用於陣列之左及右行中的單元，及參考圖3將可明白到Vdd及GND之連接的其他剩餘者。單元的所有其他特徵將如同參考圖3所說明者，及如同圖3一般，在圖12未圖示其他較高位準的金屬互連。
可看出定義任一單元行中之電晶體PG1及PG2的通道之此例中的字元線閘極電極未與定義那單元行中之電晶體PU1、PD1、PU2及PD2的通道之閘極電極共用軌道。如此，佈局設計者可選擇用於特定單元行中之PG1及PG2的閘極電極寬度(及因此的通道長度)，其不同於用於那單元行中之PU1、PD1、PU2及PD2的閘極電極寬度(及因此的通道長度)。此外，用於PG1的閘極電極亦未與特定行中之用於PG2的閘極電極共用軌道。如此若想要的話，佈局設計者同樣可為這兩電晶體選擇不同的通道長度。另外，特定行中之用於電晶體PD1及PU1的閘極電極未與同一行中之用於電晶體PU2及PD2的閘極電極共 用軌道，因此若想要的話，佈局設計者亦可為特定行中之與PD2及PU2有關的PD1及PU1選擇不同的通道長度。 用於單元的一行之閘極電極未與用於單元的其它行之任一個的閘極電極共用軌道，所以若想要的話，佈局設計者亦可為單元的不同行中之對應電晶體選擇不同通道長度。換言之，圖12的佈局提供佈局設計者更多彈性來調整各種電晶體的通道長度，以便達成與最佳靜態雜訊邊界和洩漏達成平衡之裝置比。再者，若鰭狀物和電極寬度維持與圖2中的那些相同，則由陣列所佔據的晶片面積沒有改變。
圖12的陣列架構只是能夠得利於本發明的態樣之許多架構的其中之一。其他架構包括折疊架構、多平面中的單元等等。應明白，在某些陣列架構中，單獨一陣列單元亦可被視作一個以上的“子陣列”單元，如此處所使用一般，本身亦為一“陣列”單元。此外，反之圖12圖解像圖3的一陣列單元，讀者亦將瞭解如何形成像圖4-9的任一者中之一陣列單元。讀者亦將瞭解如何形成結合本發明的態樣但未明確描劃在此處的圖式中之一陣列單元。
總設計處理流程
圖13為圖解性數位積體電路設計流程的簡化表示圖。在高階中，處理開始於產品概念(步驟1300)，及實現於EDA中(電子設計自動化)軟體設計程序(步驟1310)中。當完成設計時，其能夠下線(送交製造)(步驟1327)。在下線後的某點中，製造程序(步驟1350) 和封裝及組合程序(步驟1360)出現最後的、最終的完成品積體電路晶片(結果1370)。
EDA軟體設計程序(步驟1310)本身係由一些步驟1312-1330所組成，為了簡化以直線方式圖示。在實際積體電路設計程序中，特定設計必須回去貫穿步驟，直到某些測試通過為止。同樣地，在任何實際設計程序中，這些步驟會以不同順序和組合出現。此說明因此係經由上下文和一般說明所提供，而非作為特定或建議的設計流程給特定的積體電路。
現在將提供EDA軟體設計程序(步驟1310)的組成步驟之簡略說明。
系統設計(步驟1312)：設計者描述它們想要實施的功能，它們能夠執行“假使...呢？”規劃來精鍊功能、核定成本等等。在此階段會出現硬體-軟體架構分割。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Model Architect、Saber、System Studio、及DesignWare®產品。
邏輯設計和功能查驗(步驟1314)：在此階段，VHDL或用於系統中的模組之Verilog碼被寫入，及為了功能準確性而核對設計。尤其是，設計被核對以確保其產生正確的輸出，以回應特定的輸入刺激。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括VCS、VERA、DesignWare®、Magellan、Formality、ESP及LEDA產品。
用於測試的合成和設計(步驟1316)：此處，VHDL/Verilog被轉譯成網路清單。可為目標技術最佳化網路清單。此外，出現能夠核對完成的晶片之測試的設計和實施。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Design Compiler®、Physical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX、及DesignWare®產品。此步驟可包括選擇程式庫單元來執行特定的邏輯功能。
網路清單查驗(步驟1318)：在此步驟，為順從時序限制和為與VHDL/Verilog原始程式碼的對應性而核對網路清單。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Formality、PrimeTime、及VCS產品。
設計規劃(步驟1320)：此處，為時序和頂階路由限制和分析用於晶片的總平面圖。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Astro和Custom Designer產品。
實體實施(步驟1322)：在此步驟出現位置(電路元件的定位)和路由(電路元件的連接)，像能夠選擇程式庫單元來執行特定邏輯功能一樣。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Astro、IC Compiler、及Custom Designer產品。
分析和析取(步驟1324)：在此步驟，在電晶體位階中查驗電路功能，此接著允許“假使...呢？”精鍊。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括 AstroRail、PrimeRail、PrimeTime、及Star-RCXT產品。
實體查驗(步驟1326)：在此步驟，執行各種核對功能以確保製造、電問題、微影問題、及電路的正確性。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Hercules產品。
下線(步驟1327)：此步驟提供欲待用於製造微影使用的遮罩來生產最後的晶片之“下線”資料(若適當的話在應用微影加強之後)。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括產品的IC Compiler和Custom Designer家族。
解析度加強(步驟1328)：此步驟包含佈局的幾何操作，以提高設計的可製造性。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Proteus、ProteusAF、及PSMGen產品。
遮罩資料備製(步驟1330)：此步驟提供遮罩製造完成“下線”資料用於製造微影使用的遮罩來生產最後的晶片。可用於此步驟之來自Synopsys公司的例示EDA軟體產品包括產品的CATS(R)家族。
製造處理
在根據本發明的態樣設計和佈局積體電路裝置以及形成遮罩之後，可使用目前已知或未來發展之各種方法的任一種來製造裝置本身。不需要為了結合本發明的特徵而改變製造處理中之個別步驟。此處只描述處理中的重要步驟 之高階說明，因此讀者將清楚細節。如此處所使用一般，未特別區分晶圓或基板“中”或“上”的元件。
參考圖15，處理開始於具有所謂的“波紋狀”基板之步驟1510較佳，其中預先存在的脊狀物半導體材料已形成在基板上。在併入本文做為參考之King美國專利號碼7,190,050中說明各種波紋狀基板結構，其中任一個都可被用於實施本發明的態樣。
在步驟1514中，鰭狀物係使用步驟1330所備製的遮罩來圖案化，以便縱向移除彼此電隔離的鰭狀物段之間的材料。例如，在圖3中，移除鰭狀物段322及336之間以及鰭狀物段328及330之間的鰭狀物材料。
在步驟1516中，隔離氧化物係形成在裝置上。隔離氧化物在縱向和橫向二者上充作鰭狀物之間的介電質。在步驟1517中，N及P井區係使用步驟1330所備製的遮罩來形成。在步驟1518中，SRAM單元陣列之閘極電極係使用步驟1330所備製的遮罩來形成和圖案化。在此步驟使用犧牲性多晶矽材料來形成閘極電極，犧牲性多晶矽材料將在稍後被去除而以高K介電質和金屬閘極來取代。
在步驟1520中，間隔物係形成在假閘極電極的側邊上，及在步驟1522中，磊晶生長單元陣列中之電晶體的源極和汲極區。如此處所使用一般，電晶體的源極和汲極端子有時被統稱作“電流路徑端子”。在步驟1524沉積預金屬介電質及使用CMP拋光。
在步驟1526中，去除假多晶矽閘極材料，及在步驟 1528中，以高K介電質及金屬閘極取代。然後在步驟1530中使用步驟1330所備製的遮罩來形成諸如圖3之342及344等局部互連。然後在步驟1532中形成接觸，在步驟1534中形成金屬1互連，在步驟1536中圖案化通孔，及在步驟1538中形成金屬2互連，它們全都使用步驟1330中所備製的遮罩。如讀者所清楚一般，之後典型執行許多其他步驟。
因為使用圖15的製造處理所製成之積體電路晶片上的特徵係使用本文別處所說明之佈局原理所產生的遮罩所形成，所以將明白製造處理反映本發明的態樣。
佈局幾何檔案
在步驟1322(實體實施)典型上形成諸如SRAM等電路設計的佈局。在電腦可讀取媒體上的幾何檔案或資料庫中描繪佈局，電腦可讀取媒體上的幾何檔案或資料庫除了定義別的以外，還定義欲待形成在將在製造期間露出晶圓之各個遮罩上的所有形狀。作為此處所使用的術語，“電腦可讀取媒體”可包括一個以上的實體項目，諸如一個以上的碟或者RAM段或者二者等，它們不需要全都位在單一位置中。如此處所使用一般，術語未包括以訊號隨著時間過去而改變的方式來編碼資訊之短時變化的訊號。幾何檔案可具有幾種標準格式的任一者，諸如GDSII、OASIS、CREF等，或者其可具有非標準格式。檔案以用於欲待產生之遮罩的每一個之遮罩定義的形式來描述電路 設計之佈局。各個遮罩定義定義複數個多邊形。例如，在佈局中說明閘極電極的每一個作為相對於其他形狀之具有尺寸和位置的拉長長方形(在相同或不同的遮罩上，或者佈局層)，使得在印刷有遮罩到晶圓上之微影時，將形成此處圖式中所圖解的電極形狀。如此本發明的態樣將呈現在幾何檔案中。它們亦呈現在步驟1330所備製的遮罩組中，因為遮罩亦具有描述用於佈局的形狀之幾何。
巨晶元實施
包括如此處所說明的SRAM之電路或佈局係可事先設計及提供給設計者作為巨晶元(此處所說明者可以是標準單元)。對積體電路設計者而言，利用已經為特定種類的電路預先設計之巨晶元是常見的，諸如邏輯閘極、較大的邏輯功能、記憶體(包括SRAM)及甚至整個處理器或系統等。從各種源頭可取得的程式庫中提供這些巨晶元，諸如晶圓代工、ASIC公司、半導體公司、第三方IP供應商、及甚至EDA公司等，及當設計者設計較大電路時會使用到。各個巨晶元典型上包括用於概要圖的圖形符號等此種資訊；諸如Verilog等硬體描述語言的本文；描述所包括的電路中之裝置的網路清單，它們之間的互連，及輸入和輸出節點；諸如GDSII等一或更多個幾何描述語言中之電路的佈局(實體表示)；佈局繞線系統所使用之所包括的幾何之摘要；設計規則核對平台；邏輯模擬器和電路模擬器所使用的模擬模型等等。一些程式庫可包括較少的 各個巨晶元的資訊，其他程式庫可包括較多的資訊。在一些程式庫中，在分開檔案中提供條目，反之在其他程式庫中被組合成單一檔案，或者包含用於多種不同巨晶元之條目的一檔案。在所有事例中，檔案被儲存或分佈在電腦可讀取媒體上，或者由使用者以電子方式遞送及儲存在電腦可讀取媒體上。巨晶元程式庫通常包含區域、速度、及/或電力消耗不同之各種版本的相同邏輯功能，以便使設計者或自動化工具能夠在這些特徵之中有權衡的選擇。巨晶元程式庫亦可被視作巨晶元的資料庫。如此處所使用一般，術語“資料庫”不一定意指結構的任一整體。例如，兩或更多個分開的資料庫(當視作一起時)仍舊建構成如此處所使用的“資料庫”。因此，定義各個單一巨晶元之條目亦可被視作“資料庫”。可看出本發明的態樣亦可呈現在巨晶元和巨晶元程式庫中。
電腦系統
圖14為可用於執行圖13的許多步驟之電腦系統1410的簡化方塊圖，包括讀取和闡釋佈局幾何檔案、巨晶元和巨晶元程式庫。
電腦系統1410典型上包括處理器子系統1414，其透過匯流排子系統1412與一些周邊裝置通訊。這些周邊裝置可包括儲存體子系統1424，其包含記憶體子系統1426和檔案儲存體子系統1428；使用者介面輸入裝置1422；使用者介面輸出裝置1420；及網路介面子系統1416。輸 入和輸出裝置讓使用者能夠與電腦系統1410互動。網路介面子系統1416提供介面給外面的網路，包括到通訊網路1418的介面，及係透過通訊網路1418耦合到其他電腦系統中之對應的介面裝置。通訊網路1418可包含許多互連的電腦系統和通訊鏈結。這些通訊鏈結可以是線路鏈結、光學鏈結、無線鏈結、或用於資訊通訊的任何其他機構，但是典型上其為IP為基的通訊網路。儘管在一實施例中，通訊網路1418為網際網路，但是在其他實施例中，通訊網路1418可以是任何適當的電腦網路。
網路介面的實體硬體組件有時被稱作網路介面卡(NIC)，但是它們不一定是卡片的形式；例如它們可以是積體電路(IC)和直接安裝到母板上之連接器的形式，或者與電腦系統的其他組件一起製造在單一積體電路晶片上之巨晶元的形式。
使用者介面輸入裝置1422可包括鍵盤，諸如滑鼠、軌跡球、觸控板、或製圖板、掃描器、結合到顯示器內之觸控螢幕等指向裝置，諸如語音辨識系統、麥克風等音頻輸入裝置，及其他類型的輸入裝置。通常，使用術語“輸入裝置”欲包括輸入資訊到電腦系統1410內或到電腦網路1418上之所有可能的裝置類型和方式。
使用者介面輸出裝置1420可包括顯示子系統、印表機、傳真機、或諸如音頻輸出裝置等非看得見的顯示器。顯示子系統可包括陰極射線管(CRT)、諸如液晶顯示器(LCD)等平板裝置、投影裝置、或者用於產生看得見的 影像之一些其他機構。顯示子系統亦可提供諸如音頻輸出裝置等非看得見的顯示器。通常，使用術語“輸出裝置”欲包括從電腦系統1410輸出資訊到使用者或者到其他機器或電腦系統之所有可能的裝置類型和方式。
儲存體子系統1424儲存提供本發明的某些實施例之功能的基本程式設計和資料構想。例如，實施本發明的某些實施例之功能的各種模組係可儲存在儲存體子系統1424中。這些軟體模組通常係由處理器子系統1414所執行。
記憶體子系統1426典型上包括一些記憶體，其包括：主要隨機存取記憶體(RAM)1430，用於儲存程式執行期間的指令和資料；以及唯讀記憶體(ROM)1432，將固定指令儲存在其中。檔案儲存體子系統1428提供永久儲存體給程式和資料檔案，及可包括硬碟驅動器、連同相關可移除式媒體的軟式磁碟片驅動器、CD ROM驅動器、光學驅動器、或可移除式媒體匣。已在諸如一或更多個CD ROM等電腦可讀取媒體上提供實施本發明的某些實施例之功能的這些資料庫和模組，及可由檔案儲存體子系統1428所儲存。主機記憶體1426在別的之外還包含當處理器子系統1414執行時使電腦系統能夠操作或執行此處所說明的功能之電腦指令。如此處所使用一般，被說成在“主機”或“電腦”中或上執行之處理和軟體在處理器子系統1414上執行，以回應包括用於此種指令和資料之任何其他局部或遠端儲存體的主機記憶體子系統1426中之電腦 指令和資料。
匯流排子系統1412提供用以讓電腦系統1410的各種組件和子系統能夠如想要一般彼此通訊之機構。雖然匯流排子系統1412被概要地圖示作單一匯流排，但是匯流排子系統的其他實施例可使用多種匯流排。
電腦系統1410本身可以是各種類型，包括個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視、大型電腦、伺服器農場、或者任何其他資料處理系統或使用者裝置。由於電腦和網路不斷改變的天性，所以圖14所描劃的電腦系統1410之說明只欲作為特定例子，用於圖解本發明的較佳實施例而已。電腦系統1410的許多其他組態可以具有組件多於或少於圖14所描劃的電腦系統。
如此處所使用一般，資訊的項目之“識別”不一定需要直接指定資訊的那項目。可藉由經由一或多層間接來意指實際資訊，或者藉由識別一起足夠決定資訊的實際項目之不同資訊的一或更多個項目來“識別”資訊。此外，術語“指出”在此處被用於意指與“識別”相同。
再者如此處所使用一般，若先前值影響既定值，則既定值係“回應”於先前值。若具有中間處理步驟，則既定值仍可“回應”於先前值。若中間處理步驟組合一個以上的值，則處理步驟的輸出被視作“回應”於值輸入的每一個。若既定值同於先前值，則其僅是個退化的事例，其中既定值仍被視作“回應”於先前值。同樣定義“依賴”其他值的既 定值。
申請人藉此獨立揭示此處所說明的各個個別特徵及兩或更多個此種特徵的任何組合至此種特徵或組合能夠按照精於本技藝之人士的一般知識整體依據本說明書來實施之程度，而不管此種特徵或特徵的組合是否解決此處所揭示的任何問題，及未侷限申請專利的範圍。申請人指出本發明的態樣係可由任何此種特徵或特徵的組合所組成。鑑於上述說明，精於本技藝之人士應明白，在本發明的範圍內可進行各種修改。
為了圖解和說明已提供本發明的較佳實施例之上述說明。並不打算竭盡性或將本發明侷限於所揭示的精確形式。明顯地，許多修改和變化對精於本技藝之人士是顯而易見的。例如，儘管此處主要使用FinFET實施例作為例子來說明記憶體裝置，但是應明白許多發明的態樣亦可應用到諸如使用平面電晶體者等其他種類的實施例。此外，應明白如此處所使用一般，術語“FinFET”包括3D電晶體。
尤其是，並且沒有限制地，本專利申請案的“發明說明”段所說明、建議或併入之任何和所有變化特別被併入到此處本發明的實施例之說明做為參考。此外，此處參考有關任何一個實施例所說明、建議或併入之任何和所有變化亦被視作有關所有其他實施例的教導。此處所說明的實施例被選擇及說明，以用來最佳解釋本發明的原理及其實施應用，藉此使精於本項技術之其他人士能夠瞭解特別適 用於本發明的各種實施例和各種修改。本發明的範圍欲由下面申請專利範圍及其同等物所定義。
300‧‧‧佈局
310‧‧‧閘極電極軌道
312‧‧‧閘極電極軌道
314‧‧‧閘極電極軌道
316‧‧‧閘極電極軌道
318‧‧‧擴散軌道
320‧‧‧擴散軌道
322‧‧‧N通道擴散
324‧‧‧閘極電極
326‧‧‧閘極電極
328‧‧‧P通道擴散
330‧‧‧N通道擴散
332‧‧‧閘極電極
334‧‧‧閘極電極
336‧‧‧P通道擴散
338‧‧‧局部金屬互連
340‧‧‧局部金屬互連
342‧‧‧較高位準的金屬互連
344‧‧‧較高位準的金屬互連

Claims (22)

  1. 一種靜態隨機存取記憶體，包含一陣列記憶體單元，該等單元的各個特定單元包含：第一和第二通道閘極電晶體，其各個連接在該單元中，以執行通道閘極功能；第一和第二P通道上拉電晶體，其各個連接在該單元中，以執行上拉功能；以及第一和第二N通道下拉電晶體，其各個連接在該單元中，以執行下拉功能，該等電晶體的每一個具有各自閘極電極和各自第一和第二電流路徑端子；其中，該通道閘極功能、該上拉功能及該下拉功能中的一個第一功能之該等電晶體的特定電晶體之該閘極電極未與該通道閘極功能、該上拉功能及該下拉功能中的其它兩功能的任一者之該等電晶體的任一個之該等閘極電極共用佈局軌道。
  2. 根據申請專利範圍第1項之記憶體，其中，該第一功能為該上拉功能。
  3. 根據申請專利範圍第2項之記憶體，其中，該特定電晶體為該特定單元中之該等上拉電晶體的第一上拉電晶體，其中，該特定單元中之該等下拉電晶體的第一下拉電晶體之該閘極電極與該特定單元中之該等通道閘極電晶體的第一通道閘極電晶體共用第一佈局軌道，其中，該特定單元中之該等下拉電晶體的第二下拉電 晶體之該閘極電極與該特定單元中之該等通道閘極電晶體的第二通道閘極電晶體共用第二佈局軌道，其中，該特定單元中之該第一上拉電晶體的該閘極電極佔據第三佈局軌道，其中，該特定單元中之第二上拉電晶體的該閘極電極佔據第四佈局軌道，並且其中，該第一、第二、第三、及第四佈局軌道是不同的。
  4. 根據申請專利範圍第1項之記憶體，其中，該第一功能為該下拉功能。
  5. 根據申請專利範圍第4項之記憶體，其中，該特定電晶體為該特定單元中之該等下拉電晶體的第一下拉電晶體，其中，該特定單元中之該等上拉電晶體的第一上拉電晶體之該閘極電極與該特定單元中之該等通道閘極電晶體的第一通道閘極電晶體共用第一佈局軌道，其中，該特定單元中之該等上拉電晶體的第二上拉電晶體之該閘極電極與該特定單元中之該等通道閘極電晶體的第二通道閘極電晶體共用第二佈局軌道，其中，該特定單元中之該第一下拉電晶體的該閘極電極佔據第三佈局軌道，其中，該特定單元中之第二下拉電晶體的該閘極電極佔據第四佈局軌道，並且其中，該第一、第二、第三、及第四佈局軌道是 不同的。
  6. 根據申請專利範圍第1項之記憶體，其中，該第一功能為該通道閘極功能。
  7. 根據申請專利範圍第6項之記憶體，其中，該特定單元中之該通道閘極功能的該兩電晶體之該等閘極電極未與該特定單元中之其它兩功能的任一者之該等電晶體的任一個之該等閘極電極共用任一佈局軌道。
  8. 根據申請專利範圍第6項之記憶體單元，其中，該特定單元中之該通道閘極功能的該兩電晶體之該等閘極電極彼此未共用任一佈局軌道。
  9. 根據申請專利範圍第1項之記憶體，其中，該第一功能為該通道閘極功能，其中，該特定單元中之該等下拉電晶體的第一下拉電晶體之該閘極電極與該特定單元中之該等上拉電晶體的第一上拉電晶體共用第一佈局軌道，其中，該特定單元中之該等下拉電晶體的第二下拉電晶體之該閘極電極與該特定單元中之該等上拉電晶體的第二上拉電晶體共用第二佈局軌道，並且其中，該特定單元中之該特定電晶體的該閘極電極佔據第三佈局軌道，其中，該第一、第二、第三、及第四佈局軌道是不同的。
  10. 根據申請專利範圍第9項之記憶體，其中，該等佈局軌道的各個給定佈局軌道中之該等閘極電極在整個該 陣列中具有不變的各自寬度，並且其中，該第三佈局軌道中之該等電晶體的該閘極電極具有不同於該第一軌道和該第二軌道中至少一個軌道中之該等電晶體的該等閘極電極之寬度。
  11. 根據申請專利範圍第9項之記憶體，其中，該等佈局軌道的各個給定佈局軌道中之所有該等閘極電極在整個該陣列中具有不變的各自寬度，並且其中，該第三佈局軌道中之該等電晶體的該閘極電極具有不同於該第一軌道和該第二軌道的每一個軌道中之該等電晶體的該等閘極電極之寬度。
  12. 根據申請專利範圍第9項之記憶體，其中，該特定單元中之該另一通道閘極電晶體的該閘極電極佔據不同於第一、第二、及第三佈局軌道之第四佈局軌道。
  13. 根據申請專利範圍第1項之記憶體，其中，該等電晶體的每一個為FinFET(鰭式場效電晶體)。
  14. 根據申請專利範圍第13項之記憶體，其中，該第一功能為該通道閘極功能，其中，該特定單元中之該第一下拉電晶體、該特定單元中之該第二上拉電晶體、及該特定單元中之該特定通道閘極電晶體全都共用第一擴散軌道，並且其中，該特定單元中之該第一上拉電晶體、該特定單元中之該第二下拉電晶體、及該特定單元中之該第二通道閘極電晶體全都共用第二擴散軌道。
  15. 根據申請專利範圍第14項之記憶體，其中，該第 一和第二擴散軌道係定向成彼此平行。
  16. 根據申請專利範圍第1項之記憶體，其中，該特定單元中之該等電晶體其中至少三個電晶體之該等閘極電極佔據相互不同的佈局軌道。
  17. 根據申請專利範圍第1項之記憶體，其中，該特定單元中之該等電晶體其中四個電晶體之該等閘極電極佔據相互不同的佈局軌道，及該特定單元中之該剩下的兩電晶體之該等閘極電極各個與該特定單元中的另一電晶體共用佈局軌道。
  18. 根據申請專利範圍第1項之記憶體，其中，該特定單元陣列中之所有六個該電晶體的該等閘極電極佔據相互不同的佈局軌道。
  19. 一種製造的物品，包含電腦可讀取儲存媒體，其以非暫態方式將光刻遮罩組的形狀之電腦可讀取定義儲存在其上，用於使用該遮罩組來定義欲待形成在積體電路上的特徵，其中該等特徵定義包含一陣列記憶體單元之靜態隨機存取記憶體，該等單元的各個特定單元包含：第一和第二通道閘極電晶體，其各個連接在該單元中，以執行通道閘極功能；第一和第二P通道上拉電晶體，其各個連接在該單元中，以執行上拉功能；以及第一和第二N通道下拉電晶體，其各個連接在該單元中，以執行下拉功能，該等電晶體的每一個具有各自閘極電極和各自第一和第二電流路徑端子； 其中，該通道閘極功能、該上拉功能及該下拉功能中的一個第一功能之該等電晶體的特定電晶體之該閘極電極未與該通道閘極功能、該上拉功能及該下拉功能中的其它兩功能的任一者之該等電晶體的任一個之該等閘極電極共用佈局軌道。
  20. 一種製造的物品，包含電腦可讀取儲存媒體，該電腦可讀取儲存媒體具有經過非暫態編碼之資料庫，當由電腦系統解譯該資料庫時，該資料庫識別巨晶元該巨晶元識別光刻遮罩組的形狀，用於使用該遮罩組來定義欲待形成在積體電路上的特徵，其中該等特徵定義包含一陣列記憶體單元之靜態隨機存取記憶體，該等單元的各個特定單元包含：第一和第二通道閘極電晶體，其各個連接在該單元中，以執行通道閘極功能；第一和第二P通道上拉電晶體，其各個連接在該單元中，以執行上拉功能；以及第一和第二N通道下拉電晶體，其各個連接在該單元中，以執行下拉功能，該等電晶體的每一個具有各自閘極電極和各自第一和第二電流路徑端子；其中，該通道閘極功能、該上拉功能及該下拉功能中的一個第一功能之該等電晶體的特定電晶體之該閘極電極未與該通道閘極功能、該上拉功能及該下拉功能中的其它兩功能的任一者之該等電晶體的任一個之該等閘極電極共用佈局軌道。
  21. 一種積體電路裝置的佈局方法，該裝置包括SRAM陣列，該SRAM陣列包括複數個SRAM單元，以配合基板一起使用，該基板將半導體材料的複數個平行脊狀物形成在其上，該方法包含：佈局第一遮罩層形狀，當該第一遮罩層形狀被施加於該裝置時，該第一遮罩層形狀縱向分離該等脊狀物，使得各個單元包含複數個脊狀物段，該複數個脊狀物段共同佔據該等平行脊狀物中至少兩個平行脊狀物；將第二遮罩層形狀佈局在垂直於該等脊狀物的佈局軌道中，當該第二遮罩層形狀被施加於該裝置時，該第二遮罩層形狀形成複數個閘極電極，該複數個閘極電極各個覆蓋各個單元中之該等脊狀物段中至少一個脊狀物段；佈局第三遮罩層形狀，當該第三遮罩層形狀被施加於該裝置時，該第三遮罩層形狀定義用於第一子組的該等脊狀物段之N型擴散和用於第二子組的該等脊狀物段之P型擴散，第二遮罩層形狀覆蓋脊狀物段之該裝置的區域定義各自電晶體之通道區；以及佈局第四遮罩層形狀，當該第四遮罩層形狀被施加於該裝置時，該第四遮罩層形狀定義互連，該等互連使電晶體互連，以便在各個單元中定義第一和第二通道閘極電晶體，其各個連接在該單元中，以執行通道閘極功能；第一和第二P通道上拉電晶體，其各個連接在該單元中，以執行上拉功能；以及 第一和第二N通道下拉電晶體，其各個連接在該單元中，以執行下拉功能，該等電晶體的每一個具有各自閘極電極和各自第一和第二電流路徑端子；其中，該通道閘極功能、該上拉功能及該下拉功能中的一個第一功能之該等電晶體的特定電晶體之該閘極電極未與該通道閘極功能、該上拉功能及該下拉功能中的其它兩功能的任一者之該等電晶體的任一個之該等閘極電極共用佈局軌道。
  22. 一種積體電路裝置的製造方法，該裝置包括SRAM陣列，該SRAM陣列包括複數個SRAM單元，該方法包含：設置基板，該基板將半導體材料的複數個平行脊狀物形成在其上，該複數個平行脊狀物被縱向分離，使得各個單元包含複數個脊狀物段，該複數個脊狀物段共同佔據該等平行脊狀物中至少兩個平行脊狀物；將閘極電極形成在垂直於該等脊狀物之平行軌道中，該等閘極電極的每一個覆蓋各個單元中之該等脊狀物段中至少一個脊狀物段；形成用於第一子組的該等脊狀物段之N型擴散和用於第二子組的該等脊狀物段之P型擴散，閘極電極覆蓋脊狀物段之該裝置的區域定義各自電晶體之通道區；以及形成互連，該等互連使電晶體互連，以便在各個單元中定義第一和第二通道閘極電晶體，其各個連接在該單 元中，以執行通道閘極功能，第一和第二P通道上拉電晶體，其各個連接在該單元中，以執行上拉功能，以及第一和第二N通道下拉電晶體，其各個連接在該單元中，以執行下拉功能，該等電晶體的每一個具有各自閘極電極和各自第一和第二電流路徑端子；其中，該通道閘極功能、該上拉功能及該下拉功能中的一個第一功能之該等電晶體的特定電晶體之該閘極電極未與該通道閘極功能、該上拉功能及該下拉功能中的其它兩功能的任一者之該等電晶體的任一個之該等閘極電極共用佈局軌道。
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